KR20220026451A - 불휘발성 메모리 장치의 소거 방법 및 스토리지 장치의 동작 방법 - Google Patents

불휘발성 메모리 장치의 소거 방법 및 스토리지 장치의 동작 방법 Download PDF

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Abstract

본 발명에 따른 불휘발성 메모리 장치는 기판 상에 형성된 제1 구조체, 및 제1 구조체 상에 형성된 제2 구조체를 포함하는 메모리 블록을 포함한다. 불휘발성 메모리 장치의 소거 방법은 워드라인 셋업 구간 동안, 제1 구조체의 제1 노멀 워드라인들 및 제2 구조체의 제2 노멀 워드라인들로 워드라인 소거 전압을 인가하는 단계, 및 워드라인 셋업 구간 동안, 제1 구조체의 제1 접합부 워드라인 또는 제2 구조체의 제2 접합부 워드라인으로 워드라인 소거 전압보다 낮은 접합부 워드라인 소거 전압을 인가하는 단계를 포함한다. 제1 접합부 워드라인은 제1 구조체의 워드라인들 중 제2 구조체와 인접한 워드라인을 가리키고, 제2 접합부 워드라인은 제2 구조체의 워드라인들 중 제1 구조체와 인접한 워드라인을 가리킨다.

Description

불휘발성 메모리 장치의 소거 방법 및 스토리지 장치의 동작 방법{ERASE METHOD OF NONVOLATILE MEMORY DEVICE, AND OPERATION METHOD OF STORAGE DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 좀 더 상세하게는, 불휘발성 메모리 장치의 소거 방법 및 스토리지 장치의 동작 방법에 관한 것이다.
반도체 메모리는 SRAM, DRAM 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다. 최근에는, 불휘발성 메모리 장치의 집적도를 향상시키기 위해, 메모리 셀들을 3차원 구조로 적층하는 기술이 개발되고 있다.
본 발명의 목적은 다중-적층된 메모리 구조체의 접합부 워드라인의 특성을 개선하여 향상된 신뢰성을 갖는 불휘발성 메모리 장치의 소거 방법 및 스토리지 장치의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 기판 상에 형성된 제1 구조체, 및 상기 제1 구조체 상에 형성된 제2 구조체를 포함하는 메모리 블록을 포함한다. 상기 불휘발성 메모리 장치의 소거 방법은 워드라인 셋업 구간 동안, 상기 제1 구조체의 제1 노멀 워드라인들 및 상기 제2 구조체의 제2 노멀 워드라인들로 워드라인 소거 전압을 인가하는 단계; 및 상기 워드라인 셋업 구간 동안, 상기 제1 구조체의 제1 접합부 워드라인 또는 상기 제2 구조체의 제2 접합부 워드라인으로 상기 워드라인 소거 전압보다 낮은 접합부 워드라인 소거 전압을 인가하는 단계를 포함하고, 상기 제1 접합부 워드라인은 상기 제1 구조체의 워드라인들 중 상기 제2 구조체와 인접한 워드라인을 가리키고, 상기 제2 접합부 워드라인은 상기 제2 구조체의 워드라인들 중 상기 제1 구조체와 인접한 워드라인을 가리킨다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 기판 상에 형성된 제1 구조체, 및 상기 제1 구조체 상에 형성된 제2 구조체를 포함하는 메모리 블록을 포함한다. 상기 불휘발성 메모리 장치의 소거 방법은 워드라인 셋업 구간 동안, 상기 제1 구조체와 연결된 공통 소스 라인으로 소거 전압을 인가하는 단계; 상기 워드라인 셋업 구간 동안, 상기 제1 구조체의 제1 접합부 워드라인 및 상기 제2 구조체의 제2 접합부 워드라인 중 적어도 하나로 접합부 워드라인 소거 전압을 인가하는 단계; 및 상기 워드라인 셋업 구간 이후의 소거 구간 동안, 상기 제1 접합부 워드라인 및 상기 제2 접합부 워드라인들 중 상기 적어도 하나를 상기 접합부 워드라인 소거 전압으로부터 제1 전압으로 상승시키는 단계를 포함하고, 상기 제1 접합부 워드라인은 상기 제1 구조체의 워드라인들 중 상기 제2 구조체와 인접한 워드라인을 가리키고, 상기 제2 접합부 워드라인은 상기 제2 구조체의 워드라인들 중 상기 제1 구조체와 인접한 워드라인을 가리킨다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 스토리지 장치의 동작 방법은 상기 메모리 컨트롤러에 의해, 제1 커맨드 및 제1 어드레스를 상기 불휘발성 메모리 장치로 전송하는 단계; 상기 불휘발성 메모리 장치에 의해, 상기 제1 커맨드에 응답하여 상기 제1 어드레스에 대응하는 메모리 블록에 대한 제1 읽기 동작을 수행하여 제1 카운팅 값을 출력하는 단계; 상기 메모리 컨트롤러에 의해, 상기 제1 카운팅 값이 기준 값보다 큰 경우, 상기 불휘발성 메모리 장치로, 제1 소거 커맨드 및 상기 제1 어드레스를 전송하는 단계; 및 상기 불휘발성 메모리 장치에 의해, 상기 제1 소거 커맨드에 응답하여, 상기 제1 어드레스에 대응하는 상기 메모리 블록에 대한 제1 소거 동작을 수행하는 단계를 포함한다. 상기 메모리 블록은 기판 상에 형성된 제1 구조체, 및 상기 제1 구조체 상에 형성된 제2 구조체를 포함한다. 상기 제1 소거 동작은 워드라인 셋업 구간 동안, 상기 제1 구조체의 제1 노멀 워드라인들 및 상기 제2 구조체의 제2 노멀 워드라인들로 워드라인 소거 전압을 인가하는 단계; 및 상기 워드라인 셋업 구간 동안, 상기 제1 구조체의 제1 접합부 워드라인 또는 상기 제2 구조체의 제2 접합부 워드라인으로 상기 워드라인 소거 전압보다 낮은 접합부 워드라인 소거 전압을 인가하는 단계를 포함한다. 상기 제1 접합부 워드라인은 상기 제1 구조체의 워드라인들 중 상기 제2 구조체와 인접한 워드라인을 가리키고, 상기 제2 접합부 워드라인은 상기 제2 구조체의 워드라인들 중 상기 제1 구조체와 인접한 워드라인을 가리킨다.
본 발명에 따르면, 불휘발성 메모리 장치는 다중 적층된 메모리 블록을 포함할 수 있다. 불휘발성 메모리 장치는 소거 동작 중, 적층된 메모리 구조체들의 접합부에 위치한 접합부 워드라인에 대한 소거 동작을 수행함으로써, 접합부 워드라인과 연결된 메모리 셀들의 문턱 전압 변화에 의한 읽기 에러를 방지할 수 있다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치의 소거 방법 및 스토리지 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 제1 메모리 블록을 예시적으로 보여주는 회로도이다.
도 3은 도 2의 셀 스트링들 중 제1 셀 스트링을 예시적으로 보여주는 수직 단면도이다.
도 4는 도 1의 불휘발성 메모리 장치의 소거 동작을 예시적으로 보여주는 타이밍도이다.
도 5는 도 1의 불휘발성 메모리 장치에 포함된 메모리 셀들의 문턱 전압 산포도들을 예시적으로 보여준다.
도 6 내지 도 8은 도 1의 불휘발성 메모리 장치의 소거 동작을 예시적으로 보여주는 타이밍도들이다.
도 9는 도 1의 불휘발성 메모리 장치의 소거 동작을 예시적으로 보여주는 타이밍도이다.
도 10은 도 1의 불휘발성 메모리 장치의 소거 동작을 예시적으로 보여주는 타이밍도이다.
도 11은 도 1의 불휘발성 메모리 장치의 동작을 예시적으로 보여주는 순서도이다.
도 12는 도 1의 메모리 셀 어레이에 포함된 메모리 블록을 예시적으로 보여주는 회로도이다.
도 13은 도 12의 제2 메모리 블록에 대한 소거 동작을 보여주는 타이밍도이다.
도 14는 본 발명의 실시 예에 따른 메모리 블록에 포함된 셀 스트링의 수직 단면도를 예시적으로 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 스토리지 장치를 예시적으로 보여주는 블록도이다.
도 16a 내지 도 16c는 도 15의 불휘발성 메모리 장치의 소거 동작을 예시적으로 보여주는 순서도들이다.
도 17은 도 15의 불휘발성 메모리 장치의 동작을 보여주는 순서도이다.
도 18은 도 17의 S540 단계의 동작을 설명하기 위한 도면이다.
도 19는 도 15의 불휘발성 메모리 장치의 소거 동작을 예시적으로 보여주는 순서도이다.
도 20은 도 15의 스토리지 장치의 동작을 예시적으로 보여주는 순서도이다.
도 21은 도 15의 불휘발성 메모리 장치의 동작을 예시적으로 보여주는 순서도이다.
도 22는 도 21의 순서도에 따른 동작을 설명하기 위한 도면이다.
도 23은 본 발명의 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
도 24는 본 발명에 따른 불휘발성 메모리 장치가 적용된 SSD 시스템을 예시적으로 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(130), 입출력 회로(140), 및 제어 로직 회로(140)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있고, 복수의 셀 스트링들 각각은 복수의 비트라인들(BL)과 연결될 수 있다. 복수의 셀 스트링들 각각은 직렬 연결된 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)과 연결될 수 있다.
어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 어드레스 디코더(120)는 외부 장치(예를 들어, 메모리 컨트롤러)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩할 수 있다. 어드레스 디코더(120)는 디코딩된 어드레스를 기반으로 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 제어할 수 있다. 예를 들어, 어드레스 디코더(120)는 전압 발생기(130)로부터 수신된 다양한 전압들을, 제어 로직 회로(150)의 제어에 따라, 디코딩된 어드레스를 기반으로 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)로 제공할 수 있다.
전압 발생기(130)는 불휘발성 메모리 장치(100)가 동작하는데 필요한 다양한 전압들을 생성할 수 있다. 예를 들어, 전압 발생기(130)는 복수의 프로그램 전압들, 복수의 프로그램 검증 전압들, 복수의 패스 전압들, 복수의 읽기 전압들, 복수의 읽기 패스 전압들, 복수의 소거 전압들(VERS), 복수의 소거 검증 전압들, 복수의 워드라인 소거 전압들 등과 같이, 불휘발성 메모리 장치(100)의 동작에 따라 스트링 선택 라인들(SSL), 워드라인들(WL), 접지 선택 라인들(GSL), 또는 다른 구성 요소들로 제공되는 다양한 전압들을 생성하도록 구성될 수 있다.
입출력 회로(140)는 복수의 비트라인들(BL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 입출력 회로(140)는 외부 장치(예를 들어, 메모리 컨트롤러)와 데이터(DATA)를 주고받을 수 있다. 입출력 회로(140)는 외부 장치로부터 수신된 데이터(DATA)를 임시 저장하거나 또는 메모리 셀 어레이(110)로부터 읽어진 데이터(DATA)를 임시 저장할 수 있다. 입출력 회로(140)는 외부 장치로부터 수신된 데이터(DATA)가 메모리 셀 어레이(110)에 저장되도록 복수의 비트라인들(BL)을 제어할 수 있다. 입출력 회로(140)는 복수의 비트라인들(BL)의 전압을 감지하여, 메모리 셀 어레이(110)로부터 데이터(DATA)를 읽을 수 있다.
제어 로직 회로(150)는 외부 장치로부터 커맨드(CMD)에 응답하여, 불휘발성 메모리 장치(100)가 커맨드(CMD)에 대응하는 동작을 수행하도록 다양한 구성 요소들을 제어할 수 있다.
도 2는 도 1의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 제1 메모리 블록을 예시적으로 보여주는 회로도이다. 도 3은 도 2의 셀 스트링들 중 제1 셀 스트링을 예시적으로 보여주는 수직 단면도이다. 도면의 간결성 및 설명의 편의를 위하여, 도 2 및 도 3을 참조하여, 제1 메모리 블록(BLK1) 및 제1 셀 스트링(CS11)이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 메모리 블록들 또는 다른 셀 스트링들 또한 도 2 및 도 3을 참조하여 설명되는 제1 메모리 블록(BLK1) 및 제1 셀 스트링(CS11)과 유사한 구조를 가질 수 있다.
도 1 내지 도 3을 참조하면, 제1 메모리 블록(BLK1)은 기판(미도시) 상에 형성될 수 있다. 제1 메모리 블록(BLK1)은 기판 상에 수직 적층된 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 행 방향(Row Direction) 및 열 방향(Column Direction)으로 배열될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 중 동일한 열에 위치한 셀 스트링들은 동일한 비트라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)과 연결될 수 있고, 셀 스트링들(CS12, CS22)은 제2 비트라인(BL2)과 연결될 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 복수의 셀 트랜지스터들은 행 방향 및 열 방향에 의해 형성된 평면(예를 들어, 반도체 기판(미도시))과 수직한 방향인 높이 방향(height direction)으로 적층될 수 있다.
이하에서, 설명의 편의를 위하여, 제1 셀 스트링(CS11)을 기준으로 셀 스트링의 구조 및 구성이 설명되며, 다른 셀 스트링들(CS12, CS21, CS22)은 제1 셀 스트링(CS11)과 유사한 구조를 가질 수 있으며, 이에 대한 상세한 설명은 생략된다.
복수의 셀 트랜지스터들은 제1 비트라인(BL1) 및 공통 소스 라인(CSL) 사이에 직렬 연결될 수 있다. 예를 들어, 복수의 셀 트랜지스터들은 스트링 선택 트랜지스터들(SST1, SST2) 메모리 셀들(MC1~MC3), 접합부 메모리 셀들(CMC1, CMC2), 및 접지 선택 트랜지스터들(GST1, GST1)을 포함할 수 있다. 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST1)은 제4 메모리 셀(MC4) 및 제1 비트 라인(BL1) 사이에 제공 또는 연결될 수 있다. 직렬 연결된 접지 선택 트랜지스터들(GST1, GST2)은 제1 메모리 셀(MC1) 및 공통 소스 라인(CSL) 사이에 제공 또는 연결될 수 있다.
제1 메모리 셀(MC1), 제2 메모리 셀(MC2), 제1 접합부 메모리 셀(CMC1), 제2 접합부 메모리 셀(CMC2), 제3 메모리 셀(MC3), 및 제4 메모리 셀(MC4)은 제1 스트링 선택 라인(SSL1) 및 제2 접지 선택 라인(GSL2) 사이에 직렬 연결될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 메모리 셀들(MC1~MC4) 중 동일한 높이에 위치한 메모리 셀들은 서로 동일한 워드라인을 공유할 수 있다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제1 메모리 셀들(MC1)은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제1 워드라인(WL1)을 공유할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제2 메모리 셀들(MC2)은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제2 워드라인(WL2)을 공유할 수 있다. 마찬가지로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제3 및 제4 메모리 셀들(MC3, MC4) 각각은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제3 및 제4 워드라인들(WL3, WL4)을 각각 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접합부 메모리 셀들(CMC1, CMC2) 중 동일한 높이에 위치한 접합부 메모리 셀들은 서로 동일한 접합부 워드라인을 공유할 수 있다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제1 접합부 메모리 셀(CMC1)은 제1 접합부 워드라인(CWL1)을 공유할 수 있고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제2 접합부 메모리 셀(CMC2)은 제2 접합부 워드라인(CWL2)을 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 스트링 선택 트랜지스터들(SST1, SST2) 중 동일한 행 및 동일한 높이에 위치한 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SST2)은 스트링 선택 라인(SSL2a)과 연결될 수 있고, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SST1)은 스트링 선택 라인(SSL1a)과 연결될 수 있다. 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SST2)은 스트링 선택 라인(SSL2b)과 연결될 수 있고, 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SST1)은 스트링 선택 라인(SSL1a)과 연결될 수 있다.
비록 도면에 도시되지는 않았으나, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 스트링 선택 트랜지스터들(SST1, SST2) 중 동일한 행에 위치한 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인을 공유할 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SST1, SST2)은 제1 스트링 선택 라인을 공유할 수 있고, 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SST1, SST2)은 제1 스트링 선택 라인과 다른 제2 스트링 선택 라인을 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GST1, GST2) 중 동일한 행 및 동일한 높이에 위치한 접지 선택 트랜지스터들은 동일한 접지 선택 라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST1)은 접지 선택 라인(GSL1a)과 연결될 수 있고, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSL2)은 접지 선택 라인(GST2a)과 연결될 수 있다. 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST1)은 접지 선택 라인(GSL1b)과 연결될 수 있고, 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSL2)은 접지 선택 라인(GST2b)과 연결될 수 있다.
비록 도면에 도시되지는 않았으나, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GST1, GST1)은 서로 동일한 접지 선택 라인을 공유할 수 있다. 또는 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GST1, GST2) 중 동일한 높이의 접지 선택 트랜지스터들은 동일한 접지 선택 라인을 공유할 수 있다. 또는, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GST1, GST2) 중 동일한 행에 위치한 접지 선택 트랜지스터들은 동일한 접지 선택 라인을 공유할 수 있다.
예시적인 실시 예에서, 도 2에 도시된 제1 메모리 블록(BLK1)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소될 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링을 구성하는 행들 및 열들의 개수가 증가 또는 감소될 수 있다. 또한, 제1 메모리 블록(BLK1)은 더미 메모리 셀들을 더 포함할 수 있다. 제1 메모리 블록(BLK1)의 셀 트랜지스터들의 개수들은 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 메모리 블록(BLK)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들의 개수들이 증가 또는 감소될 수 있다.
예시적인 실시 예에서, 제1 메모리 블록(BLK1)은 다중 적층 구조(multi-stacked structure)를 가질 수 있다. 예를 들어, 도 2 및 도 3에 도시된 바와 같이, 제1 메모리 블록(BLK1)은 제1 구조체(STR1) 및 제2 구조체(STR2)를 포함할 수 있다. 제1 구조체(STR1)는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)의 셀 트랜지스터들 중 일부(GST1, GST2, MC1, MC2, CMC1)를 포함할 수 있고, 제2 구조체(STR2)는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)의 셀 트랜지스터들 중 나머지 일부(CMC2, MC3, MC4, SST1, SST2)를 포함할 수 있다.
제1 구조체(STR1)는 기판 상에 형성될 수 있고, 제2 구조체(STR2)는 제1 구조체(STR2)의 상부에 형성될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제1 구조체(STR1)가 N-웰의 기판 상에 형성될 수 있다. 예시적인 실시 예에서, N-웰의 기판의 하부에 주변 회로(예를 들어, 도 1의 어드레스 디코더(120), 전압 발생기(130), 입출력 회로(140), 및 제어 로직 회로(150)가 형성될 수 있다. 즉, 불휘발성 메모리 장치(220)는 CoP(Cell-on-Peripheral) 구조 또는 CUA(CMOS under Array) 구조를 가질 수 있다. 이 경우, 스트링과 접합되는 기판은 N-타입일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 스트링과 접합되는 기판은 P-타입일 수 있다.
제2 구조체(STR2)는 제1 구조체(STR1)의 상부에 형성될 수 있다. 이 경우, 도 3에 도시된 바와 같이, 제1 구조체(STR1) 및 제2 구조체(STR2)가 전기적으로 연결되는 영역(A)에서 채널 직경이 바뀔 수 있다. 예를 들어, 제1 구조체(STR1)의 채널은 기판 상에 수직 적층된 라인들(GSL1, GSL2, WL1, WL2, CWL1)을 관통하도록 형성될 수 있고, 제2 구조체의 채널은 제1 구조체(STR1) 상에 적층된 라인들(CWL2, WL3, WL4, SSL1, SSL2)을 관통하도록 형성될 수 있다. 제1 구조체(STR1)의 채널 및 제2 구조체(STR2)의 채널은 영역(A)에서 전기적으로 연결될 수 있다. 즉, 도 3에 도시된 바와 같이, 제1 구조체(STR1) 및 제2 구조체(STR2)가 전기적으로 연결되는 영역(A)에서, 제2 구조체(STR2)의 채널 직경은 제1 구조체(STR1)의 채널 직경보다 작을 수 있다.
예시적인 실시 예에서, 제1 구조체(STR1)의 최상단에 위치한 워드라인은 제1 접합부 워드라인(CWL1)일 수 있고, 제2 구조체(STR2)의 최하단에 위치한 워드라인은 제2 접합부 워드라인(CWL2)일 수 있다. 다시 말해서, 제1 접합부 워드라인(CWL1)은 제1 구조체(STR1)의 워드라인들 중 제2 구조체(STR2)와 가장 인접한 워드라인일 수 있고, 제2 접합부 워드라인(CWL2)은 제2 구조체(STR2)의 워드라인들 중 제1 구조체(STR1)와 가장 인접한 워드라인일 수 있다.
도 3에 도시된 바와 같이, 제1 접합부 워드라인(CWL1)에 대응하는 채널 직경은 제2 접합부 워드라인(CWL2)에 대응하는 채널 직경보다 넓을 수 있다. 또는, 제1 및 제2 접합부 워드라인(CWL1, CWL2) 사이의 거리(L1)는 다른 워드라인들 사이의 거리(예를 들어, L2)보다 길 수 있다. 이러한 물리적 또는 구조적 특성으로 인해, 제1 및 제2 접합부 워드라인(CWL1, CWL2)과 연결된 접합부 메모리 셀들(CMC1, CMC2)은 실제 데이터를 저장하는 용도로 사용되지 않을 수 있으며, 특정 문턱 전압을 갖도록 설정될 수 있다.
그러나, 불휘발성 메모리 장치(100)의 프로그램/소거 사이클 횟수가 증가함에 따라, 제1 및 제2 구조체들(STR1, STR2)이 전기적으로 연결되는 영역(A)의 채널에 전하가 포획될 수 있으며, 이로 인하여, 접합부 메모리 셀들(CMC1, CMC2)의 문턱 전압이 증가할 수 있다. 접합부 메모리 셀들(CMC1, CMC2)의 문턱 전압의 증가는 불휘발성 메모리 장치(100)에 대한 읽기 동작에서 에러를 유발시킬 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 접합부 메모리 셀들(CMC1, CMC2)에 대한 소거 동작을 수행함으로써, 접합부 메모리 셀들(CMC1, CMC2)의 문턱 전압을 일정 수준으로 유지할 수 있으며, 이에 따라 읽기 동작에서 발생하는 에러를 방지할 수 있다.
이하에서, 본 발명의 기술적 사상을 용이하게 설명하기 위해, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)의 소거 동작이 중점적으로 설명된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 불휘발성 메모리 장치(100)는 소거 동작 이외에 프로그램 동작 또는 읽기 동작을 수행할 수 있다.
도 4는 도 1의 불휘발성 메모리 장치의 소거 동작을 예시적으로 보여주는 타이밍도이다. 설명의 편의를 위해, 도 4의 타이밍도에 따른 소거 동작은 불휘발성 메모리 장치(100)가 수행하는 것으로 설명된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
이하에서, 설명의 편의를 위해, 노멀 워드라인 및 접합부 워드라인의 용어가 사용된다. 노멀 워드라인은 메모리 블록에 포함된 메모리 셀들 중 실제 데이터를 저장하는데 사용되는 메모리 셀과 연결된 워드라인을 가리키고, 접합부 워드라인은 앞서 설명된 바와 같이, 적층 구조체들 각각에서 다른 구조체와 가장 인접한 워드라인을 가리킬 수 있다. 노멀 워드라인은 WL 또는 NWL의 참조 기호로 표기되고, 접합부 워드라인은 CWL의 참조 기호로 표기된다.
이하에서 설명의 편의를 위해, 소거 동작은 제1 메모리 블록(BLK1)에 대하여 수행되는 것으로 설명된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 소거 동작은 제1 메모리 블록(BLK1) 전체에 대하여 수행되거나 또는 제1 메모리 블록들(BLK1) 중 동일한 행에 위치한 스트링들(예를 들어, CS11 및 CS12)에 대하여 수행될 수 있다.
도 1 내지 도 4를 참조하면, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)에 대한 소거 동작을 수행할 수 있다. 예를 들어, 제0 시점(t0)에서, 불휘발성 메모리 장치(100)는 제1 비트라인(BL1) 및 공통 소스 라인(CSL)을 통해 소거 전압(VERS)을 인가하기 시작할 수 있다. 즉, 제1 비트라인(BL1) 및 공통 소스 라인(CSL)은 제0 시점(t0)으로부터 제4 시점(t4)까지 소거 전압(VERS)으로 증가할 수 있다.
불휘발성 메모리 장치(100)는 제1 접지 선택 라인(GSL1)을 제0 시점(t0)으로부터 제3 시점(t3)까지 제0 전압(V0)으로 유지하고, 제3 시점(t3)에서 플로팅시킬 수 있다. 제1 접지 선택 라인(GSL1)이 플로팅됨에 따라, 제3 시점(t3)에서, 제1 접지 선택 라인(GSL1)은 제1 전압(V1)으로 상승할 수 있다. 예시적인 실시 예에서, 제1 전압(V1)은 소거 전압(VERS) 및 제3 시점(t3)에서의 공통 소스 라인(CSL)의 전압의 차이에 대응될 수 있다. 예시적인 실시 예에서, 제0 전압(V0)은 도면에 도시되지는 않았으나, 소거 동작시, 각 라인들로 제공되는 초기 전압을 가리킬 수 있다. 예시적인 실시 예에서, 제0 전압(V0)은 접지 전압 또는 소정의 양의 전압, 또는 소정의 음의 전압일 수 있다.
불휘발성 메모리 장치(100)는 제2 접지 선택 라인(GSL2)을 제0 시점(t0)에서 플로팅시킬 수 있다. 제2 접지 선택 라인(GSL2)이 플로팅됨에 따라 제0 시점(t0)에서, 제2 접지 선택 라인(GSL2)은 제2 전압(V2)으로 상승할 수 있다. 예시적인 실시 예에서, 제2 전압(V2)은 소거 전압(VERS)에 대응될 수 있다.
불휘발성 메모리 장치(100)는 제1 내지 제4 노멀 워드라인들(WL1~WL4)로 워드라인 소거 전압(VERS_WL)을 인가할 수 있다.
불휘발성 메모리 장치(100)는 제1 시점(t1)에서, 제1 및 제2 접합부 워드라인들(CWL1, CWL2)로 소거 금지 전압(Vinh)을 인가할 수 있다.
불휘발성 메모리 장치(100)는 제1 스트링 선택 라인(SSL1)을 제0 시점(t0)에서 플로팅시킬 수 있다. 제1 스트링 선택 라인(SSL1)이 플로팅됨에 따라 제0 시점(t0)에서, 제1 스트링 선택 라인(SSL1)은 제2 전압(V2)으로 상승할 수 있다.
불휘발성 메모리 장치(100)는 제2 스트링 선택 라인(SSL2)을 제0 시점(t0)으로부터 제3 시점(t3)까지 제0 전압(V0)으로 유지하고, 제3 시점(t3)에서 플로팅시킬 수 있다. 제2 스트링 선택 라인(SSL1)이 플로팅됨에 따라, 제3 시점(t3)에서, 제2 스트링 선택 라인(SSL2)은 제1 전압(V1)으로 상승할 수 있다.
예시적인 실시 예에서, 도 4에 도시된 타이밍도에 따르면, 불휘발성 메모리 장치(100)는 게이트 유기 드레인 누설(GIDL; Gate Induced Drain Leakage) 방식의 소거 동작을 수행할 수 있다. 예를 들어, 제0 시점(t0)으로부터 제3 시점(t3)까지의 구간 동안, 제1 메모리블록(BLK1)의 상단(즉, 비트라인 측) 및 하단(즉, 공통 소스 라인 측)에서 GIDL 전류가 발생할 수 있다. 공통 소스 라인(CSL) 측을 살펴보면, 제0 시점(t0)으로부터 제3 시점(t3)까지 공통 소스 라인(CSL)으로 소거 전압(VERS)이 인가되는 동안, 제1 접지 선택 라인(GSL)은 상대적으로 낮은 제0 전압(V0)을 유지할 수 있다. 이 경우, 제1 접지 선택 트랜지스터(GST1)에서 GIDL이 발생할 수 있으며, GIDL에 생성된 홀들(holes)이 제1 메모리 블록(BLK1)의 셀 스트링의 채널로 주입될 수 있다. 이에 따라, 셀 스트링의 채널의 전위가 소거 전압(VERS)으로 상승할 수 있다. 제1 비트라인(BL1) 측 또한 공통 소스 라인(CSL) 측과 유사한 GIDL 메커니즘을 통해, 홀들이 비트라인(BL)으로부터 셀 스트링의 채널로 주입될 수 있으며, 이에 대한 상세한 설명은 생략된다.
상술된 바와 같이, 제1 비트라인(BL1)으로부터의 GIDL 전류 및 공통 소스 라인(CSL)으로부터의 GIDL 전류를 통해 셀 스트링의 채널 전압이 상승할 수 있으며, 제4 시점(t4)에서, 셀 스트링의 채널 전압은 소거 전압(VERS)에 도달할 수 있다.
제4 시점(t4) 이후에, 각 라인들의 전압이 도 4에 도시된 바와 같이 유지됨에 따라, 워드라인 소거 전압(VERS_WL)이 인가된 제1 내지 제4 노멀 워드라인들(WL1~WL4)과 연결된 노멀 메모리 셀들(MC1~MC4)이 소거될 수 있다. 소거 금지 전압(Vinh)이 인가된 제1 및 제2 접합부 워드라인들(CWL1, CWL2)과 연결된 접합부 메모리 셀들(CMC1, CMC2)은 소거되지 않을 수 있다. 즉, 접합부 메모리 셀들(CMC1, CMC2)의 문턱 전압은 유지될 수 있다.
예시적인 실시 예에서, 불휘발성 메모리 장치(100)는 제1 스트링 선택 라인(SSL1)에 대하여, 제0 시점(t0) 대신에, 제2 시점(t2)에서 제1 스트링 선택 라인(SSL1)을 플로팅시킬 수 있다. 이 경우, 제1 스트링 선택 라인(SSL1)은 제3 전압(V3)으로 상승할 수 있다. 제3 전압(V3)은 제2 전압(V2)보다 낮을 수 있다. 예시적인 실시 예에서, 제1 스트링 선택 라인(SSL1)에 대한 제어 동작은 스트링 선택 라인들(SSL1, SSL2)의 구조적인 특징에 따라, 본 발명의 기술적 사상으로부터의 벗어남 없이 다양하게 변형될 수 있다.
도 5는 도 1의 불휘발성 메모리 장치에 포함된 메모리 셀들의 문턱 전압 산포도들을 예시적으로 보여준다. 도 1, 도 2, 및 도 5를 참조하면, 불휘발성 메모리 장치(100)에 포함된 메모리 셀들, 특히, 노멀 워드라인과 연결된 노멀 메모리 셀들(예를 들어, 도 2의 MC1, MC2, MC3, MC4 등)은 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P7) 중 어느 하나의 상태를 가질 수 있다. 예시적인 실시 예에서, 노멀 메모리 셀들 각각은 셀당 3비트를 저장하는 TLC(Triple Level Cell)일 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
불휘발성 메모리 장치(100)에 포함된 접합부 메모리 셀들(CMC1, CMC2)은 특정 문턱 전압 산포(CC)를 가질 수 있다. 즉, 접합부 메모리 셀들(CMC1, CMC2)은 데이터를 저장하지 않으며, 특정 문턱 전압을 갖도록 설정될 수 있다.
도 5에 도시된 바와 같이, 불휘발성 메모리 장치(100)는 복수의 읽기 전압들(VRD1~VRD7)을 사용하여, 노멀 메모리 셀들(MC1, MC2, MC3, MC4)에 저장된 데이터를 읽을 수 있다. 이 때, 노멀 메모리 셀들(MC1, MC2, MC3, MC4)에 저장된 데이터를 읽기 위해서는, 노멀 메모리 셀들이 포함된 다른 메모리 셀들 및 접합부 메모리 셀들은 모두 턴-온 상태를 유지하여야 한다. 즉, 불휘발성 메모리 장치(100)의 읽기 동작시, 접합부 메모리 셀들(CMC1, CMC2)과 연결된 접합부 워드라인들(CWL1, CWL2)으로 접합부 워드라인 패스 전압(Vread_cwl)이 인가될 수 있다. 접합부 워드라인 패스 전압(Vread_cwl)은 특정 문턱 전압 산포(CC)의 상한 값보다 높은 값일 수 있다. 예시적인 실시 예에서, 접합부 워드라인 패스 전압(Vread_cwl)은 노멀 메모리 셀들과 연결된 노멀 워드라인들로 인가되는 읽기 패스 전압(Vread)보다 낮은 레벨일 수 있다.
예시적인 실시 예에서, 불휘발성 메모리 장치(100)의 프로그램/소거 사이클 횟수가 증가함에 따라, 접합부 메모리 셀들(CMC1, CMC2)의 문턱 전압이 증가할 수 있으며, 접합부 메모리 셀들(CMC1, CMC2)의 문턱 전압이 접합부 워드라인 패스 전압(Vread_cwl)보다 높아질 수 있다. 이 경우, 불휘발성 메모리 장치(100)의 읽기 동작시, 접합부 워드라인들(CWL1, CWL2)로 접합부 워드라인 패스 전압(Vread_cwl)을 인가하더라도, 접합부 메모리 셀들(CMC1, CMC2)은 턴-오프 상태를 유지하며, 이에 따라 노멀 메모리 셀들로부터 데이터가 정상적으로 독출되지 않을 수 있다. 즉, 접합부 메모리 셀들(CMC1, CMC2)의 문턱 전압 변화로 인해, 읽기 에러가 발생할 수 있다.
도 6 내지 도 8은 도 1의 불휘발성 메모리 장치의 소거 동작을 예시적으로 보여주는 타이밍도들이다. 이하의 도면들을 참조하여, 접합부 메모리 셀들에 대한 소거 동작이 설명된다. 설명의 편의를 위해, 앞서 설명된 구성 요소들 또는 동작들에 대한 상세한 설명은 생략된다.
먼저, 도 1, 도 2, 및 도 6을 참조하면, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)에 대한 소거 동작(예를 들어, 접합부 워드라인(CWL) 및 노멀 워드라인(NWL)에 대한 제1 소거 동작)을 수행할 수 있다. 예시적인 실시 예에서, 도 4를 참조하여 설명된 소거 동작은 제1 메모리 블록(BLK1)의 메모리 셀들 중 노멀 메모리 셀들(예를 들어, MC1, MC2, MC3, MC4)에 대한 소거 동작일 수 있다. 즉, 도 4의 소거 동작을 통해 노멀 메모리 셀들(예를 들어, MC1, MC2, MC3, MC4)은 소거될 수 있으나, 접합부 메모리 셀들(CMC1, CMC2)은 소거되지 않을 수 있다.
반면에, 도 6에 도시된 타이밍도에 따른 소거 동작을 통해, 제1 메모리 블록(BLK1)에 포함된 노멀 메모리 셀들(예를 들어, MC1, MC2, MC3, MC4) 뿐만 아니라, 접합부 메모리 셀들(CMC1, CMC2)이 소거될 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 접합부 메모리 셀들(CMC1, CMC2)과 연결된 접합부 워드라인들(CWL1, CWL2)로 소거 금지 전압(Vinh) 대신에 접합부 워드라인 소거 전압(VERS_WL)을 인가할 수 있다. 이 경우, 제4 시점(t0) 이후에, 셀 스트링의 채널 및 워드라인들(WL1~WL4, CWL1, CWL2) 사이의 전압 차이에 의해 노멀 메모리 셀들(MC1~MC4) 뿐만 아니라, 접합부 메모리 셀들(CMC1, CMC2)이 소거될 수 있다.
예시적인 실시 예에서, 접합부 워드라인들(CWL1, CWL2)으로 인가되는 접합부 워드라인 소거 전압(VERS_CWL)은 노멀 워드라인들(WL1~WL4)로 인가되는 워드라인 소거 전압(VERS_WL)보다 낮을 수 있다. 예를 들어, 접합부 워드라인(CWL1, CWL2)으로 워드라인 소거 전압(VERS_WL)이 인가될 경우, 접합부 워드라인들(CWL1, CWL2)의 물리적 특성 또는 물리적 위치에 의해, 접합부 메모리 셀들(CMC1, CMC2)이 정상적으로 소거되지 않을 수 있다. 따라서, 접합부 워드라인들(CWL1, CLW2)로 워드라인 소거 전압(VERS_WL)보다 낮은 접합부 워드라인 소거 전압(VERS_CWL)을 인가함으로써, 셀 스트링의 채널 및 접합부 워드라인들 사이의 전압 차이를 상대적으로 더 크게 할 수 있고, 이로 인해, 접합부 메모리 셀들(CMC1, CMC2)이 정상적으로 소거될 수 있다.
다른 라인들(CSL, GSL1, GSL2, WL1~WL4, SSL1, SSL2, BL1)에 대한 바이어싱은 도 4를 참조하여 설명된 바와 동일하므로 이에 대한 상세한 설명은 생략된다.
다음으로, 도 1, 도 2, 및 도 7을 참조하면, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)에 대한 소거 동작(예를 들어, 접합부 워드라인(CWL) 및 노멀 워드라인(NWL)에 대한 제2 소거 동작)을 수행할 수 있다. 불휘발성 메모리 장치(100)는 제2 접합부 워드라인(CWL2)으로 접합부 워드라인 소거 전압(VERS_CWL)을 인가할 수 있다. 즉, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)의 노멀 메모리 셀들(MC1~MC4) 및 제2 접합부 메모리 셀(CMC2)에 대한 소거를 수행할 수 있다. 제2 접합부 워드라인(CWL2)으로 접합부 워드라인 소거 전압(VERS_CWL)을 인가한다는 점을 제외하면, 나머지 라인들(CSL, GSL1, GSL2, WL1~WL4, CWL1, SSL1, SSL2, BL1)에 대한 바이어싱은 도 4를 참조하여 설명된 바와 동일하므로 이에 대한 상세한 설명은 생략된다.
다음으로, 도 1, 도 2, 및 도 8을 참조하면, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)에 대한 소거 동작(예를 들어, 접합부 워드라인(CWL) 및 노멀 워드라인(NWL)에 대한 제3 소거 동작)을 수행할 수 있다. 불휘발성 메모리 장치(100)는 제1 접합부 워드라인(CWL1)으로 접합부 워드라인 소거 전압(VERS_CWL)을 인가할 수 있다. 즉, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)의 노멀 메모리 셀들(MC1~MC4) 및 제1 접합부 메모리 셀(CMC1)에 대한 소거를 수행할 수 있다. 제1 접합부 워드라인(CWL1)으로 접합부 워드라인 소거 전압(VERS_CWL)을 인가한다는 점을 제외하면, 나머지 라인들(CSL, GSL1, GSL2, WL1~WL4, CWL2, SSL1, SSL2, BL1)에 대한 바이어싱은 도 4를 참조하여 설명된 바와 동일하므로 이에 대한 상세한 설명은 생략된다.
상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 소거 동작시, 노멀 메모리 셀들뿐만 아니라, 접합부 워드라인들과 연결된 접합부 메모리 셀들에 대한 소거 동작을 수행할 수 있다. 이 경우, 불휘발성 메모리 장치(100)의 프로그램/소거 사이클 횟수가 증가하더라도, 접합부 메모리 셀들(CMC1, CMC2)의 문턱 전압들이 특정 레벨 이하로 유지될 수 있기 때문에, 불휘발성 메모리 장치(100)의 읽기 동작에서, 접합부 메모리 셀들(CMC1, CMC2)의 문턱 전압 변화에 의한 에러가 방지될 수 있다.
예시적인 실시 예에서, 도 7에 도시된 바와 같이, 제2 접합부 워드라인(CWL2)의 레벨이 접합부 워드라인 소거 전압(VERS_CWL)이고, 제1 접합부 워드라인(CWL1)의 레벨이 소거 금지 전압(Vinh)인 경우, 제1 및 제2 접합부 워드라인(CWL1, CWL2)의 전압 레벨 차이로 인해, GIDL 현상이 발생할 수 있다. 접합부 워드라인들에 의해 발생한 GIDL 전류 는 제2 접합부 워드라인(CWL2)으로부터 제1 접합부 워드라인(CWL1)의 방향으로 흐를 수 있다. 이 경우, 제1 및 제2 접합부 워드라인(CWL1, CWL2) 사이의 채널이 소거 전압(VERS)으로 빠르게 충전될 수 있다.
마찬가지로, 도 8에 도시된 바와 같이, 제1 접합부 워드라인(CWL1)의 레벨이 접합부 워드라인 소거 전압(VERS_CWL)이고, 제2 접합부 워드라인(CWL2)의 레벨이 소거 금지 전압(Vinh)인 경우, 제1 및 제2 접합부 워드라인(CWL1, CWL2)의 전압 레벨 차이로 인해, GIDL 현상이 발생할 수 있다. 접합부 워드라인들에 의해 발생한 GIDL 전류는 제1 접합부 워드라인(CWL1)으로부터 제2 접합부 워드라인(CWL2)의 방향으로 흐를 수 있으며, 이로 인해, 제1 및 제2 접합부 워드라인(CWL1, CWL2) 사이의 채널이 소거 전압(VERS)으로 빠르게 충전될 수 있다.
도 9는 도 1의 불휘발성 메모리 장치의 소거 동작을 예시적으로 보여주는 타이밍도이다. 설명의 편의를 위해, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다.
도 1, 도 2, 도 5, 및 도 9를 참조하면, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)에 대한 소거 동작(예를 들어, 접합부 워드라인(CWL) 및 노멀 워드라인(NWL)에 대한 제4 소거 동작)을 수행할 수 있다. 불휘발성 메모리 장치(100)는 제0 시점(t0)으로부터 제4 시점(t4) 까지의 구간동안, 도 7을 참조하여 설명된 바와 유사하게, 각 라인들을 제어할 수 있다. 불휘발성 메모리 장치(100)는 제5 시점(t5)에서, 제2 접합부 워드라인(CWL2)의 레벨을 접합부 워드라인 소거 전압(VERS_CWL)으로부터 제4 전압(V4)으로 증가시킬 수 있다. 이 경우, 제2 접합부 워드라인(CWL2)과 연결된 제2 접합부 메모리 셀(CMC2)은 제4 시점(t4)으로부터 제5 시점(t5) 동안만 소거될 수 있다. 즉, 소거 구간이 수행되는 도중에, 제2 접합부 워드라인(CWL2)의 레벨이 제4 전압(V4)으로 증가함으로써, 제2 접합부 메모리 셀(CMC2)이 과-소거되는 것이 방지될 수 있다.
예를 들어, 도 5에 도시된 바와 같이, 접합부 메모리 셀들(CMC1, CMC2)의 문턱 전압 산포의 상한 값은 노멀 메모리 셀들(MC1~MC4)의 소거 상태(E)의 문턱 전압 산포의 상한 값보다 클 수 있다. 즉, 소거 구간이 수행되는 도중에, 접합부 워드라인들(CWL1, CWL2)의 전압이 접합부 워드라인 소거 전압(VERS_CWL)으로 유지된다면, 접합부 메모리 셀들(CMC1, CMC2)은 노멀 메모리 셀들(MC1~MC4)의 소거 상태(E)보다 더 낮은 문턱 전압을 갖도록 과-소거될 수 있다. 이러한 과-소거는 접합부 메모리 셀들(CMC1, CMC2)에서의 열화를 유발시킨다.
본 발명의 실시 예에 따르면, 소거 구간이 수행되는 도중에, 접합부 워드라인(CWL1 또는 CWL2)의 레벨을 접합부 워드라인 소거 전압(VERS_CWL)으로부터 제4 전압(V4)으로 증가시킴으로써, 접합부 메모리 셀들이 과-소거되는 현상을 방지할 수 있다.
예시적인 실시 예에서, 접합부 워드라인(CWL)의 레벨을 변경하는 제5 시점(t5)은 접합부 메모리 셀들(CMC1, CMC2)의 상태 또는 의도한 목표 문턱 전압에 따라 가변될 수 있다. 예시적인 실시 예에서, 제5 시점(t5)의 가변은 접합부 워드라인들(CWL1, CWL2)에 대한 셀 카운팅 결과를 기반으로 결정될 수 있다.
다른 라인들(CSL, GSL1, GSL2, WL1~WL4, CWL1, SSL1, SSL2, BL1)에 대한 바이어싱 조건은 앞서 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
예시적인 실시 예에서, 도 9를 참조하여, 소거 구간 동안, 제2 접합부 워드라인(CWL2)의 레벨을 변경하는 실시 예가 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 도 9의 실시 예, 즉, 소거 구간 동안 접합부 워드라인의 레벨을 변경하는 구성은 도 6 내지 도 8을 참조하여 설명된 소거 동작들 각각에 적용될 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 워드라인 셋업 구간 동안, 제1 및 제2 접합부 워드라인들(CWL1, CWL2)로 접합부 워드라인 소거 전압(VERS_CWL)을 인가할 수 있고, 소거 구간 동안, 제1 및 제2 접합부 워드라인들(CWL1, CWL2) 각각을 제4 전압(V4)으로 변경시킬 수 있다. 예시적인 실시 예에서, 제1 및 제2 접합부 워드라인들(CWL1, CWL2) 각각의 제어 시점은 다양하게 가변될 수 있다.
도 10은 도 1의 불휘발성 메모리 장치의 소거 동작을 예시적으로 보여주는 타이밍도이다. 설명의 편의를 위해, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 1, 도 2, 및 도 10을 참조하면, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)에 대한 소거 동작(예를 들어, 접합부 워드라인(CWL)에 대한 소거 동작)을 수행할 수 있다. 불휘발성 메모리 장치(100)는 제1 및 제2 접합부 워드라인들(CWL1, CWL2)로 접합부 워드라인 소거 전압(VERS_CWL)을 인가할 수 있다.
이 때, 앞서 설명된 바와 달리, 불휘발성 메모리 장치(100)는 제1 내지 제4 노멀 워드라인들(WL1~WL4)로 제5 전압(V5) 또는 제6 전압(V6)을 인가할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 제0 시점으로부터 제3 시점(t3)까지 제1 및 제2 노멀 워드라인들(WL1, WL2)의 전압을 제0 전압(V0)으로 유지하고, 제3 시점(t3)에서, 제1 및 제2 노멀 워드라인들(WL1, WL2)을 플로팅시킬 수 있다. 이 경우, 제1 및 제2 워드라인들(WL1, WL2)의 레벨은 제5 전압(V5)까지 상승할 수 있다.
불휘발성 메모리 장치(100)는 제0 시점(t0)으로부터 제3 시점(t3)까지 제3 및 제4 노멀 워드라인들(WL3, WL4)의 전압을 제0 전압(V0)으로 유지하고, 제3 시점(t3)에서 제3 및 제4 노멀 워드라인들(WL3, WL4)을 플로팅시킬 수 있다. 제3 및 제4 노멀 워드라인들(WL3, WL4)의 레벨은 제6 전압(V6)까지 상승할 수 있다.
예시적인 실시 예에서, 제6 전압(V6)은 제5 전압(V5)보다 낮을 수 있다. 예시적인 실시 예에서, 제1 및 제2 노멀 워드라인들이 플로팅되는 시점 및 제3 및 제4 노멀 워드라인들이 플로팅되는 시점은 서로 다를 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
상술된 바와 같이, 불휘발성 메모리 장치(100)는 제1 및 제2 접합부 워드라인들(CWL1, CWL2)의 전압을 접합부 워드라인 소거 전압(VERS_CWL)으로 유지하고, 소거 구간 이전에, 제1 내지 제4 노멀 워드라인들(WL1~WL4)을 플로팅시킬 수 있다. 이 경우, 소거 구간에서, 제1 및 제2 접합부 워드라인들(CWL1, CWL2)과 연결된 제1 및 제2 접합부 메모리 셀들(CMC1, CMC2)은 소거될 수 있으나, 제1 내지 제4 워드라인들(WL1~WL4)과 연결된 메모리 셀들은 소거되지 않을 수 있다. 즉, 불휘발성 메모리 장치(100)는 도 10의 타이밍도에 기반된 소거 동작을 통해, 접합부 메모리 셀들(CMC1, CMC2)만 소거할 수 있다.
다른 라인들에 대한 바이어싱은 앞서 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
예시적인 실시 에에서, 도 10의 타이밍도에서, 제1 및 제2 접합부 워드라인들(CWL1, CWL2)로 접합부 워드라인 소거 전압(VERS_CWL)이 인가되는 실시 예가 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 접합부 워드라인으로 인가되는 전압은 도 6 내지 도 9를 참조하여 설명된 실시 예들 중 하나 또는 그것들의 조합으로 구현될 수 있음이 이해될 것이다.
도 11은 도 1의 불휘발성 메모리 장치의 동작을 예시적으로 보여주는 순서도이다. 도 1, 도 2, 및 도 11을 참조하면, S110 단계에서, 불휘발성 메모리 장치(100)는 워드라인 셋업 동작을 수행할 수 있다. 예를 들어, 워드라인 셋업 동작은 도 4 내지 도 10을 참조하여 설명된 실시 예들에서, 제0 시점(t0)으로부터 제4 시점(t4)까지의 구간(즉, 공통 소스 라인(CSL) 또는 비트라인(BL)이 소거 전압(VERS)으로 증가하는 구간)을 가리킬 수 있다.
S120 단계에서, 불휘발성 메모리 장치(100)는, 워드라인 셋업 구간 동안, 접합부 워드라인(CWL)으로 접합부 워드라인 소거 전압(VERS_CWL)을 인가할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 도 4 내지 도 10을 참조하여 설명된 소거 동작들을 기반으로 제1 접합부 워드라인(CWL1) 및 제2 접합부 워드라인(CWL2) 중 적어도 하나로 접합부 워드라인 소거 전압(VERS_CWL)을 인가할 수 있다. 제1 접합부 워드라인(CWL1) 및 제2 접합부 워드라인(CWL2) 중 접합부 워드라인 소거 전압(VERS_CWL)이 인가되지 않은 접합부 워드라인으로 소거 금지 전압(Vinh)이 인가될 수 있다.
S130 단계에서, 불휘발성 메모리 장치(100)는 소거 구간을 수행할 수 있다. 예시적인 실시 예에서, 소거 구간은, 불휘발성 메모리 장치(100)가 제1 메모리 블록(BLK1)과 연결된 라인들의 전압들을 도 4 내지 도 10을 참조하여 설명된 제4 시점(t0)의 전압들로 각각 유지하는 구간을 가리킬 수 있다. 각 라인들의 전압 레벨에 따라, 메모리 셀들 또는 접합부 메모리 셀들이 선택적으로 소거될 수 있으며, 이는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
S140 단계에서, 불휘발성 메모리 장치(100)는 소거 구간 동안, 접합부 워드라인(CWL)의 전압을 조정할 수 있다. 예를 들어, 앞서 설명된 바와 같이 접합부 메모리 셀들(CMC1, CMC2)의 목표 문턱 전압은 노멀 메모리 셀들(MC1~MC4)의 소거 상태(E)의 문턱 전압 산포의 상한값보다 높을 수 있다. 즉, 접합부 메모리 셀들(CMC1, CMC2)은 노멀 메모리 셀들(MC1~MC4)만큼 소거될 필요가 없기 때문에, 소거 구간 동안, 접합부 워드라인(CWL)의 전압을 소정의 레벨만큼 증가시킴으로써, 접합부 메모리 셀들(CMC1, CMC2)의 과-소거를 방지할 수 있다. 이는 도 9를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 다중 적층된 메모리 블록 또는 다중 적층된 메모리 구조체를 포함할 수 있다. 이 때, 불휘발성 메모리 장치(100)는 메모리 블록에 포함된 메모리 구조체들의 접합부에 위치한 접합부 워드라인에 대한 소거 동작을 수행할 수 있으며, 이에 따라 읽기 동작에서 발생하는 접합부 워드라인의 문턱 전압 변화에 따른 에러가 방지될 수 있다.
도 12는 도 1의 메모리 셀 어레이에 포함된 메모리 블록을 예시적으로 보여주는 회로도이다. 설명의 편의를 위해, 앞서 설명된 구성 요소들에 상세한 설명은 생략된다. 도 12를 참조하여 제2 메모리 블록(BLK2)이 예시적으로 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다. 메모리 셀 어레이(110)에 포함된 다른 복수의 메모리 블록들은 제2 메모리 블록(BLK2)과 유사한 구조를 가질 수 있다.
도 12를 참조하면, 제2 메모리 블록(BLK2)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 대응하는 비트라인(BL1 또는 BL2) 및 공통 소스 라인(CSL) 사이에 직렬 연결될 수 있다.
복수의 셀 트랜지스터들은 복수의 접지 선택 트랜지스터들(GST1, GST2, GST3), 복수의 더미 메모리 셀들(DMC1, DMC2, DMC3, DMC4), 복수의 메모리 셀들(MC1, MC2, MC3, MC4), 및 복수의 스트링 선택 트랜지스터들(SST1, SST2, SST3)을 포함할 수 있다. 복수의 접지 선택 트랜지스터들(GST1, GST2, GST3)은 복수의 접지 선택 라인들(GSL1a, GSL2a, GSL3a, GSL1b, GSL2b, GSL3b)과 각각 연결될 수 있고, 복수의 더미 메모리 셀들(DMC1, DMC2, DMC3, DMC4)은 복수의 더미 워드라인들(DWL1, DWL2, DWL3, DWL4)과 각각 연결될 수 있고, 복수의 메모리 셀들(MC1, MC2, MC3, MC4)은 복수의 워드라인들(WL1, WL2, WL3, WL4)과 각각 연결될 수 있고, 복수의 접합부 메모리 셀들(CMC1, CMC2)은 복수의 접합부 워드라인들(CWL1, CWL2)과 연결될 수 있고, 복수의 스트링 선택 트랜지스터들(SST1, SST2, SST3)은 복수의 스트링 선택 라인들(SSL1a, SSL2a, SSL3a, SSL1b, SSL2b, SSL3b)과 각각 연결될 수 있다.
예시적인 실시 예에서, 제1 더미 메모리 셀(DMC1)은 접지 선택 트랜지스터들(GST1~GST3) 및 제1 메모리 셀(MC1) 사이에 위치할 수 있고, 제2 더미 메모리 셀(DMC2)은 제2 메모리 셀(MC2) 및 제1 접합부 메모리 셀(CMC1) 사이에 위치할 수 있다. 제3 더미 메모리 셀(DMC3)은 제2 접합부 메모리 셀(CMC2) 및 제3 메모리 셀(MC3) 사이에 위치할 수 있고, 제4 더미 메모리 셀(DMC4)은 스트링 선택 트랜지스터들(SST1~SST3) 사이에 위치할 수 있다. 예시적인 실시 예에서, 더미 메모리 셀들(DMC1~DMC4)은 실제 데이터를 저장하지 않는 메모리 셀들일 수 있다.
제2 메모리 블록(BLK2)은 다중 적층 구조를 가질 수 있으며, 제2 메모리 블록(BLK2)은 제1 구조체(STR1) 및 제2 구조체(STR2)를 포함할 수 있다. 제1 구조체(STR1)는 복수의 접지 선택 트랜지스터들(GST1~GST3), 제1 및 제2 더미 메모리 셀들(DMC1, DMC2), 제1 및 제2 메모리 셀들(MC1, MC2), 및 제1 접합부 메모리 셀(CMC1)을 포함할 수 있다. 제2 구조체(STR2)는 복수의 스트링 선택 트랜지스터들(SST1~SST3), 제3 및 제4 더미 메모리 셀들(DMC3, DMC4), 제3 및 제4 메모리 셀들(MC3, MC4), 및 제2 접합부 메모리 셀(CMC2)을 포함할 수 있다.
도 12의 제2 메모리 블록(BLK2)은 도 2의 제1 메모리 블록(BLK1)과 비교하여, 접지 선택 트랜지스터들의 개수 및 스트링 선택 트랜지스터들의 개수가 증가하고, 더미 메모리 셀들(DMC1~DMC4)이 추가된 것을 제외하면, 실질적인 구조는 서로 유사할 수 있으며, 이에 대한 상세한 설명은 생략된다.
도 13은 도 12의 제2 메모리 블록에 대한 소거 동작을 보여주는 타이밍도이다. 설명의 편의를 위해, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 1, 도 12, 및 도 13을 참조하면, 불휘발성 메모리 장치(100)는 제0 시점(t0)으로부터 제3 시점(t3)까지 제1 내지 제4 더미 워드라인들(DWL1~DWL4)을 제0 전압(V0)으로 유지하고, 제3 시점(t3)에서, 제1 내지 제4 더미 워드라인들(DWL1~DWL4)을 플로팅시킬 수 있다. 이 경우, 제1 내지 제4 더미 워드라인들(DWL1~DWL4)은 제1 전압(V1)으로 상승할 수 있다.
불휘발성 메모리 장치(100)는 제0 시점(t0)으로부터 제2 시점(t2)까지 제3 접지 선택 라인(GSL3)을 제0 전압(V0)으로 유지하고, 제2 시점(t2)에서, 제3 접지 선택 라인(GSL3)을 플로팅시킬 수 있다. 이 경우, 제3 접지 선택 라인(GSL3)은 제3 전압(V3)으로 증가할 수 있다.
불휘발성 메모리 장치(300)는 제3 스트링 선택 라인(SSL3)을 제2 스트링 선택 라인(SSL2)과 동일한 바이어싱 조건으로 제어할 수 있다. 제1 비트라인(BL1), 공통 소스 라인(CSL), 제1 내지 제4 워드라인들(WL1, WL4), 제1 및 제2 접지 선택 라인들(GSL1, GSL2), 제1 및 제2 스트링 선택 라인들(SSL1, SSL2), 및 제1 및 제2 접합부 워드라인들(CWL1, CWL2)의 전압 레벨들은 도 6을 참조하여 설명된 바와 동일하므로, 이에 대한 상세한 설명은 생략된다.
불휘발성 메모리 장치(100)는 도 13에 도시된 바와 같은 바이어싱 조건을 기반으로 각 라인을 제어함으로써, 제2 메모리 블록(BLK2)의 접합부 워드라인 및 노멀 워드라인에 대한 소거를 수행할 수 있다. 도 13을 참조하여 제2 메모리 블록(BLK2)의 접합부 워드라인 및 노멀 워드라인에 대한 소거 동작이 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니며, 노멀 워드라인 및 접합부 워드라인들의 전압은 소거 대상에 따라 도 4 내지 도 10을 참조하여 설명된 방법을 기반으로 제어될 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 블록에 포함된 셀 스트링의 수직 단면도를 예시적으로 보여주는 도면이다. 앞서 설명된 실시 예들에서, 2단 적층 구조를 갖는 메모리 블록(BLK1, BLK2)에 대한 소거 동작이 설명되었으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)에 포함된 메모리 블록은 k-단 적층 구조를 가질 수 있다.
도 14를 참조하면, 메모리 블록의 셀 스트링(CSa)은 N-웰 기판 상에 형성된 복수의 구조체들(STR1~STRk)을 포함할 수 있다. 기판과 인접한 제1 구조체(STR1)의 하단에 접지 선택 라인들(GSL)이 형성될 수 있고, 비트라인(BL)과 인접한 제k 구조체(STRk)의 상단에 스트링 선택 라인들(SSL)이 형성될 수 있다.
복수의 구조체들(STR1~STRk) 각각이 접합되는 부분에서, 접합부 워드라인들(CWL)이 형성될 수 있다. 예를 들어, 제1 및 제2 구조체들(STR1, STR2)의 워드라인들 중 제1 및 제2 구조체들(STR1, STR2)이 접합되는 부분에서 인접한 라인들은 접합부 워드라인들(CWLa)일 수 있다. 마찬가지로, 다른 구조체들 각각이 접합되는 영역에 인접한 워드라인들은 접합부 워드라인들(CWLb, CWLk-1)일 수 있다.
예시적인 실시 예에서, 불휘발성 메모리 장치(100)는 앞서 설명된 실시 예들에 따라, 접합부 워드라인들(CWLa~CWLk-1) 중 적어도 하나에 대한 소거 동작을 수행할 수 있다.
상술된 바와 같이, 본 발명의 실시 예들에 따른 불휘발성 메모리 장치(100)는 다중 적층 구조의 메모리 블록을 포함할 수 있다. 불휘발성 메모리 장치(100)는 다중 적층 구조의 메모리 블록에 대한 소거 동작을 수행할 수 있다. 이 때, 불휘발성 메모리 장치(100)는 적층된 구조체들의 접합 부분에 인접한 접합부 워드라인들로 워드라인 소거 전압보다 낮은 접합부 워드라인 소거 전압을 인가함으로써, 접합부 워드라인에 대한 소거를 수행할 수 있다. 따라서, 불휘발성 메모리 장치(100)의 읽기 동작시, 접합부 워드라인과 연결된 접합부 메모리 셀들의 문턱 전압 변화로 인한 읽기 에러가 방지될 수 있다.
상술된 실시 예들에서, 설명되거나 또는 표기된 전압 레벨들은 본 발명의 기술적 사상을 용이하게 설명하기 위한 예시들이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 즉, 도면 또는 상세한 설명에서 동일한 참조 기호로 표현된 전압 레벨들은 동일한 전압일 수 있으나, 본 발명의 기술적 사상으로부터 벗어나지 않는 범위에서, 서로 다른 레벨을 가질 수 있다.
도 15는 본 발명의 실시 예에 따른 스토리지 장치를 예시적으로 보여주는 블록도이다. 도 15를 참조하면, 스토리지 장치(200)는 메모리 컨트롤러(2100) 및 불휘발성 메모리 장치(220)를 포함할 수 있다.
메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)를 제어할 수 있다. 메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)로 커맨드(CMD), 어드레스(ADDR), 및 다양한 제어 신호들을 전송할 수 있고, 불휘발성 메모리 장치(220)와 데이터(DATA)를 주고 받을 수 있다. 예를 들어, 제어 신호들은 칩 활성화 신호(/CE), 커맨드 래치 활성화 신호(CLE), 어드레스 래치 활성화 신호(ALE), 쓰기 활성화 신호(/WE), 및 읽기 활성화 신호(/RE)를 포함할 수 있다. 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)는 데이터 신호들(DQ)을 통해 송수신될 수 있다.
불휘발성 메모리 장치(220)는 커맨드 래치 활성화 신호(CLE) 및 쓰기 활성화 신호(/WE)를 기반으로 데이터 신호(DQ)를 통해 제공되는 커맨드(CMD)를 식별할 수 있고, 어드레스 래치 활성화 신호(ALE) 및 쓰기 활성화 신호(/WE)를 기반으로 데이터 신호(DQ)를 통해 제공되는 어드레스(ADDR)를 식별할 수 있다. 데이터(DATA)는 데이터 스트로브 신호(DQS)에 동기하여 데이터 신호(DQ)를 통해 송수신될 수 있다.
불휘발성 메모리 장치(220)는 동작 상태에 대한 정보를 가리키는 레디/비지 신호(/RB)를 메모리 컨트롤러(210)로 전송할 수 있다. 메모리 컨트롤러(210)는 레디/비지 신호(/RB)를 기반으로 불휘발성 메모리 장치(220)의 동작 상태(레디 상태인지 또는 비지 상태인지)를 판별할 수 있다.
상술된 메모리 컨트롤러(210) 및 불휘발성 메모리 장치(220) 사이의 통신은 토글 인터페이스에 기반된 것이나, 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 컨트롤러(210) 및 불휘발성 메모리 장치(220)는 ONFI 또는 다른 메모리 인터페이스를 통해 통신할 수 있다.
예시적인 실시 예에서, 불휘발성 메모리 장치(220)는 도 1 내지 도 14를 참조하여 설명된 불휘발성 메모리 장치(100)이거나 또는 도 1 내지 도 14를 참조하여 설명된 실시 예들을 기반으로 소거 동작을 수행할 수 있다.
도 16a 내지 도 16c는 도 15의 불휘발성 메모리 장치의 소거 동작을 예시적으로 보여주는 순서도들이다. 설명의 편의를 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다.
이하에서, 설명의 편의를 위하여, 불휘발성 메모리 장치(220)는 메모리 컨트롤러(210)로부터 수신된 어드레스(ADDR)에 대응하는 메모리 블록에 대한 소거 동작을 수행하는 것으로 가정한다. 이 때, 메모리 블록은 하나의 메모리 블록이거나 또는 둘 이상의 메모리 블록들을 지칭할 수 있다. 또는 메모리 블록은 하나의 메모리 블록 내에 포함된 복수의 서브 블록들 중 적어도 하나를 포함할 수 있다.
메모리 블록에 대한 소거 동작은 접합부 워드라인에 대한 소거 동작, 접합부 워드라인 및 노멀 워드라인에 대한 소거 동작, 및 노멀 워드라인에 대한 소거 동작을 포함할 수 있다. 접합부 워드라인에 대한 소거 동작은 도 10을 참조하여 설명된 바와 같이, 선택된 메모리 블록에서 접합부 워드라인들에 대해서만 소거를 수행하는 동작을 가리킬 수 있다. 접합부 워드라인 및 노멀 워드라인에 대한 소거 동작은 도 6 내지 9를 참조하여 설명된 바와 같이, 선택된 메모리 블록의 접합부 워드라인들 중 적어도 하나 및 노멀 워드라인들에 대해서 소거를 수행하는 동작을 가리킬 수 있다. 노멀 워드라인에 대한 소거 동작은 도 4를 참조하여 설명된 바와 같이, 선택된 메모리 블록의 노멀 워드라인에 대해서만 소거를 수행하는 동작을 가리킬 수 있다. 이하에서, 설명의 편의를 위해, 접합부 워드라인에 대한 소거 동작은 접합부 소거 동작이라 칭하고, 접합부 워드라인 및 노멀 워드라인에 대한 소거 동작은 접합부/노멀 소거 동작이라 칭하고, 노멀 워드라인에 대한 소거 동작은 노멀 소거 동작이라 칭한다.
이하에서, 설명의 편의를 위해, 접합부 소거 동작, 접합부/노멀 소거 동작, 및 노멀 소거 동작시, 선택된 메모리 블록으로 인가되는 전압들은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 15 및 도 16a을 참조하면, S210 단계에서, 불휘발성 메모리 장치(220)는 소거 커맨드(CMD_ERS) 및 어드레스(ADDR)를 수신할 수 있다. 예를 들어, 메모리 컨트롤러(210)는 다양한 유지 관리 동작을 수행하는 도중에, 불휘발성 메모리 장치(220)의 특정 메모리 블록에 대한 소거를 수행할 수 있다. 즉, 소거 커맨드(CMD_ERS)는 메모리 컨트롤러(210)로부터 수신된 명시적인 소거 요청일 수 있다.
S220 단계에서, 불휘발성 메모리 장치(220)는 접합부 소거 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(220)는 수신된 어드레스(ADDR)에 대응하는 메모리 블록을 선택할 수 있다. 불휘발성 메모리 장치(220)는 선택된 메모리 블록의 접합부 워드라인들에 대한 소거 동작(즉, 접합부 소거 동작)을 수행할 수 있다.
S230 단계에서, 불휘발성 메모리 장치(220)는 접합부 워드라인들에 대한 검증 동작을 수행할 수 있다. 예를 들어, 도 5를 참조하여 설명된 바와 같이, 접합부 워드라인들(CWL)과 연결된 접합부 메모리 셀들(CMC)은 특정 문턱 전압 산포(CC)를 갖도록 설정된다. 이 때, S210 단계의 접합부 소거 동작을 통해 접합부 메모리 셀들이 특정 문턱 전압 산포를 갖는지 검증될 수 있다. 접합부 워드라인에 대한 검증 동작은 접합부 워드라인들(CWL)로 특정 문턱 전압 산포의 상한 값에 대응하는 전압(이하에서, 접합부 검증 전압이라 칭함.)을 인가하고, 나머지 워드라인들로 패스 전압을 인가함으로써, 수행될 수 있다.
S240 단계에서, 불휘발성 메모리 장치(220)는 접합부 워드라인에 대한 검증 동작이 패스인지 판별할 수 있다. 예를 들어, 불휘발성 메모리 장치(220)는 S230 단계의 접합부 워드라인에 대한 검증 동작에서 오프-셀이 검출되었는지 판별할 수 있다. 오프 셀이 검출되지 않은 경우(즉, S240 단계의 Yes), S250 단계에서, 불휘발성 메모리 장치(220)는 노멀 소거 동작을 수행할 수 있다. S260 단계에서, 불휘발성 메모리 장치는 노멀 워드라인들에 대한 검증 동작을 수행할 수 있다.
예시적인 실시 예에서, S230 단계의 검증 동작 및 S260 단계의 검증 동작에서 사용되는 검증 전압의 레벨들은 서로 다를 수 있다. 예를 들어, S230 단계의 검증 동작은 노멀 워드라인에 대한 소거 동작이 수행되기 전이므로, 노멀 워드라인들로 패스 전압(즉, 도 5의 Vread)이 인가될 수 있다. 반면에, S260 단계의 검증 동작은 노멀 워드라인들이 정상적으로 소거되었는지 검증하는 동작이므로, 노멀 워드라인들로 소거 검증 전압(예를 들어, 소거 상태(E)의 문턱 전압 산포의 상한 값과 대응되는 레벨)이 인가될 수 있다.
S270 단계에서, 불휘발성 메모리 장치(220)는 노멀 워드라인에 대한 검증 동작이 패스인지 판별할 수 있다. 노멀 워드라인에 대한 검증 동작이 패스인 경우, 소거 동작은 종료된다.
예시적인 실시 예에서, S240 단계의 검증 결과 또는 S260 단계의 검증 결과가 패스가 아닌 경우, S280 단계에서, 불휘발성 메모리 장치(220)는 선택된 메모리 블록을 런-타임 배드 블록(RTBB; run-time bad block)으로 처리할 수 있다. 예시적인 실시 예에서, 런-타임 배드 블록(RTBB)에 대한 처리는 불휘발성 메모리 장치(220)에서 수행될 수 있다. 또는 불휘발성 메모리 장치(220)는 선택된 메모리 블록에 대한 소거 동작의 페일 정보를 메모리 컨트롤러(210)로 전송하고, 메모리 컨트롤러(210)는 페일 정보를 기반으로 RTBB를 처리할 수 있다. 이 경우 RTBB는 메모리 컨트롤러(210)의 플래시 변환 계층(FTL; flash translation layer)에서 수행될 수 있다.
예시적인 실시 예에서, S240 단계의 검증 결과가 패스가 아닌 경우, 불휘발성 메모리 장치(220)는 검증 결과가 패스가 될 때까지 S220 단계 내지 S240 단계의 동작들을 반복 수행할 수 있다. 반복 동작은 미리 정해진 횟수만큼 수행될 수 있다. 미리 정해진 횟수만큼 반복 동작이 수행된 이후에, 검증 결과가 패스가 아닌 경우, S280 단계가 수행될 수 있다. 예시적인 실시 예에서, 반복 동작의 횟수가 증가함에 따라, 공통 소스 라인(CSL) 또는 비트라인(BL)으로 제공되는 소거 전압(VERS)의 크기가 증가하거나 또는 접합부 워드라인들로 제공되는 접합부 워드라인 소거 전압(VERS_CWL)의 크기가 감소할 수 있다.
예시적인 실시 예에서, S260 단계의 검증 결과가 패스가 아닌 경우, 불휘발성 메모리 장치(220)는 검증 결과가 패스가 될 때까지 S250 단계 내지 S270 단계의 동작들을 수행할 수 있다. 반복 동작은 미리 정해진 횟수만큼 수행될 수 있다. 미리 정해진 횟수만큼 반복 동작이 수행된 이후에, 검증 결과가 패스가 아닌 경우, S280 단계가 수행될 수 있다. 예시적인 실시 예에서, 반복 동작의 횟수가 증가함에 따라, 공통 소스 라인(CSL) 또는 비트라인(BL)으로 제공되는 소거 전압(VERS)의 크기가 증가하거나 또는 노멀 워드라인들로 제공되는 워드라인 소거 전압(VERS_WL)의 크기가 감소할 수 있다.
다음으로, 도 15 및 도 16b를 참조하면, 불휘발성 메모리 장치(220)는 S310 단계, S320 단계, 및 S330 단계의 동작들을 수행할 수 있다. S310 단계, S320 단계, 및 S330 단계의 동작들은 각각 도 16a의 S210 단계, S250 단계, 및 S220 단계의 동작들과 유사할 수 있으며, 이에 대한 상세한 설명은 생략된다.
S340 단계에서, 불휘발성 메모리 장치(220)는 접합부 워드라인 및 노멀 워드라인에 대한 검증 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(220)는 선택된 메모리 블록의 노멀 워드라인들로 소거 검증 전압을 인가하고, 접합부 워드라인들로 접합부 검증 전압을 인가함으로써, 검증 동작을 수행할 수 있다.
S350 단계에서, 불휘발성 메모리 장치(220)는 검증 결과가 패스인지 판별할 수 있다. 검증 결과가 패스인 경우, 소거 동작은 종료된다. 검증 결과가 패스가 아닌 경우, S360 단계에서, 불휘발성 메모리 장치(220)는 선택된 메모리 블록을 RTBB로 처리할 수 있다. S360 단계의 동작은 도 16a의 S280 단계의 동작과 유사하므로, 이에 대한 상세한 설명은 생략된다.
예시적인 실시 예에서, S350 단계의 검증 결과가 패스가 아닌 경우, 불휘발성 메모리 장치(220)는 검증 결과가 패스가 될 때까지, S320 단계 내지 S350 단계의 동작들을 반복 수행할 수 있다. 반복 동작은 미리 정해진 횟수만큼 수행될 수 있다. 반복 동작이 미리 정해진 횟수만큼 수행된 이후에, 검증 결과가 패스가 아닌 경우, S360 단계의 동작이 수행될 수 있다.
예시적인 실시 예에서, S320 단계의 노멀 소거 동작 및 S330 단계의 접합부 소거 동작의 순서는 변형될 수 있다. 예를 들어, 도 16b에 도시된 바와 같이, S320 단계의 노멀 소거 동작이 먼저 수행되고, 이후에 S330 단계의 접합부 소거 동작이 수행될 수 있다. 또는 S330 단계의 접합부 소거 동작이 먼저 수행된 이후에, S320 단계의 노멀 소거 동작이 수행될 수 있다.
S320 단계 및 S330 단계의 동작들은 하나의 소거 동작으로 수행될 수 있다. 예를 들어, 불휘발성 메모리 장치(220)는 도 6 내지 도 9를 참조하여 설명된 소거 방법을 기반으로 접합부/노멀 소거 동작을 수행할 수 있다.
다음으로, 도 16c를 참조하면, 불휘발성 메모리 장치(220)는 S410 단계 내지 S480 단계의 동작들을 수행할 수 있다. 도 16c의 S410 단계는 도 14a의 S210 단계와 대응되고, 도 16c의 S420 단계는 도 14a의 S250 단계와 대응되고, 도 16c의 S430 단계는 도 14a의 S260 단계와 대응되고, 도 16c의 S440 단계는 도 14a의 S270 단계와 대응되고, 도 16c의 S450 단계는 도 14a의 S220 단계와 대응되고, 도 16c의 S460 단계는 도 14a의 S230 단계와 대응되고, 도 16c의 S470 단계는 도 14a의 S240 단계와 대응된다.
즉, 도 16c의 실시 예에서, 노멀 소거 동작 및 노멀 워드라인이 대한 검증 동작이 먼저 수행되고, 접합부 소거 동작 및 접합부 워드라인에 대한 검증 동작이 나중에 수행된다는 점을 제외하면, 도 16a를 참조하여 설명된 바와 유사할 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(220)는 메모리 컨트롤러(210)로부터 소거 커맨드(CMD_ERS)에 응답하여, 접합부 소거 동작, 노멀 소거 동작, 또는 접합부/노멀 소거 동작을 수행할 수 있다. 이 경우, 접합부 워드라인과 연결된 접합부 메모리 셀들의 문턱 전압의 증가가 방지될 수 있기 때문에, 불휘발성 메모리 장치의 신뢰성이 향상된다.
도 17은 도 15의 불휘발성 메모리 장치의 동작을 보여주는 순서도이다. 도 15 및 도 17을 참조하면, S510 단계에서, 불휘발성 메모리 장치(220)는 소거 커맨드(CMD_ERS) 및 어드레스(ADDR)를 수신할 수 있다.
S520 단계에서, 불휘발성 메모리 장치(220)는 접합부 워드라인에 대한 셀 카운팅 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(220)는 어드레스(ADDR)에 대응하는 선택된 메모리 블록의 접합부 워드라인들로 접합부 워드라인 패스 전압(Vread_cwl, 도 5 참조)을 인가하고, 노멀 워드라인들로 패스 전압(Vread, 도 5 참조)을 인가함으로써, 접합부 워드라인과 연결된 접합부 메모리 셀들에 대한 셀-카운팅동작을 수행하여 셀 카운팅 값(CV)을 생성할 수 있다. 예시적인 실시 예에서, 셀 카운팅 값(CV)은 접합부 메모리 셀들 중 접합부 워드라인 패스 전압(Vread_cwl)보다 높은 문턱 전압을 갖는 메모리 셀들의 개수를 가리킬 수 있다.
S530 단계에서, 불휘발성 메모리 장치(220)는 셀 카운팅 값(CV)이 기준 값(REF)보다 큰지 판별할 수 있다. 셀 카운팅 값(CV)이 기준 값(REF)보다 크다는 것은 접합부 메모리 셀들로 인한 읽기 에러가 발생할 가능성이 높음을 의미한다. 이 경우, S540 단계에서, 불휘발성 메모리 장치(220)는 가변 모드를 기반으로 소거 동작을 수행할 수 있다. 예시적인 실시 예에서, 가변 모드에 기반된 소거 동작은 도 16a 내지 도 16c를 참조하여 설명된 바와 같이, 노멀 워드라인들 및 접합부 워드라인들에 대한 소거 동작을 가리킬 수 있다. 즉, 셀 카운팅 값(CV)이 기준 값(REF)보다 큰 경우, 불휘발성 메모리 장치(220)는 접합부 워드라인에 대한 소거 동작을 수행할 수 있다.
셀 카운팅 값(CV)이 기준 값(REF)보다 크지 않은 경우, S550 단계에서, 불휘발성 메모리 장치(220)는 노멀 모드를 기반으로 소거 동작을 수행할 수 있다. 예를 들어, 노멀 모드에 기반된 소거 동작은 노멀 소거 동작(즉, 도 4에 기반된 소거 동작)을 가리킬 수 있다.
상술된 바와 같이, 불휘발성 메모리 장치(220)는 소거 동작을 수행하기 전에, 선택된 메모리 블록의 접합부 워드라인에 대한 셀 카운팅 동작을 수행하고, 셀 카운팅 동작의 결과를 기반으로, 접합부 워드라인에 대한 소거 동작을 선택적으로 수행할 수 있다.
도 18은 도 17의 S540 단계의 동작을 설명하기 위한 도면이다. 예시적인 실시 예에서, S540 단계의 가변 모드에 기반된 소거 동작은 도 16a 내지 도 16c를 참조하여 설명된 소거 방법을 기반으로 수행될 수 있다. 또는 가변 모드에 기반된 소거 동작은 다양한 방식으로 수행될 수 있다. 예를 들어, 도 18에 도시된 바와 같이, 소거 동작은 복수의 소거 루프들을 통해 수행될 수 있다. 하나의 소거 루프는 메모리 셀들 또는 접합부 메모리 셀들을 소거하는 단계 및 소거된 메모리 셀들 또는 소거된 접합부 메모리 셀들을 검증하는 단계를 포함할 수 있다.
이하에서 설명의 편의를 위해, 접합부 소거 루프는 접합부 워드라인에 대한 소거 및 검증을 수행하는 소거 루프를 가리키고, 접합부/노멀 소거 루프는 접합부 워드라인 및 노멀 워드라인에 대한 소거 및 검증을 수행하는 소거 루프를 가리키고, 노멀 소거 루프는 노멀 워드라인에 대한 소거 및 검증을 수행하는 소거 루프를 가리키는 것으로 가정한다.
제1 케이스(CASE 1)와 같이, 초기 소거 루프들(예를 들어, 제1 및 제2 소거 루프들)에서, 접합부 소거 루프가 수행되고, 나머지 소거 루프들(예를 들어, 제3 내지 제n 소거 루프들) 동안 접합부/노멀 소거 루프가 수행될 수 있다. 이 때, 초기 소거 루프들의 개수는 미리 정해진 개수일 수 있다.
또는, 제2 케이스(CASE 2)와 같이, 초기 소거 루프들(예를 들어, 제1 및 제2 소거 루프들)에서, 노멀 소거 루프가 수행되고, 나머지 소거 루프들(예를 들어, 제3 내지 제n 소거 루프들) 동안 접합부/노멀 소거 루프가 수행될 수 있다. 이 때, 초기 소거 루프들의 개수는 미리 정해진 개수일 수 있다.
또는, 제3 케이스(CASE 3)와 같이, 초기 소거 루프(예를 들어, 제1 소거 루프)에서, 접합부 소거 루프가 수행되고, 중간 소거 루프들(예를 들어, 제2 내지 제n-1 소거 루프들)에서 접합부/노멀 소거 루프가 수행되고, 나머지 소거 루프들(예를 들어, 제n 소거 루프)에서 노멀 소거 루프가 수행될 수 있다.
또는, 제4 케이스(CASE 4)와 같이, 초기 소거 루프(예를 들어, 제1 소거 루프)에서, 노멀 소거 루프가 수행되고, 중간 소거 루프들(예를 들어, 제2 내지 제n-1 소거 루프들)에서 접합부/노멀 소거 루프가 수행되고, 나머지 소거 루프들(예를 들어, 제n 소거 루프)에서 접합부 소거 루프가 수행될 수 있다.
또는, 제5 케이스(CASE5)와 같이 초기 소거 루프 동안 접합부 소거 루프가 패스될 때까지 수행되고, 이후에 나머지 소거 루프 동안 노멀 소거 루프가 수행될 수 있다.
또는, 제6 케이스(CASE6)와 같이 초기 소거 루프 동안 노멀 소거 루프가 패스될 때까지 수행되고, 이후에 나머지 소거 루프 동안 접합부 소거 루프가 수행될 수 있다.
즉, 가변 모드에 기반된 소거 동작에서, 1회의 소거 동작에 포함된 복수의 소거 루프들은 다양한 방식으로 조합될 수 있다. 예시적인 실시 예에서, 상술된 케이스들 중 특정 소거 루프에서, 접합부 워드라인에 대한 검증 및 노멀 워드라인에 대한 검증이 모두 패스된 경우, 나머지 소거 루프들은 수행되지 않을 수 있다. 예시적인 실시 예에서, 접합부/노멀 소거 루프 동안, 접합부 워드라인 및 노멀 워드라인에 대한 검증은 동시에 수행되거나 또는 개별적으로 수행될 수 있다.
접합부 워드라인 및 노멀 워드라인에 대한 검증이 개별적으로 수행되는 경우, 검증 패스된 워드라인에 대한 소거는 이후의 소거 루프들에서 생략될 수 있다. 예를 들어, 제3 케이스(CASE 3)에서, 제2 소거 루프동안, 접합부 워드라인의 검증 결과가 패스인 경우, 다음 제3 소거 루프에서는, 접합부/노멀 소거 루프 대신에 노멀 소거 루프가 수행될 수 있다.
상술된 케이스들은 일부 예시들에 불과하며, 본 발명의 기술적 사상으로부터 벗어남 없이 다양하게 변형될 수 있다.
도 19는 도 15의 불휘발성 메모리 장치의 소거 동작을 예시적으로 보여주는 순서도이다. 도 15 및 도 19를 참조하면, S610 단계에서, 불휘발성 메모리 장치(220)는 소거 커맨드(CMD_ERS) 및 어드레스(ADDR)를 수신할 수 있다.
S620 단계에서, 불휘발성 메모리 장치(220)는 어드레스(ADDR)에 대응하는 선택된 메모리 블록의 프로그램/소거 사이클 횟수가 기준 값에 도달했는지 판별할 수 있다. 예시적인 실시 예에서, 기준 값은 특정 구간 단위의 수치를 가리킬 수 있다. 예를 들어, 기준 값은 a, b, c, 및 d일 수 있고(단, a<b<c<d), 불휘발성 메모리 장치(220)는 프로그램/소거 사이클 횟수가 a, b, c, 또는 d에 도달했는지 판별할 수 있다.
프로그램/소거 사이클 횟수가 기준 값에 도달한 경우, 불휘발성 메모리 장치(220)는 S630 단계의 동작을 수행할 수 있고, 프로그램/소거 사이클 횟수가 기준 값에 도달하지 않은 경우, 불휘발성 메모리 장치(220)는 S640 단계의 동작을 수행할 수 있다. S630 단계의 동작은 도 17의 S540 단계의 동작과 유사하고, S640 단계의 동작은 도 17의 S550 단계의 동작과 유사하므로, 이에 대한 상세한 설명은 생략된다.
상술된 바와 같이, 불휘발성 메모리 장치(220)는 미리 정해진 프로그램/소거 사이클 횟수마다 선택된 메모리 블록에 대한 접합부 소거 동작을 수행할 수 있다. 즉, 접합부 소거 동작이 매 소거 동작마다 수행되지 않기 때문에, 접합부 소거 동작으로 인한 오버헤드가 감소될 수 있으며, 접합부 메모리 셀들의 문턱 전압 증가로 인한 읽기 에러가 방지될 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(220)는 다양한 방식을 기반으로 메모리 블록의 접합부 워드라인에 대한 소거 동작을 수행할 수 있다.
도 20은 도 15의 스토리지 장치의 동작을 예시적으로 보여주는 순서도이다. 예시적인 실시 예에서, 도 16 내지 도 19를 참조하여 설명된 실시 예들에서, 접합부 소거 동작이 필요한지 판별하는 구성은 불휘발성 메모리 장치(220)가 수행하는 것(즉, 접합부 소거 동작의 개시와 관련된 구성들이 불휘발성 메모리 장치(220)에 온-칩 형태로 구현됨.)으로 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 불휘발성 메모리 장치(220)는 메모리 컨트롤러(210)의 명시적인 요청에 의해 접합부 소거 동작을 수행할 수 있다.
예를 들어, 도 15 및 도 20을 참조하면, S710 단계에서, 메모리 컨트롤러(210)는 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 불휘발성 메모리 장치(220)로 전송할 수 있다. 제1 커맨드(CMD1)는 제1 어드레스(ADDR1)에 대응하는 선택된 메모리 블록의 접합부 워드라인에 대한 읽기 커맨드일 수 있다.
S720 단계에서, 불휘발성 메모리 장치(220)는 제1 커맨드(CMD1)에 응답하여, 제1 어드레스(ADDR1)에 대응하는 메모리 블록의 접합부 워드라인에 대한 읽기 동작을 수행할 수 있다. S730 단계에서, 불휘발성 메모리 장치(220)는 읽은 데이터를 메모리 컨트롤러(210)로 전송할 수 있다. 예시적인 실시 예에서, S720 단계의 접합부 워드라인에 대한 읽기 동작은 도 17의 S520 단계의 접합부 워드라인에 대한 셀 카운팅 동작과 유사할 수 있다. 즉, S720 단계를 통해 독출된 데이터는 셀 카운팅 값(CV)을 포함할 수 있다.
S740 단계에서, 메모리 컨트롤러(210)는 셀 카운팅 값(CV) 및 기준 값(REF)을 비교할 수 있다. 셀 카운팅 값(CV)이 기준 값(REF)보다 큰 경우, S750 단계에서, 메모리 컨트롤러(210)는 제1 소거 커맨드(CMD_ERS1) 및 제1 어드레스(ADDR1)를 불휘발성 메모리 장치(220)로 전송할 수 있다. S760 단계에서, 불휘발성 메모리 장치(220)는 제1 소거 커맨드(CMD_ERS1)에 응답하여 제1 어드레스(ADDR1)에 대응하는 선택된 메모리 블록에 대한 소거 동작을 수행할 수 있다. 이 때, 불휘발성 메모리 장치(220)는 가변 모드를 기반으로 소거 동작을 수행할 수 있다. 예시적인 실시 예에서, S760 단계의 동작은 도 17의 S540 단계의 동작과 유사할 수 있으며, 이에 대한 상세한 설명은 생략된다.
셀 카운팅 값(CV)이 기준 값(REF)보다 크지 않은 경우, S770 단계에서, 메모리 컨트롤러(210)는 제2 소거 커맨드(CMD_ERS2) 및 제1 어드레스(ADDR1)를 불휘발성 메모리 장치(220)로 전송할 수 있다. S780 단계에서, 불휘발성 메모리 장치(220)는 제2 소거 커맨드(CMD_ERS2)에 응답하여 제1 어드레스(ADDR1)에 대응하는 선택된 메모리 블록에 대한 소거 동작을 수행할 수 있다. 이 때, 불휘발성 메모리 장치(220)는 노멀 모드를 기반으로 소거 동작을 수행할 수 있다. 예시적인 실시 예에서, S780 단계의 동작은 도 17의 S550 단계의 동작과 유사할 수 있으며, 이에 대한 상세한 설명은 생략된다.
상술된 바와 같이, 메모리 컨트롤러(210)는 특정 메모리 블록의 접합부 워드라인에 대한 셀 카운팅 값을 기반으로 특정 메모리 블록에 대한 소거 동작 방식을 결정할 수 있다. 메모리 컨트롤러(210)는 결정된 소거 동작 방식에 대응하는 소거 커맨드를 불휘발성 메모리 장치(220)로 전송할 수 있다.
예시적인 실시 예에서, 메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)에 포함된 메모리 블록들의 프로그램/소거 횟수를 관리할 수 있다. 특정 메모리 블록의 프로그램/소거 횟수가 기준 값에 도달한 경우, 메모리 컨트롤러(210)는 도 20의 순서도에 따른 동작을 수행하여, 특정 메모리 블록에 대한 소거 동작을 수행할 수 있다.
도 21은 도 15의 불휘발성 메모리 장치의 동작을 예시적으로 보여주는 순서도이다. 도 22는 도 21의 순서도에 따른 동작을 설명하기 위한 도면이다. 도 15, 도 21, 및 도 22를 참조하면, S810 단계에서, 불휘발성 메모리 장치(220)는 프로그램 커맨드(CMD_PGM), 어드레스(ADDR), 및 데이터(DATA)를 수신할 수 있다. S820 단계에서, 불휘발성 메모리 장치(220)는 어드레스(ADDR)에 대응하는 선택된 워드라인(예를 들어, 선택된 노멀 워드라인)에 대한 프로그램 동작을 수행하여 데이터(DATA)를 저장할 수 있다.
S830 단계에서, 불휘발성 메모리 장치(220)는 선택된 워드라인이 미리 정해진 워드라인인지 판별할 수 있다.
선택된 워드라인이 미리 정해진 워드라인인 경우, S840 단계에서, 불휘발성 메모리 장치(220)는 접합부 소거 동작, 즉, 접합부 워드라인에 대한 소거 동작을 수행할 수 있다. 접합부 소거 동작은 도 10을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
상술된 바와 같이, 불휘발성 메모리 장치(220)는 특정 워드라인에 대한 프로그램 동작을 완료한 이후에, 접합부 소거 동작을 수행할 수 있다. 예를 들어, 도 22에 도시된 바와 같이, 특정 메모리 블록이 제1 내지 제8 워드라인들(WL1~WL8) 및 제1 및 제2 접합부 워드라인들(CWL1, CWL2)을 포함하는 것으로 가정한다. 이 때, 프로그램 순서는 제8 워드라인 프로그램(WL8 PGM), 제7 워드라인 프로그램(WL7 PGM), 제6 워드라인 프로그램(WL6 PGM), 제5 워드라인 프로그램(WL5 PGM), 제4 워드라인 프로그램(WL4 PGM), 제3 워드라인 프로그램(WL3 PGM), 제2 워드라인 프로그램(WL2 PGM), 및 제1 워드라인 프로그램(WL1 PGM)의 순서일 수 있다.
제1 케이스(CASE 1)에서, 미리 정해진 워드라인은 제1 워드라인(WL1)일 수 있다. 이 경우, 불휘발성 메모리 장치(220)는 제1 워드라인 프로그램(WL1 PGM)을 완료한 이후에, 제1 및 제2 접합부 워드라인에 대한 소거(CWL1/CWL2 ERS)를 수행할 수 있다. 제1 워드라인(WL1)은 메모리 블록에서 마지막으로 프로그램되는 워드라인을 가리킬 수 있다.
또는, 제2 케이스(CASE 2)에서, 미리 정해진 워드라인은 제5 워드라인(WL5)일 수 있다. 이 경우, 불휘발성 메모리 장치(220)는 제5 워드라인 프로그램(WL5 PGM)을 완료한 이후에, 제1 및 제2 접합부 워드라인에 대한 소거(CWL1/CWL2 ERS)를 수행할 수 있다. 제5 워드라인(WL5)은 접합부 워드라인과 인접한 워드라인을 가리킬 수 있다.
상술된 케이스들은 단순 예시들이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 미리 정해진 워드라인은 다양한 방식으로 바뀔 수 있으며, 하나의 메모리 블록에 대하여 미리 정해진 워드라인은 하나 또는 그 이상일 수 있다.
비록 도면에 도시되지는 않았으나, 선택된 메모리 블록에서 첫번째 프로그램(즉, 제8 워드라인 프로그램(WL8 PGM))이 수행되는 경우, 불휘발성 메모리 장치(220)는 선택된 메모리 블록에 대한 소거 동작을 먼저 수행한 이후에, 제8 워드라인 프로그램(WL8 PGM)을 수행할 수 있다. 이 때, 불휘발성 메모리 장치(220)는 앞서 설명된 바와 같이, 가변 모드에 기반된 소거 동작을 수행할 수 있다.
도 23은 본 발명의 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다. 도 23을 참조하면, 메모리 장치(1400)는 C2C(chip-to-chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼에서 분리된 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 결합하는 것을 의미할 수 있다. 여기서, 상기 본딩 공정은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈은 Cu-투-Cu 본딩을 사용하는 구리(Cu)를 포함할 수 있다. 그러나, 예시적인 실시 예는 이에 제한되지 않는다. 예를 들어, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
메모리 장치(1400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(1210), 층간 절연층(1215), 제1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제1 메탈층(1230a, 1230b, 1230c), 제1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(1230a, 1230b, 1230c)은 상대적으로 전기적인 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(1240a, 1240b, 1240c)은 상대적으로 전기적인 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(1230a, 1230b, 1230c)과 제2 메탈층(1240a, 1240b, 1240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 예시적인 실시 예에서 제2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나 이상의 추가적인 메탈층이 더 형성될 수도 있다. 제2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 추가적인 메탈층 중 적어도 일부는, 제2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리보다 더 낮은 전기적인 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제1 메탈층(1230a, 1230b, 1230c), 및 제2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 결합될 수 있다. 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
또한, 셀 영역(CELL) 내의 상부 본딩 메탈(1371b, 1372b)은 제1 메탈 패드로 참조될 수 있고, 그리고 주변 회로 영역(PERI) 내의 하부 본딩 메탈(1271b, 1272b)은 제2 메탈 패드로 참조될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(1310), 층간 절연막(1315), 그리고 공통 소스 라인(1320)을 포함할 수 있다. 제2 기판(1310) 상에는, 제2 기판(1310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(1331~1338; 1330)이 적층될 수 있다. 워드라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
워드 라인들(1330)의 X-방향에 따른 폭들은 다를 수 있다. 주변 회로 영역(PERI)의 제1 기판(1210)으로부터 복수의 워드 라인들(1330)의 대응하는 하나까지의 거리가 증가할수록, 복수의 워드 라인들(1330)의 대응하는 하나의 폭은 감소한다. 마찬가지로, 셀 영역 (CELL)의 제2 기판(1310)으로부터 복수의 워드 라인들(1330)의 대응하는 하나까지의 거리가 증가할수록, 복수의 워드 라인들(1330)의 대응하는 하나의 폭은 증가한다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(1310)의 상면에 수직하는 방향(Z-방향)으로 연장되어 워드라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(1350c) 및 제2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(1350c)은 비트라인 컨택일 수 있고, 제2 메탈층(1360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(1360c)은 제2 기판(1310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
층간 절연층(1315)은 공통 소스 라인(1320), 복수의 워드 라인들 (1330), 복수의 셀 컨택 플러그들(1340), 제1 메탈층(1350a, 1350b, 1350c), 및 제2 메탈층(1360a, 1360b, 1360c)을 커버하도록 제2 기판(310) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
도 23에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(1360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(1360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 비트라인(1360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결되며, 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(1330)은 제1 방향에 수직하고 제2 기판(1310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(1341~1347; 1340)과 연결될 수 있다. 워드라인들(1330)과 셀 컨택 플러그들(1340)은, 제2 방향을 따라 워드라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(1340)의 상부에는 제1 메탈층(1350b)과 제2 메탈층(1360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(1340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(1340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 형성하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(1394)의 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 형성하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(1393)를 형성하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 형성하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(1380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(1380) 상부에는 제1 메탈층(1350a)과 제2 메탈층(1360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(1380), 제1 메탈층(1350a), 및 제2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 도 23을 참조하면, 제1 기판(1210)의 하부에는 제1 기판(1210)의 하면을 덮는 하부 절연막(1201) 이 형성될 수 있으며, 하부 절연막(1201) 상에 제1 입출력 패드(1205)가 형성될 수 있다. 제1 입출력 패드(1205)는 제1 입출력 컨택 플러그(1203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결되며, 하부 절연막(1201)에 의해 제1 기판(1210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(1203)와 제1 기판(1210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(1203)와 제1 기판(1210)을 전기적으로 분리할 수 있다.
도 23을 참조하면, 제2 기판(1310)의 상부에는 제2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있으며, 상부 절연막(1301) 상에 제2 입출력 패드(1305)가 배치될 수 있다. 제2 입출력 패드(1305)는 제2 입출력 컨택 플러그(1303) 및 주변 회로 영역(PERI)의 하부 본딩 메탈(1271a, 1272a)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다. 예시적인 실시 예에서, 제2 입출력 패드(1305)는 회로 소자(1220a)에 전기적으로 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(1303)가 배치되는 영역에는 제2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(1305)는 제3 방향(Z축 방향)에서 워드라인들(1330)과 오버랩되지 않을 수 있다. 도 23을 참조하면, 제2 입출력 컨택 플러그(1303)는 제2 기판(1310)의 상면에 평행한 방향에서 제2 기판(1310)과 분리되며, 셀 영역(CELL)의 층간 절연층(1315)을 관통하여 제2 입출력 패드(1305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(1205)와 제2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(1400)는 제1 기판(1210)의 상부에 배치되는 제1 입출력 패드(1205)만을 포함하거나, 또는 제2 기판(1310)의 상부에 배치되는 제2 입출력 패드(1305)만을 포함할 수 있다. 또는, 메모리 장치(1400)가 제1 입출력 패드(1205)와 제2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층에 제공되는 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(1400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여, 주변 회로 영역(PERI)의 최상부 메탈층에서, 서로 연결된 셀 영역(CELL)의 상부 메탈 패턴(1372a)과 동일한 단면 형상의 하부 메탈 패턴(1273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1273a)과 동일한 형태의 상부 메탈 패턴(1372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에는 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 Cu-투-Cu 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1252)과 동일한 단면 형상의 상부 메탈 패턴(1392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1392) 상에는 콘택을 형성하지 않을 수 있다.
예시적인 실시 예에서, 셀 영역(CELL) 및 주변 회로 영역(PERI) 중 하나에서의 최상부 메탈층에 형성된 메탈 패턴에 대응하는, 상기 메탈 패턴과 동일한 단면 형상의 리인포스 메탈 패턴은 셀 영역(CELL) 및 주변 회로 영역(PERI) 중 다른 하나에서의 최상부 메탈층에 형성될 수 있다. 상기 리인포스 메탈 패턴에서 컨택 패턴이 형성되지 않을 수 있다.
예시적인 실시 예에서, 도 23의 메모리 장치(1400)는 도 1 내지 도 22를 참조하여 설명된 불휘발성 메모리 장치(100, 220)일 수 있다. 즉, 메모리 장치(1400)는 도 1 내지 도 22를 참조하여 설명된 동작 방법을 기반으로 소거 동작을 수행할 수 있다.
도 24는 본 발명에 따른 불휘발성 메모리 장치가 적용된 SSD 시스템을 예시적으로 보여주는 블록도이다. 도 24를 참조하면, SSD 시스템(2000)은 호스트(2100) 및 스토리지 장치(2200)를 포함한다. 스토리지 장치(2200)는 신호 커넥터(2201)를 통해 호스트(2100)와 신호(SIG)를 주고받고, 전원 커넥터(2202)를 통해 전원(PWR)을 입력 받을 수 있다. 스토리지 장치(2200)는 SSD(Solid State Drive) 컨트롤러(2210), 복수의 불휘발성 메모리들(2221~222n), 보조 전원 장치(2230), 및 버퍼 메모리(2240)를 포함할 수 있다.
SSD 컨트롤러(2210)는 호스트(2100)로부터 수신된 신호(SIG)에 응답하여 복수의 불휘발성 메모리들(2221~222n)을 제어할 수 있다. 복수의 불휘발성 메모리들(2221~222n)은 SSD 컨트롤러(2210)의 제어에 따라 동작할 수 있다. 보조 전원 장치(2230)는 전원 커넥터(2002)를 통해 호스트(2100)와 연결된다. 보조 전원 장치(2230)는 호스트(2100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(2230)는 호스트(2100)로부터의 전원 공급이 원활하지 않을 경우, SSD(2200)의 전원을 제공할 수 있다. 버퍼 메모리(2240)는 스토리지 장치(2200)의 버퍼 메모리로서 사용될 수 있다.
예시적인 실시 예에서, 복수의 불휘발성 메모리들(2221~222n) 각각은 도 1 내지 도 23을 참조하여 설명된 소거 동작을 수행하도록 구성될 수 있다. 또는 SSD 컨트롤러(2210)는 도 1 내지 도 23을 참조하여 설명된 소거 동작을 수행하도록 복수의 불휘발성 메모리들(2221~222n)을 제어할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (20)

  1. 기판 상에 형성된 제1 구조체, 및 상기 제1 구조체 상에 형성된 제2 구조체를 포함하는 메모리 블록을 포함하는 불휘발성 메모리 장치의 소거 방법에 있어서,
    워드라인 셋업 구간 동안, 상기 제1 구조체의 제1 노멀 워드라인들 및 상기 제2 구조체의 제2 노멀 워드라인들로 워드라인 소거 전압을 인가하는 단계; 및
    상기 워드라인 셋업 구간 동안, 상기 제1 구조체의 제1 접합부 워드라인 또는 상기 제2 구조체의 제2 접합부 워드라인으로 상기 워드라인 소거 전압보다 낮은 접합부 워드라인 소거 전압을 인가하는 단계를 포함하고,
    상기 제1 접합부 워드라인은 상기 제1 구조체의 워드라인들 중 상기 제2 구조체와 인접한 워드라인을 가리키고, 상기 제2 접합부 워드라인은 상기 제2 구조체의 워드라인들 중 상기 제1 구조체와 인접한 워드라인을 가리키는 소거 방법.
  2. 제 1 항에 있어서,
    상기 제1 구조체는 상기 제1 노멀 워드라인들 및 상기 제1 접합부 워드라인을 관통하는 제1 채널을 포함하고,
    상기 제2 구조체는 상기 제2 노멀 워드라인들 및 상기 제2 접합부 워드라인을 관통하는 제2 채널을 포함하는 소거 방법.
  3. 제 2 항에 있어서,
    상기 제1 접합부 워드라인을 관통하는 상기 제1 채널의 직경은 상기 제2 접합부 워드라인을 관통하는 상기 제2 채널의 직경보다 넓은 소거 방법.
  4. 제 1 항에 있어서,
    상기 제1 접합부 워드라인 및 상기 제2 접합부 워드라인 사이의 거리는 상기 제1 노멀 워드라인들 중 인접한 워드라인들 사이의 거리 또는 상기 제2 노멀 워드라인들 중 인접한 워드라인들 사이의 거리보다 긴 소거 방법.
  5. 제 1 항에 있어서,
    상기 워드라인 셋업 구간 동안, 상기 제1 노멀 워드라인들 및 상기 제1 접합부 워드라인 사이에 위치한 제1 더미 워드라인으로 제1 전압을 인가하는 단계; 및
    상기 워드라인 셋업 구간 동안, 상기 제2 노멀 워드라인들 및 상기 제2 접합부 워드라인들 사이에 위치한 제2 더미 워드라인으로 상기 제1 전압을 인가하는 단계를 더 포함하는 소거 방법.
  6. 제 1 항에 있어서,
    상기 워드라인 셋업 구간 동안, 상기 제1 구조체와 연결된 공통 소스 라인으로 소거 전압을 인가하는 단계; 및
    상기 워드라인 셋업 구간 동안, 상기 제1 노멀 워드라인들 및 상기 기판 사이에 위치한 적어도 하나의 접지 선택 라인으로 상기 소거 전압보다 낮은 제1 전압을 인가하는 단계를 더 포함하는 소거 방법.
  7. 제 6 항에 있어서,
    상기 워드라인 셋업 구간 동안, 상기 제1 노멀 워드라인들 및 상기 적어도 하나의 접지 선택 라인 사이에 위치한 제3 더미 워드라인으로 상기 제1 전압을 인가하는 단계를 더 포함하는 소거 방법.
  8. 제 1 항에 있어서,
    상기 워드라인 셋업 구간 동안, 상기 제2 구조체와 연결된 비트라인으로 소거 전압을 인가하는 단계; 및
    상기 워드라인 셋업 구간 동안, 상기 제2 노멀 워드라인 및 상기 비트라인 사이에 위치한 적어도 하나의 스트링 선택 라인으로 상기 소거 전압보다 낮은 제1 전압을 인가하는 단계를 더 포함하는 소거 방법.
  9. 제 8 항에 있어서,
    상기 워드라인 셋업 구간 동안, 상기 적어도 하나의 스트링 선택 라인 및 상기 제2 노멀 워드라인들 사이에 위치한 제4 더미 워드라인으로 상기 제1 전압을 인가하는 단계를 더 포함하는 소거 방법.
  10. 제 1 항에 있어서,
    상기 제1 접합부 워드라인 및 상기 제2 접합부 워드라인들 중 어느 하나로 상기 접합부 워드라인 소거 전압이 인가된 경우, 상기 제1 접합부 워드라인 및 상기 제2 접합부 워드라인들 중 나머지 하나로 소거 금지 전압이 인가되는 단계를 더 포함하는 소거 방법.
  11. 제 1 항에 있어서,
    상기 워드라인 셋업 구간 이후의 소거 구간 동안, 상기 제1 노멀 워드라인들 및 상기 제2 노멀 워드라인들의 레벨을 상기 워드라인 소거 전압으로 유지하는 단계; 및
    상기 소거 구간 동안, 상기 제1 접합부 워드라인 및 상기 제2 접합부 워드라인 중 상기 적어도 하나의 전압을 상기 접합부 워드라인 소거 전압에서 제2 전압으로 변경하는 단계를 더 포함하는 소거 방법.
  12. 제 11 항에 있어서,
    상기 소거 구간 이후에, 상기 제1 노멀 워드라인들 및 상기 제2 노멀 워드라인들로 소거 검증 전압을 인가하고, 상기 제1 접합부 워드라인 및 상기 제2 접합부 워드라인으로 접합부 검증 전압을 인가하여 상기 메모리 블록에 대한 소거 검증을 수행하는 단계를 더 포함하고,
    상기 접합부 검증 전압은 상기 소거 검증 전압보다 높은 소거 방법.
  13. 기판 상에 형성된 제1 구조체, 및 상기 제1 구조체 상에 형성된 제2 구조체를 포함하는 메모리 블록을 포함하는 불휘발성 메모리 장치의 소거 방법에 있어서,
    워드라인 셋업 구간 동안, 상기 제1 구조체와 연결된 공통 소스 라인으로 소거 전압을 인가하는 단계;
    상기 워드라인 셋업 구간 동안, 상기 제1 구조체의 제1 접합부 워드라인 및 상기 제2 구조체의 제2 접합부 워드라인 중 적어도 하나로 접합부 워드라인 소거 전압을 인가하는 단계; 및
    상기 워드라인 셋업 구간 이후의 소거 구간 동안, 상기 제1 접합부 워드라인 및 상기 제2 접합부 워드라인들 중 상기 적어도 하나를 상기 접합부 워드라인 소거 전압으로부터 제1 전압으로 상승시키는 단계를 포함하고,
    상기 제1 접합부 워드라인은 상기 제1 구조체의 워드라인들 중 상기 제2 구조체와 인접한 워드라인을 가리키고, 상기 제2 접합부 워드라인은 상기 제2 구조체의 워드라인들 중 상기 제1 구조체와 인접한 워드라인을 가리키는 소거 방법.
  14. 제 13 항에 있어서,
    상기 워드라인 셋업 구간 동안, 상기 제1 구조체의 복수의 제1 노멀 워드라인들 및 상기 제2 구조체의 복수의 제2 노멀 워드라인들로 워드라인 소거 전압을 인가하는 단계를 더 포함하고,
    상기 접합부 워드라인 소거 전압은 상기 워드라인 소거 전압보다 낮고, 상기 제1 전압은 상기 워드라인 소거 전압보다 높은 소거 방법.
  15. 제 13 항에 있어서,
    상기 워드라인 셋업 구간 동안, 상기 제1 구조체의 복수의 제1 노멀 워드라인들 및 상기 제2 구조체의 복수의 제2 노멀 워드라인들로 상기 제1 전압을 인가하는 단계를 더 포함하는 동작 방법.
  16. 제 13 항에 있어서,
    상기 워드라인 셋업 구간 동안, 상기 제2 구조체와 연결된 비트라인으로 상기 소거 전압을 인가하는 단계를 더 포함하는 동작 방법.
  17. 불휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 있어서,
    상기 메모리 컨트롤러에 의해, 제1 커맨드 및 제1 어드레스를 상기 불휘발성 메모리 장치로 전송하는 단계;
    상기 불휘발성 메모리 장치에 의해, 상기 제1 커맨드에 응답하여 상기 제1 어드레스에 대응하는 메모리 블록에 대한 제1 읽기 동작을 수행하여 제1 카운팅 값을 출력하는 단계;
    상기 메모리 컨트롤러에 의해, 상기 제1 카운팅 값이 기준 값보다 큰 경우, 상기 불휘발성 메모리 장치로, 제1 소거 커맨드 및 상기 제1 어드레스를 전송하는 단계; 및
    상기 불휘발성 메모리 장치에 의해, 상기 제1 소거 커맨드에 응답하여, 상기 제1 어드레스에 대응하는 상기 메모리 블록에 대한 제1 소거 동작을 수행하는 단계를 포함하고,
    상기 메모리 블록은 기판 상에 형성된 제1 구조체, 및 상기 제1 구조체 상에 형성된 제2 구조체를 포함하고,
    상기 제1 소거 동작은:
    워드라인 셋업 구간 동안, 상기 제1 구조체의 제1 노멀 워드라인들 및 상기 제2 구조체의 제2 노멀 워드라인들로 워드라인 소거 전압을 인가하는 단계; 및
    상기 워드라인 셋업 구간 동안, 상기 제1 구조체의 제1 접합부 워드라인 또는 상기 제2 구조체의 제2 접합부 워드라인으로 상기 워드라인 소거 전압보다 낮은 접합부 워드라인 소거 전압을 인가하는 단계를 포함하고,
    상기 제1 접합부 워드라인은 상기 제1 구조체의 워드라인들 중 상기 제2 구조체와 인접한 워드라인을 가리키고, 상기 제2 접합부 워드라인은 상기 제2 구조체의 워드라인들 중 상기 제1 구조체와 인접한 워드라인을 가리키는 동작 방법.
  18. 제 18 항에 있어서,
    상기 메모리 블록에 대한 상기 제1 읽기 동작은 상기 제1 접합부 워드라인 및 상기 제2 접합부 워드라인에 대한 읽기 동작인 동작 방법.
  19. 제 18 항에 있어서,
    상기 메모리 컨트롤러에 의해, 상기 제1 카운팅 값이 상기 기준 값보다 크지 않은 경우, 제2 소거 커맨드 및 상기 제1 어드레스를 상기 불휘발성 메모리 장치로 전송하는 단계; 및
    상기 불휘발성 메모리 장치에 의해, 상기 제2 소거 커맨드에 응답하여, 상기 메모리 블록에 대한 제2 소거 동작을 수행하는 단계를 더 포함하고,
    상기 제2 소거 동작은:
    워드라인 셋업 구간 동안, 상기 제1 구조체의 상기 제1 노멀 워드라인들 및 상기 제2 구조체의 상기 제2 노멀 워드라인들로 상기 워드라인 소거 전압을 인가하는 단계; 및
    상기 워드라인 셋업 구간 동안, 상기 제1 구조체의 제1 접합부 워드라인 및 상기 제2 구조체의 제2 접합부 워드라인으로 소거 금지 전압을 인가하는 단계를 포함하는 동작 방법.
  20. 제 18 항에 있어서,
    상기 메모리 컨트롤러는 상기 메모리 블록의 프로그램/소거 사이클 횟수가 기준 구간에 도달한 경우, 상기 제1 커맨드 및 상기 제1 어드레스를 상기 불휘발성 메모리 장치로 전송하는 동작 방법.


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