CN114093403A - 非易失性存储器件的擦除方法及存储设备的操作方法 - Google Patents

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Abstract

一种非易失性存储器件包括存储块，所述存储块包括形成在衬底上的第一结构和形成在所述第一结构上的第二结构。所述非易失性存储器件的擦除方法包括：向所述第一结构的第一正常字线和所述第二结构的第二正常字线施加字线擦除电压；以及向所述第一结构的第一结字线和所述第二结构的第二结字线中的至少一者施加小于所述字线擦除电压的结字线擦除电压。所述第一结字线是所述第一结构的字线当中与所述第二结构相邻的字线，所述第二结字线是所述第二结构的字线当中与所述第一结构相邻的字线。

Description

非易失性存储器件的擦除方法及存储设备的操作方法
相关申请的交叉引用
本申请要求于2020年8月24日在韩国知识产权局提交的韩国专利申请No.10-2020-0106060和于2020年11月2日在韩国知识产权局提交的韩国专利申请No.10-2020-0144544的优先权，上述申请的全部公开内容通过引用合并于此。
技术领域
本文描述的本公开的实施例涉及半导体存储器，并且更具体地涉及非易失性半导体存储器的擦除方法及存储设备的操作方法。
背景技术
半导体存储器被分类为：在断电时存储在其中的数据消失的易失性存储器(例如，静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM))，或者即使在断电时也保持存储的数据的非易失性存储器(例如，闪存、相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)或铁电RAM(FRAM))。如今，正在开发用于以三维结构堆叠存储单元的技术，以提高非易失性存储器件的集成度。然而，期望改善三维结构的堆叠存储单元中的擦除劣化。
发明内容
本公开的实施例提供了一种通过使多层堆叠存储器结构的结处的字线的特性更好而具有提高的可靠性的非易失性存储器件的擦除方法以及一种存储设备的操作方法。
根据实施例，一种非易失性存储器件包括存储块，所述存储块包括形成在衬底上的第一结构和形成在所述第一结构上的第二结构。所述第一结构包括连接到第一正常单元和第一结存储单元的多条第一字线，所述第二结构包括连接到第二正常单元和第二结存储单元的多条第二字线。所述非易失性存储器件的擦除方法包括：在字线设置阶段期间，向所述多条第一字线中的与所述第一结构的所述第一正常单元连接的第一正常字线和所述多条第二字线中的与所述第二结构的所述第二正常单元连接的第二正常字线施加字线擦除电压；以及在所述字线设置阶段期间，向所述多条第一字线中的与所述第一结构的所述第一结存储单元连接的第一结字线和所述多条第二字线中的与所述第二结构的所述第二结存储单元连接的第二结字线中的至少一者施加小于所述字线擦除电压的结字线擦除电压。所述第一结字线是所述多条第一字线当中与所述第二结构相邻的字线，所述第二结字线是所述多条第二字线当中与所述第一结构相邻的字线。
根据实施例，一种非易失性存储器件包括存储块，所述存储块包括形成在衬底上的第一结构和形成在所述第一结构上的第二结构。所述第一结构包括连接到第一正常单元和第一结存储单元的多条第一字线，所述第二结构包括连接到第二正常单元和第二结存储单元的多条第二字线。所述非易失性存储器件的擦除方法包括：在字线设置阶段期间，向连接到所述第一结构的公共源极线施加擦除电压；在所述字线设置阶段期间，向所述多条第一字线中的与所述第一结构的所述第一结存储单元连接的第一结字线和所述多条第二字线中的与所述第二结构的所述第二结存储单元连接的第二结字线中的至少一者施加小于所述擦除电压的结字线擦除电压；以及在所述字线设置阶段之后的擦除阶段期间，将所述结字线擦除电压增加到第一电压，并向所述第一结字线和所述第二结字线中的所述至少一者施加所述第一电压。所述第一结字线是所述多条第一字线当中与所述第二结构相邻的字线，所述第二结字线是所述多条第二字线当中与所述第一结构相邻的字线。
根据实施例，提供了一种存储设备的操作方法，所述存储设备包括非易失性存储器件和存储器控制器，所述非易失性存储器件包括存储块，所述存储块包括形成在衬底上的第一结构和形成在所述第一结构上的第二结构，所述第一结构包括连接到第一正常单元和第一结存储单元的多条第一字线，所述第二结构包括连接到第二正常单元和第二结存储单元的多条第二字线。所述操作方法包括：在所述存储器控制器处，向所述非易失性存储器件发送第一命令和第一地址；在所述非易失性存储器件处，响应于所述第一命令对与所述第一地址相对应的存储块执行第一读取操作，以输出第一计数值；当所述第一计数值大于参考值时，在所述存储器控制器处，向所述非易失性存储器件发送第一擦除命令和第一地址；以及在所述非易失性存储器件处，响应于所述第一擦除命令对与所述第一地址相对应的所述存储块执行第一擦除操作。所述第一擦除操作包括：在字线设置阶段期间，向所述多条第一字线中的与所述第一结构的所述第一正常单元连接的第一正常字线和所述多条第二字线中的与所述第二结构的所述第二正常单元连接的第二正常字线施加字线擦除电压；以及在所述字线设置阶段期间，向所述第一结构的第一结字线和所述多条第二字线中的与所述第二结构的所述第二结存储单元连接的第二结字线中的至少一者施加小于所述字线擦除电压的结字线擦除电压。所述第一结字线是所述多条第一字线当中与所述第二结构相邻的字线，所述第二结字线是所述多条第二字线当中与所述第一结构相邻的字线。
附图说明
通过参照附图详细描述本公开的示例性实施例，本公开的上述以及其他目的和特征将变得明显。
图1是示出根据本公开的实施例的非易失性存储器件的框图。
图2是示出图1的存储单元阵列中包括的多个存储块中的第一存储块的电路图。
图3是示出图2的单元串中的第一单元串的垂直截面图。
图4是示出根据示例实施例的图1的非易失性存储器件的擦除操作的定时图。
图5示出了图1的非易失性存储器件中包括的存储单元的阈值电压分布。
图6至图8是示出根据示例实施例的图1的非易失性存储器件的擦除操作的定时图。
图9是示出根据示例实施例的图1的非易失性存储器件的擦除操作的定时图。
图10是示出根据示例实施例的图1的非易失性存储器件的擦除操作的定时图。
图11是示出根据示例实施例的图1的非易失性存储器件的操作的流程图。
图12是示出根据示例实施例的图1的存储单元阵列中包括的存储块的电路图。
图13是示出根据示例实施例的图12的第二存储块的擦除操作的定时图。
图14是根据本公开的实施例的存储块中包括的单元串的垂直截面图。
图15是示出根据本公开的实施例的存储设备的框图。
图16A至图16C是示出根据示例实施例的图15的非易失性存储器件的擦除操作的流程图。
图17是示出根据示例实施例的图15的非易失性存储器件的操作的流程图。
图18是用于描述根据示例实施例的图17的操作S540的示图。
图19是示出根据示例实施例的图15的非易失性存储器件的擦除操作的流程图。
图20是示出根据示例实施例的图15的存储设备的操作的流程图。
图21是示出根据示例实施例的图15的非易失性存储器件的操作的流程图。
图22是用于描述根据示例实施例的根据图21的流程图的操作的示图。
图23是根据本公开的示例实施例的存储器件的截面图。
图24是示出应用了根据本公开的非易失性存储器件的固态硬盘(SSD)系统的框图。
具体实施方式
以下，可以以本领域普通技术人员容易地实现本公开的程度来详细且清楚地描述本公开的实施例。
图1是示出根据本公开的实施例的非易失性存储器件的框图。参照图1，非易失性存储器件100可以包括存储单元阵列110、地址译码器120、电压发生器130、输入/输出(I/O)电路140和控制逻辑电路150。
存储单元阵列110可以包括多个存储块。多个存储块均可以包括多个单元串，并且多个单元串均可以连接到多条位线BL中的相应位线。多个单元串均可以包括串联连接的多个单元晶体管。多个单元晶体管可以连接到串选择线SSL、字线WL和接地选择线GSL。
地址译码器120可以通过串选择线SSL、字线WL和接地选择线GSL连接到存储单元阵列110。地址译码器120可以从外部设备(例如，存储器控制器)接收地址ADDR，并且可以对接收到的地址ADDR进行译码。地址译码器120可以基于译码后的地址来控制串选择线SSL、字线WL和接地选择线GSL。例如，在控制逻辑电路150的控制下，地址译码器120可以基于译码后的地址从电压发生器130向串选择线SSL、字线WL和接地选择线GSL提供各种电压。
电压发生器130可以产生非易失性存储器件100操作所需的各种电压。例如，电压发生器130可以被配置为依据非易失性存储器件100的操作来产生要提供给串选择线SSL、字线WL、接地选择线GSL或任何其他组件的以下电压：多个编程电压、多个编程验证电压、多个通过电压、多个读取电压、多个读取通过电压、多个擦除电压VERS、多个擦除验证电压和多个字线擦除电压。
输入/输出电路140可以通过多条位线BL连接到存储单元阵列110。输入/输出电路140可以与外部设备(例如，存储器控制器)交换数据“DATA”。输入/输出电路140可以临时存储从外部设备接收的数据“DATA”，或者可以临时存储从存储单元阵列110读取的数据“DATA”。输入/输出电路140可以控制多条位线BL从而将从外部设备接收的数据“DATA”存储在存储单元阵列110中。输入/输出电路140可以通过感测多条位线BL的电压从存储单元阵列110读取数据“DATA”。
控制逻辑电路150可以响应于来自外部设备的命令CMD来控制各种组件，使得非易失性存储器件100执行与命令CMD相对应的操作。
图2是示出图1的存储单元阵列中包括的多个存储块中的第一存储块的电路图。图3是示出图2的单元串中的第一单元串的垂直截面图。为了附图的简洁和描述的方便，将参照图2和图3描述第一存储块BLK1和第一单元串CS11，但是本公开不限于此。其余存储块或其余单元串的结构可以类似于将参照图2和图3描述的第一存储块BLK1和第一单元串CS11的结构。
参照图1至图3，第一存储块BLK1可以形成在衬底(未示出)上。第一存储块BLK1可以包括垂直堆叠在衬底上的多个单元串CS11、CS12、CS21和CS22。多个单元串CS11、CS12、CS21和CS22可以沿行方向和列方向布置。
多个单元串CS11、CS12、CS21和CS22当中位于同一列的单元串可以连接到同一条位线。例如，单元串CS11和CS21可以连接到第一位线BL1，单元串CS12和CS22可以连接到第二位线BL2。多个单元串CS11、CS12、CS21和CS22均可以包括多个单元晶体管。多个单元晶体管均可以包括电荷俘获闪存(CTF)存储单元，但是本公开不限于此。多个单元晶体管可以在高度方向上堆叠，该高度方向是垂直于由行方向和列方向限定的平面(例如，衬底(未示出))的方向。
下面，为了便于描述，将参照第一单元串CS11来描述单元串的结构和配置。其余单元串CS12、CS21和CS22的结构和配置可以类似于第一单元串CS11的结构和配置，因此，将省略附加描述以避免重复。
多个单元晶体管可以串联连接在第一位线BL1与公共源极线CSL之间。例如，多个单元晶体管可以包括：串选择晶体管SST1和SST2、存储单元MC1至MC4、位于存储器结构的结部分处的存储单元CMC1和CMC2(以下称为“结存储单元(junction memory cell)”)、以及接地选择晶体管GST1和GST2。存储单元MC1至MC4可以被称为正常存储单元。串联连接的串选择晶体管SST1和SST2可以设置或者连接在存储单元MC4与第一位线BL1之间。串联连接的接地选择晶体管GST1和GST2可以设置或者连接在存储单元MC1与公共源极线CSL之间。
第一存储单元MC1、第二存储单元MC2、第一结存储单元CMC1、第二结存储单元CMC2、第三存储单元MC3和第四存储单元MC4可以串联连接在串选择晶体管SST1与接地选择晶体管GST2之间。
在多个单元串CS11、CS12、CS21和CS22的每个单元串中，存储单元MC1至MC4当中位于相同高度的存储单元可以共享同一条字线。例如，多个单元串CS11、CS12、CS21和CS22的第一存储单元MC1可以位于距衬底(未示出)相同的高度处，并且可以共享第一字线WL1。多个单元串CS11、CS12、CS21和CS22的第二存储单元MC2可以位于距衬底(未示出)相同的高度处，并且可以共享第二字线WL2。同样地，多个单元串CS11、CS12、CS21和CS22的第三存储单元MC3可以位于距衬底(未示出)相同的高度处，并且可以共享第三字线WL3；多个单元串CS11、CS12、CS21和CS22的第四存储单元MC4可以位于距衬底(未示出)相同的高度处，并且可以共享第四字线WL4。字线WL1至WL4可以被称为正常字线。
多个单元串CS11、CS12、CS21和CS22的结存储单元CMC1和CMC2当中位于相同高度的结存储单元可以共享位于结部分处的同一条字线(以下称为“结字线”)。例如，多个单元串CS11、CS12、CS21和CS22的第一结存储单元CMC1可以共享第一结字线CWL1，并且多个单元串CS11、CS12、CS21和CS22的第二结存储单元CMC2可以共享第二结字线CWL2。
多个单元串CS11、CS12、CS21和CS22的串选择晶体管SST1和SST2当中位于相同高度和同一行的串选择晶体管可以共享同一条串选择线。例如，单元串CS11和CS12的串选择晶体管SST2可以连接到串选择线SSL2a，单元串CS11和CS12的串选择晶体管SST1可以连接到串选择线SSL1a。单元串CS21和CS22的串选择晶体管SST2可以连接到串选择线SSL2b，单元串CS21和CS22的串选择晶体管SST1可以连接到串选择线SSL1b。
尽管在图2中未示出，但是多个单元串CS11、CS12、CS21和CS22的串选择晶体管SST1和SST2当中位于同一行的串选择晶体管可以共享同一条串选择线。例如，单元串CS11和CS12的串选择晶体管SST1和SST2可以共享第一串选择线，单元串CS21和CS22的串选择晶体管SST1和SST2可以共享与第一串选择线不同的第二串选择线。
多个单元串CS11、CS12、CS21和CS22的接地选择晶体管GST1和GST2当中位于相同高度和同一行的接地选择晶体管可以共享同一条接地选择线。例如，单元串CS11和CS12的接地选择晶体管GST1可以连接到接地选择线GSL1a，单元串CS11和CS12的接地选择晶体管GST2可以共享接地选择线GSL2a。单元串CS21和CS22的接地选择晶体管GST1可以连接到接地选择线GSL1b，单元串CS21和CS22的接地选择晶体管GST2可以连接到接地选择线GSL2b。
如图2所示，多个单元串CS11、CS12、CS21和CS22的接地选择晶体管GST1和GST2可以共享同一条接地选择线。或者，多个单元串CS11、CS12、CS21和CS22的接地选择晶体管GST1和GST2当中位于相同高度的接地选择晶体管可以共享同一条接地选择线。或者，多个单元串CS11、CS12、CS21和CS22的接地选择晶体管GST1和GST2当中位于同一行的接地选择晶体管可以共享同一条接地选择线。
在实施例中，图2中所示的第一存储块BLK1是示例性的。单元串的数目可以增加或减少，并且单元串的行数和单元串的列数可以根据单元串的数目而增加或减少。此外，第一存储块BLK1还可以包括虚设存储单元。例如，每个单元串可以包括一个或更多个虚设存储单元。在第一存储块BLK1中，单元晶体管的数目可以增加或减少，并且第一存储块BLK1的高度可以根据单元晶体管的数目而增加或减少。此外，连接到单元晶体管的线的数目可以根据单元晶体管的数目而增加或减少。
在实施例中，第一存储块BLK1可以具有多层堆叠(multi-stacked)结构。例如，如图2和图3所示，第一存储块BLK1可以包括第一结构STR1和第二结构STR2。第一结构STR1可以包括多个单元串CS11、CS12、CS21和CS22中的单元晶体管中的第一单元晶体管GST1、GST2、MC1、MC2和CMC1，第二结构STR2可以包括多个单元串CS11、CS12、CS21和CS22中的单元晶体管中的第二单元晶体管CMC2、MC3、MC4、SST1和SST2。
第一结构STR1可以形成在衬底上，并且第二结构STR2可以形成在第一结构STR1上。例如，如图3所示，第一结构STR1可以形成在衬底的N阱上。在实施例中，外围电路(例如，图1的地址译码器120、电压发生器130、输入/输出电路140和控制逻辑电路150)可以形成在衬底的N阱下方。即，非易失性存储器件100可以以外围上单元(cell-on-peripheral，COP)结构或CMOS下方阵列(CMOS under array，CUA)结构形成。在这种情况下，连接到单元串的衬底可以是N型的。然而，本公开不限于此。例如，连接到单元串的衬底可以是P型的。
第二结构STR2可以形成在第一结构STR1上方。在这种情况下，如图3所示，沟道直径可以在第一结构STR1和第二结构STR2彼此电连接的区域“A”中改变。例如，区域“A”可以是存储器结构的结部分的一部分。例如，第一结构STR1的第一沟道CH1可以形成为穿透垂直堆叠在衬底上的线GSL1、GSL2、WL1、WL2和CWL1，第二结构STR2的第二沟道CH2可以形成为穿透堆叠在第一结构STR1上的线CWL2、WL3、WL4、SSL1和SSL2。第一结构STR1的第一沟道CH1可以形成在第一沟道孔中，第二结构STR2的第二沟道CH2可以形成在第二沟道孔中。第一沟道孔和第二沟道孔可以在制造非易失性存储器件100期间在不同的时间形成。第一结构STR1的第一沟道CH1和第二结构STR2的第二沟道CH2可以在“A”区域中彼此电连接。例如，如图3所示，在第一结构STR1和第二结构STR2彼此电连接的区域“A”中，第二结构STR2的沟道直径可以小于第一结构STR1的沟道直径。
在实施例中，第一结构STR1的最上面的字线可以是第一结字线CWL1，第二结构STR2的最下面的字线可以是第二结字线CWL2。换句话说，第一结字线CWL1可以是在第一结构STR1的字线当中最靠近第二结构STR2的字线，第二结字线CWL2可以是第二结构STR2的字线当中最靠近第一结构STR1的字线。
如图3所示，对应于第一结字线CWL1的沟道直径可以大于对应于第二结字线CWL2的沟道直径。或者，第一结字线CWL1与第二结字线CWL2之间的距离L1可以大于除了第一结字线CWL1和第二结字线CWL2之外的其余字线之间的距离(例如，L2)。由于上述物理或结构特性，连接到第一结字线CWL1和第二结字线CWL2的结存储单元CMC1和CMC2可以不用于存储实际数据(或用户数据)，而是可以被设置为具有特定的阈值电压。
然而，随着非易失性存储器件100的编程/擦除循环的数目增加，电荷可能被俘获在属于第一结构STR1和第二结构STR2彼此电连接的区域“A”的沟道中，从而导致结存储单元CMC1和CMC2的阈值电压增加。结存储单元CMC1和CMC2的阈值电压增加可能导致非易失性存储器件100的读取操作中的错误。
根据本公开的实施例的非易失性存储器件100可以对结存储单元CMC1和CMC2执行擦除操作，使得结存储单元CMC1和CMC2的阈值电压保持在给定电平。这样，可以防止在读取操作中发生错误。
下面，为了容易地描述本公开，将主要描述根据本公开的实施例的非易失性存储器件100的擦除操作。然而，本公开不限于此。例如，非易失性存储器件100除了执行擦除操作以外，还可以执行编程操作或读取操作。
图4是示出根据示例实施例的图1的非易失性存储器件的擦除操作的定时图。为了方便，将根据图4的定时图给出非易失性存储器件100执行擦除操作的描述。然而，本公开不限于此。
下面，为了便于描述，使用术语“正常字线”和“结字线”。正常字线可以表示与存储块中包括的存储单元当中用于存储实际数据的存储单元连接的字线，而结字线可以表示每个结构中最靠近任何其他结构的字线，如上所述。正常字线由诸如WL或NWL的附图标记标识，而结字线由诸如CWL的附图标记标识。
以下，为方便，将给出对第一存储块BLK1执行擦除操作的描述。然而，本公开不限于此。例如，可以对整个第一存储块BLK1执行擦除操作，或者可以对第一存储块BLK1的单元串CS11、CS12、CS21和CS22当中位于同一行的单元串(例如，CS11和CS12)执行擦除操作。
参照图1至图4，非易失性存储器件100可以对第一存储块BLK1执行擦除操作。例如，在第0时刻t0，非易失性存储器件100可以开始通过第一位线BL1和公共源极线CSL施加擦除电压VERS。例如，第一位线BL1和公共源极线CSL的电压可以从第0时刻t0到第四时刻t4增加到擦除电压VERS。非易失性存储器件100可以在从第0时刻t0到第四时刻t4的字线设置(setup)阶段中以及在从第四时刻t4起的擦除阶段中进行操作。
非易失性存储器件100可以从第0时刻t0到第三时刻t3将第一接地选择线GSL1保持在第0电压V0，并且可以使第一接地选择线GSL1在第三时刻t3浮置。当第一接地选择线GSL1浮置时，从第三时刻t3起，第一接地选择线GSL1可以通过与擦除电压VERS耦合的增加的沟道电压而增加到第一电压V1。在实施例中，在第三时刻t3处，第一电压V1可以对应于擦除电压VERS与公共源极线CSL的电压之间的差。在实施例中，尽管未在图4中示出，但是第0电压V0可以表示在擦除操作中提供给每条线的初始电压。在实施例中，第0电压V0可以是接地电压、给定的正电压或给定的负电压。
非易失性存储器件100可以使第二接地选择线GSL2在第0时刻t0浮置。当第二接地选择线GSL2浮置时，从第0时刻t0起，第二接地选择线GSL2可以通过增加的沟道电压而增加到第二电压V2。在实施例中，第二电压V2可以对应于擦除电压VERS。在实施例中，第二电压V2可以大于第一电压V1并且大于擦除电压VERS。
非易失性存储器件100可以将字线擦除电压VERS_WL施加到第一正常字线WL1至第四正常字线WL4。在示例实施例中，字线擦除电压VERS_WL可以小于第一电压V1。在示例实施例中，字线擦除电压VERS_WL可以等于或小于第0电压V0。
非易失性存储器件100可以在第一时刻t1将擦除禁止电压Vinh施加到第一结字线CWL1和第二结字线CWL2。例如，可以通过从第一时刻t1起使第一结字线CWL1和第二结字线CWL2浮置来施加擦除禁止电压Vinh，或者可以通过在第一时刻t1将擦除禁止电压Vinh直接施加到第一结字线CWL1和第二结字线CWL2来施加擦除禁止电压Vinh。在实施例中，擦除禁止电压Vinh可以大于第一电压V1并且大于擦除电压VERS。
非易失性存储器件100可以使第一串选择线SSL1在第0时刻t0浮置。当第一串选择线SSL1浮置时，从第0时刻t0起，第一串选择线SSL1可以增加到第二电压V2。
非易失性存储器件100可以从第0时刻t0到第三时刻t3将第二串选择线SSL2维持在第0电压V0，并且可以使第二串选择线SSL2在第三时刻t3浮置。当第二串选择线SSL2浮置时，从第三时刻t3起，第二串选择线SSL2可以增加到第一电压V1。
在实施例中，根据图4中所示的定时图，非易失性存储器件100可以通过使用栅极感应漏极泄漏(GIDL)方式来执行擦除操作。例如，在从第0时刻t0到第三时刻t3的时间段期间，可以在第一存储块BLK1的上端(即，在位线侧)和下端(即，公共源极线侧)产生GIDL电流。在公共源极线(CSL)侧的情况下，虽然从第0时刻t0到第三时刻t3将擦除电压VERS施加到公共源极线CSL，但是第一接地选择线GSL1可以保持相对小的第0电压V0。在这种情况下，GIDL可以出现在第一接地选择晶体管GST1处，并且通过GIDL产生的空穴可以被注入到第一存储块BLK1的单元串的沟道中。这样，单元串的沟道的电势可以增加到擦除电压VERS。在第一位线(BL1)侧的情况下，可以通过类似于公共源极线(CSL)侧的GIDL机制的GIDL机制将空穴从第一位线BL1注入到单元串的沟道中，因此将省略附加描述以避免重复。
如上所述，单元串的沟道电压可以通过来自第一位线BL1的GIDL电流和来自公共源极线CSL的GIDL电流而增加，并且可以在第四时刻t4达到擦除电压VERS。
在第四时刻t4之后，可以如图4所示的那样保持各条线的电压，因此，连接到被施加了字线擦除电压VERS_WL的第一正常字线WL1至第四正常字线WL4的正常存储单元MC1至MC4可以被擦除。连接到被施加了擦除禁止电压Vinh的第一结字线CWL1和第二结字线CWL2的结存储单元CMC1和CMC2可以不被擦除。例如，可以保持结存储单元CMC1至CMC2的阈值电压。
在实施例中，非易失性存储器件100可以在第二时刻t2而不是在第0时刻t0使第一串选择线SSLl浮置。在这种情况下，第一串选择线SSL1可以增加到第三电压V3。第三电压V3可以小于第二电压V2。在实施例中，在不脱离本公开的范围和精神的情况下，可以依据串选择线SSL1和SSL2的结构特性来不同地改变或修改控制第一串选择线SSL1的操作。
图5示出了图1的非易失性存储器件中包括的存储单元的阈值电压分布。参照图1、图2和图5，非易失性存储器件100中包括的存储单元，特别地，连接到正常字线的每个正常存储单元(例如，图2的MC1、MC2、MC3和MC4)可以具有擦除状态“E”以及第一编程状态P1至第七编程状态P7中的一种状态。在实施例中，每个正常存储单元可以是存储三个位的三阶单元(triple level cell)，但是本公开不限于此。
非易失性存储器件100中包括的结存储单元CMC1和CMC2可以形成特定阈值电压分布CC。即，结存储单元CMC1和CMC2可以不存储数据，并且可以被设置为具有特定的阈值电压。
如图5所示，非易失性存储器件100可以通过使用多个读取电压VRD1至VRD7来读取存储在正常存储单元MC1、MC2、MC3和MC4中的数据。为了读取存储在选定正常存储单元MC1、MC2、MC3或MC4中的数据，结存储单元和除了选定正常存储单元之外的其余正常存储单元都必须保持导通状态。即，在非易失性存储器件100的读取操作中，可以将结字线通过电压Vread_cwl施加到与结存储单元CMC1和CMC2连接的结字线CWL1和CWL2。结字线通过电压Vread_cwl可以大于特定阈值电压分布CC的上限。在实施例中，结字线通过电压Vread_cwl的电平可以低于要施加到与正常存储单元连接的正常字线的读取通过电压Vread的电平。
在实施例中，随着非易失性存储器件100的编程/擦除循环的数目增加，结存储单元CMC1和CMC2的阈值电压可以增加并且可以大于结字线通过电压Vread_cwl。在这种情况下，在非易失性存储器件100的读取操作中，即使将结字线通过电压Vread_cwl施加到结字线CWL1和CWL2，结存储单元CMC1和CMC2也可以保持关断状态。这可能意味着没有从正常存储单元MC1到MC4正确地读取数据。即，结存储单元CMC1和CMC2的阈值电压的改变可能导致读取错误。
图6至图8是示出根据示例实施例的图1的非易失性存储器件的擦除操作的定时图。下面，将参照附图描述与结存储单元相关联的擦除操作。为了便于描述，将省略与上述组件或操作相关联的附加描述以避免重复。
首先，参照图1、图2和图6，非易失性存储器件100可以对第一存储块BLK1执行擦除操作(例如，对结字线CWL和正常字线NWL的第一擦除操作)。在实施例中，参照图4描述的擦除操作可以是与属于第一存储块BLK1的存储单元中的正常存储单元(例如，MC1、MC2、MC3和MC4)相关联的擦除操作。即，在执行图4的擦除操作时，可以擦除正常存储单元(例如，MC1、MC2、MC3和MC4)，而可以不擦除结存储单元CMC1和CMC2。
相比之下，在根据图6所示的定时图执行擦除操作时，除了第一存储块BLK1中包括的正常存储单元(例如，MC1、MC2、MC3和MC4)被擦除之外，第一存储块BLK1中包括的结存储单元CMC1和CMC2也可以被擦除。例如，非易失性存储器件100可以不施加擦除禁止电压Vinh，而是将结字线擦除电压VERS_CWL施加到与结存储单元CMC1和CMC2连接的结字线CWL1和CWL2。在这种情况下，在第四时刻t4之后，正常存储单元MC1至MC4以及结存储单元CMC1和CMC2都可以通过单元串的沟道与字线WL1至WL4、CWL1和CWL2的电压差被擦除。
在实施例中，施加到结字线CWL1和CWL2的结字线擦除电压VERS_CWL可以小于施加到正常字线WL1至WL4的字线擦除电压VERS_WL。例如，在将字线擦除电压VERS_WL施加到结字线CWL1和CWL2的情况下，由于结字线CWL1和CWL2的物理特性或物理位置，结存储单元CMC1和CMC2可能无法被正确擦除。为此，通过将小于字线擦除电压VERS_WL的结字线擦除电压VERS_CWL施加到结字线CWL1和CWL2，单元串的沟道与结字线CWL1和CWL2的电压差可以变得相对大，因此可以正确地擦除结存储单元CMC1和CMC2。
在实施例中，在第0时刻t0施加到结字线CWL1和CWL2的电压可以大于结字线擦除电压VERS_CWL。
其余线CSL、GSL1、GSL2、WL1～WL4、SSL1、SSL2和BL1的偏压(biasing)与参照图4描述的偏压相同，因此将省略附加描述以避免重复。
接下来，参照图1、图2和图7，非易失性存储器件100可以对第一存储块BLK1执行擦除操作(例如，对第二结字线CWL2和正常字线NWL的第二擦除操作)。非易失性存储器件100可以在第一时刻t1将擦除禁止电压Vinh施加到第一结字线CWL1。在实施例中，擦除禁止电压Vinh可以大于结字线擦除电压VERS_CWL。在实施例中，非易失性存储器件100可以通过在第一时刻t1使第一结字线CWL1浮置来施加擦除禁止电压Vinh。在实施例中，非易失性存储器件100可以在第一时刻t1将擦除禁止电压Vinh直接施加到第一结字线CWL1。非易失性存储器件100可以将结字线擦除电压VERS_CWL施加到第二结字线CWL2。虽然在图7中，在第0时刻t0施加到第二结字线CWL2的电压等于结字线擦除电压VERS_CWL，但是在其他实施例中，在第0时刻t0施加到第二结字线CWL2的电压可以大于结字线擦除电压VERS_CWL。例如，非易失性存储器件100可以对第一存储块BLK1的正常存储单元MC1至MC4和第二结存储单元CMC2执行擦除操作。除了将结字线擦除电压VERS_CWL施加到第二结字线CWL2之外，其余线CSL、GSL1、GSL2、WL1至WL4、CWL1、SSL1、SSL2和BL1的偏压与参照图4描述的偏压相同，因此将省略附加描述以避免重复。
然后，参照图1、图2和图8，非易失性存储器件100可以对第一存储块BLK1执行擦除操作(例如，对第一结字线CWL1和正常字线NWL的第三擦除操作)。非易失性存储器件100可以在第一时刻t1将擦除禁止电压Vinh施加到第二结字线CWL2。在实施例中，非易失性存储器件100可以通过在第一时刻t1使第二结字线CWL2浮置来施加擦除禁止电压Vinh。在实施例中，非易失性存储器件100可以在第一时刻t1将擦除禁止电压Vinh直接施加到第二结字线CWL2。非易失性存储器件100可以将结字线擦除电压VERS_CWL施加到第一结字线CWL1。虽然在图8中，在第0时刻t0施加到第一结字线CWL1的电压等于结字线擦除电压VERS_CWL，但是在其他实施例中，在第0时刻t0施加到第一结字线CWL1的电压可以大于结字线擦除电压VERS_CWL。例如，非易失性存储器件100可以对第一存储块BLK1的正常存储单元MC1至MC4以及第一结存储单元CMC1执行擦除操作。除了将结字线擦除电压VERS_CWL施加到第一结字线CWL1之外，其余线CSL、GSL1、GSL2、WL1至WL4、CWL2、SSL1、SSL2和BL1的偏压与参照图4描述的偏压相同，因此将省略附加描述以避免重复。
如上所述，根据本公开的示例实施例的非易失性存储器件100除了可以对正常存储单元执行擦除操作以外，还可以对连接到结字线的结存储单元执行擦除操作。在这种情况下，即使非易失性存储器件100的编程/擦除循环的数目增加，由于结存储单元CMC1和CMC2的阈值电压保持在特定电平或更低，因此在非易失性存储器件100的读取操作中，可以防止由于结存储单元CMC1和CMC2的阈值电压变化而导致的错误。
在实施例中，如图7所示，在第二结字线CWL2的电压电平是结字线擦除电压VERS_CWL的电平并且第一结字线CWL1的电压电平是擦除禁止电压Vinh的电平的情况下，可能由于第一结字线CWL1与第二结字线CWL2的电压电平差而出现GIDL现象。由结字线CWL1和CWL2产生的GIDL电流可以从第二结字线CWL2流向第一结字线CWL1。在这种情况下，可以将第一结字线CWL1与第二结字线CWL2之间的沟道快速充电到擦除电压VERS。
同样地，如图8所示，在第一结字线CWL1的电压电平是结字线擦除电压VERS_CWL的电平并且第二结字线CWL2的电压电平是擦除禁止电压Vinh的电平的情况下，可能由于第一结字线CWL1与第二结字线CWL2的电压电平差而出现GIDL现象。由结字线CWL1和CWL2产生的GIDL电流可以从第一结字线CWL1流向第二结字线CWL2。在这种情况下，可以将第一结字线CWL1与第二结字线CWL2之间的沟道快速充电到擦除电压VERS。
图9是示出根据示例实施例的图1的非易失性存储器件的擦除操作的定时图。为了便于描述，将省略与上述组件相关联的附加描述以避免重复。
参照图1、图2、图5和图9，非易失性存储器件100可以对第一存储块BLK1执行擦除操作(例如，对第二结字线CWL2和正常字线NWL的第四擦除操作)。在从第0时刻t0到第四时刻t4的时间段期间，非易失性存储器件100可以与参照图7的描述类似地控制各条线。在第五时刻t5，非易失性存储器件100可以将第二结字线CWL2的电压电平从结字线擦除电压VERS_CWL增加到第四电压V4。在这种情况下，可以仅在从第四时刻t4到第五时刻t5的时间段期间擦除连接到第二结字线CWL2的第二结存储单元CMC2。例如，可以通过在擦除阶段期间(例如，在第四时刻t4之后)将第二结字线CWL2的电压电平增加到第四电压V4，来防止第二结存储单元CMC2被过度擦除。在示例实施例中，第四电压V4可以大于字线擦除电压VERS_WL。
例如，如图5所示，结存储单元CMC1和CMC2的阈值电压分布的上限可以高于处于擦除状态“E”的正常存储单元MC1至MC4的阈值电压分布的上限。例如，在擦除阶段，在结字线CWL1和CWL2保持在结字线擦除电压VERS_CWL的情况下，结存储单元CMC1和CMC2可能被过度擦除，即，结存储单元CMC1和CMC2的阈值电压可能小于处于擦除状态“E”的正常存储单元MC1至MC4的阈值电压分布的上限。过度擦除导致结存储单元CMC1和CMC2的劣化。
根据本公开的实施例，可以通过在擦除阶段将结字线CWL1或CWL2的电压电平从结字线擦除电压VERS_CWL增加到第四电压V4，来防止结存储单元CMC1和CMC2被过度擦除。
在实施例中，可以依据结存储单元CMC1和CMC2的状态或预期的目标阈值电压来调整结字线CWL的电压电平被改变的第五时刻t5。在实施例中，可以基于与结字线CWL1和CWL2相关联的单元计数结果来判定是否改变第五时刻t5。
其余线CSL、GSL1、GSL2、WL1至WL4、CWL1、SSL1、SSL2和BL1的偏压与上述偏压相同，因此将省略附加描述以避免重复。
参照图9描述了在擦除阶段改变第二结字线CWL2的电压电平的实施例，但是本公开不限于此。例如，图9的实施例(即，用于在擦除阶段期间改变结字线的电压电平的配置)可以应用于参照图6至图8描述的擦除操作。例如，非易失性存储器件100可以在字线设置间隔期间将结字线擦除电压VERS_CWL施加到第一结字线CWL1和第二结字线CWL2，并且可以在擦除阶段期间将第一结字线CWL1和第二结字线CWL2中的每一者的电压改变为第四电压V4。在实施例中，用于控制第一结字线CWL1和第二结字线CWL2的定时可以被不同地改变。
图10是示出根据示例实施例的图1的非易失性存储器件的擦除操作的定时图。为了便于描述，将省略与上述组件相关联的附加描述以避免重复。参照图1、图2和图10，非易失性存储器件100可以对第一存储块BLK1执行擦除操作(例如，对结字线CWL的擦除操作)。非易失性存储器件100可以将结字线擦除电压VERS_CWL施加到第一结字线CWL1和第二结字线CWL2。
在这种情况下，与以上描述不同，非易失性存储器件100可以将第五电压V5或第六电压V6施加到第一正常字线WL1至第四正常字线WL4。例如，非易失性存储器件100可以在从第0时刻t0到第二时刻t2与第三时刻t3之间的时间点，将第一正常字线WL1和第二正常字线WL2的电压保持在第0电压V0，并且可以在第二时刻t2与第三时刻t3之间的时间点使第一正常字线WL1和第二正常字线WL2浮置。在这种情况下，第一正常字线WL1和第二正常字线WL2的电压电平可以增加到第五电压V5。在实施例中，非易失性存储器件100可以以类似的方式控制第三正常字线WL3和第四正常字线WL4。
在实施例中，非易失性存储器件100可以从第0时刻t0到第三时刻t3将第三正常字线WL3和第四正常字线WL4的电压保持在第0电压V0，并且可以在第三时刻t3使第三正常字线WL3和第四正常字线WL4浮置。第三正常字线WL3和第四正常字线WL4的电压电平可以增加到第六电压V6。在实施例中，非易失性存储器件100可以以类似的方式控制第一正常字线WL1和第二正常字线WL2。
在实施例中，第六电压V6可以小于第五电压V5。在实施例中，第一正常字线WL1和第二正常字线WL2被浮置的时间点可以不同于第三正常字线WL3和第四正常字线WL4被浮置的时间点。然而，本公开不限于此。
如上所述，在擦除阶段之前，非易失性存储器件100可以将第一结字线CWL1和第二结字线CWL2的电压保持在结字线擦除电压VERS_CWL，并且可以使第一正常字线WL1至第四正常字线WL4浮置。在这种情况下，在擦除阶段，连接到第一结字线CWL1和第二结字线CWL2的第一结存储单元CMC1和第二结存储单元CMC2可以被擦除，但是连接到第一正常字线WL1至第四正常字线WL4的存储单元可以不被擦除。例如，非易失性存储器件100可以通过基于图10的定时图的擦除操作仅擦除结存储单元CMC1和CMC2。
其余线的偏压类似于上述偏压，因此，将省略附加描述以避免冗余。
参照图10的定时图描述了将结字线擦除电压VERS_CWL施加到第一结字线CWL1和第二结字线CWL2的实施例，但是本公开不限于此。可以理解，能够依据参照图6至图9描述的实施例之一或实施例的组合来实现施加到结字线的电压。
图11是示出根据示例实施例的图1的非易失性存储器件的操作的流程图。参照图1、图2和图11，在操作S110中，非易失性存储器件100可以执行字线设置操作。例如，在参照图4至图10描述的实施例中，字线设置操作可以表示从第0时刻t0到第四时刻t4的时间段(即，公共源极线CSL或位线BL的电压增加到擦除电压VERS的时间段)。
在操作S120中，非易失性存储器件100可以在字线设置阶段期间将结字线擦除电压VERS_CWL施加到结字线CWL。例如，非易失性存储器件100可以基于参照图4至图10描述的擦除操作，将结字线擦除电压VERS_CWL施加到第一结字线CWL1和第二结字线CWL2中的至少一者。可以将擦除禁止电压Vinh施加到第一结字线CWL1和第二结字线CWL2当中的未施加结字线擦除电压VERS_CWL的结字线。
在操作S130中，非易失性存储器件100可以执行擦除阶段。在实施例中，擦除阶段可以表示如下时间段：在该时间段内，非易失性存储器件100将连接到第一存储块BLK1的线的电压保持在参照图4至图8和图10描述的第四时刻t4的电压。可以依据如上所述的各条线的电压电平来选择性地擦除存储单元或结存储单元，因此将省略附加描述以避免重复。
在操作S140中，非易失性存储器件100可以在擦除阶段期间调整结字线CWL的电压。例如，如上所述，结存储单元CMC1和CMC2的目标阈值电压可以高于处于擦除状态“E”的正常存储单元MC1至MC4的阈值电压分布的上限。即，由于不需要像正常存储单元MC1至MC4那样擦除结存储单元CMC1和CMC2，因此可以通过将结字线CWL的电压增加多达给定电平来防止结存储单元CMC1和CMC2被过度擦除。参照图9对此进行了描述，因此将省略附加描述以避免重复。
如上所述，根据本公开的实施例的非易失性存储器件100可以包括多层堆叠的存储块或多层堆叠的存储器结构。在这种情况下，非易失性存储器件100可以对位于存储块中所包括的存储器结构的结部分处的结字线执行擦除操作，从而可以防止在读取操作中由于连接到结字线的结存储单元的阈值电压变化引起的错误发生。
图12是示出根据示例实施例的图1的存储单元阵列中包括的存储块的电路图。为了便于描述，将省略与上述组件相关联的附加描述以避免重复。将参照图12描述第二存储块BLK2，但是本公开不限于此。存储单元阵列110中包括的多个存储块可以具有与第二存储块BLK2的结构相似的结构。
参照图12，第二存储块BLK2可以包括多个单元串CS11、CS12、CS21和CS22。多个单元串CS11、CS12、CS21和CS22均可以包括多个单元晶体管。在每个单元串CS11、CS12、CS21和CS22中，多个单元晶体管可以串联连接在相关位线(例如，BL1或BL2)与公共源极线CSL之间。
在每个单元串CS11、CS12、CS21和CS22中，多个单元晶体管可以包括：多个接地选择晶体管GST1、GST2和GST3，多个虚设存储单元DMC1、DMC2、DMC3和DMC4，多个结存储单元CMC1和CMC2，多个存储单元MC1、MC2、MC3和MC4，以及多个串选择晶体管SST1、SST2和SST3。在单元串CS11、CS12、CS21和CS22中，多个接地选择晶体管GST1、GST2和GST3可以分别连接到多条接地选择线GSL1a、GSL2a、GSL3a、GSL1b、GSL2b和GSL3b，多个虚设存储单元DMC1、DMC2、DMC3和DMC4可以分别连接到多条虚设字线DWL1、DWL2、DWL3和DWL4，多个存储单元MC1、MC2、MC3和MC4可以分别连接到多条字线WL1、WL2、WL3和WL4，多个结存储单元CMC1和CMC2可以分别连接到多条结字线CWL1和CWL2，多个串选择晶体管SST1、SST2和SST3可以分别连接到多条串选择线SSL1a、SSL2a、SSL3a、SSL1b、SSL2b和SSL3b。
在实施例中，在每个单元串CS11、CS12、CS21和CS22中，第一虚设存储单元DMC1可以位于接地选择晶体管GST1至GST3与第一存储单元MC1之间，第二虚设存储单元DMC2可以位于第二存储单元MC2与第一结存储单元CMC1之间。在每个单元串CS11、CS12、CS21和CS22中，第三虚设存储单元DMC3可以位于第二结存储单元CMC2与第三存储单元MC3之间，第四虚设存储单元DMC4可以位于第四存储单元MC4与串选择晶体管SST1至SST3之间。在实施例中，虚设存储单元DMC1至DMC4可以是不存储实际数据(或用户数据)的存储单元。
第二存储块BLK2可以具有多层堆叠的结构，并且第二存储块BLK2可包括第一结构STR1和第二结构STR2。第一结构STR1可以包括：多个接地选择晶体管GST1至GST3、第一虚设存储单元DMC1和第二虚设存储单元DMC2、第一存储单元MC1和第二存储单元MC2、以及第一结存储单元CMC1。第二结构STR2可以包括：多个串选择晶体管SST1至SST3、第三虚设存储单元DMC3和第四虚设存储单元DMC4、第三存储单元MC3和第四存储单元MC4、以及第二结存储单元CMC2。
除了增加了接地选择晶体管的数目和串选择晶体管的数目并且添加了虚设存储单元DMC1至DMC4之外，图12的第二存储块BLK2的结构类似于图2的第一存储块BLK1的结构，因此将省略附加描述以避免重复。
图13是示出根据示例实施例的图12的第二存储块的擦除操作的定时图。为了便于描述，将省略与上述组件相关联的附加描述以避免重复。参照图1、图12和图13，非易失性存储器件100可以从第0时刻t0到第三时刻t3将第一虚设字线DWL1至第四虚设字线DWL4的电压保持在第0电压V0，并且可以在第三时刻t3使第一虚设字线DWL1至第四虚设字线DWL4浮置。在这种情况下，第一虚设字线DWL1至第四虚设字线DWL4的电压可以增加到第一电压V1。
非易失性存储器件100可以从第0时刻t0到第二时刻t2将第三接地选择线GSL3的电压保持在第0电压V0，并且可以在第二时刻t2使第三接地选择线GSL3浮置。在这种情况下，第三接地选择线GSL3可以增加到第三电压V3。
非易失性存储器件100可以在与第二串选择线SSL2相同的偏压条件下控制第三串选择线SSL3。第一位线BL1、公共源极线CSL、第一字线WL1至第四字线WL4、第一接地选择线GSL1和第二接地选择线GSL2、第一串选择线SSL1和第二串选择线SSL2以及第一结字线CWL1和第二结字线CWL2的电压电平与参照图6描述的那些相同，因此将省略附加描述以避免重复。
非易失性存储器件100可以通过基于图13所示的偏压条件控制每条线来对第二存储块BLK2的结字线和正常字线执行擦除操作。参照图13描述了对第二存储块BLK2的结字线和正常字线执行的擦除操作，但是本公开不限于此。例如，依据擦除目标，可以基于参照图4至图10描述的方法来控制正常字线和结字线的电压。
图14是根据本公开的实施例的存储块中包括的单元串的垂直截面图。在以上实施例中，描述了对具有两层堆叠结构的存储块BLK1或BLK2执行的擦除操作，但是本公开不限于此。例如，根据本公开的实施例的非易失性存储器件100中包括的存储块可以具有k层堆叠结构。
参照图14，存储块的单元串CSa可以包括形成在衬底的N阱上的多个结构STR1至STRk。接地选择线GSL可以形成在与衬底相邻的第一结构STR1的下部，而串选择线SSL可以形成在与位线BL相邻的第k结构STRk的上部。
结字线CWL可以形成在多个结构STR1至STRk的结处。例如，第一结构STR1和第二结构STR2的字线当中与第一结构STR1和第二结构STR2的结相邻的字线可以是结字线CWL1。同样地，与其余结构STR2至STRk的结相邻的字线可以是结字线CWL2和CWLk-1。
在实施例中，非易失性存储器件100可以依据上述实施例对结字线CWL1至CWLk-1中的至少一条结字线执行擦除操作。
如上所述，根据本公开的实施例的非易失性存储器件100可以包括具有多层堆叠结构的存储块。非易失性存储器件100可以对具有多层堆叠结构的存储块执行擦除操作。在这种情况下，非易失性存储器件100可以通过将小于字线擦除电压的结字线擦除电压施加到与堆叠结构的结相邻的结字线，来对结字线执行擦除操作。因此，在非易失性存储器件100的读取操作中，可以防止由于连接到结字线的结存储单元的阈值电压变化引起的读取错误。
在以上实施例中描述或标识的电压电平是为了容易地描述本公开的示例，并且本公开不限于此。即，在附图或详细描述中，由相同附图标记标识的电压电平可以与相同电压相关联，但是可以在不脱离本公开的范围和精神的情况下进行各种改变。
图15是示出根据本公开的实施例的存储设备的框图。参照图15，存储设备200可以包括存储器控制器210和非易失性存储器件220。
存储器控制器210可以控制非易失性存储器件220。存储器控制器210可以向非易失性存储器件220发送命令CMD、地址ADDR和各种控制信号，并且可以与非易失性存储器件220交换数据“DATA”。例如，控制信号可以包括芯片使能信号/CE、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE和读取使能信号/RE。可以通过数据信号DQ发送/接收命令CMD、地址ADDR和数据“DATA”。
非易失性存储器件220可以基于命令锁存使能信号CLE和写入使能信号/WE来识别通过数据信号DQ提供的命令CMD，并且可以基于地址锁存使能信号ALE和写入使能信号/WE来识别通过数据信号DQ提供的地址ADDR。可以与数据选通信号DQS同步地通过数据信号DQ发送/接收数据“DATA”。
非易失性存储器件220可以向存储器控制器210发送表示关于操作状态的信息的就绪/忙碌信号/RB。存储器控制器210可以基于就绪/忙碌信号/RB确定操作状态(即，非易失性存储器件220是处于就绪状态还是忙碌状态)。
存储器控制器210与非易失性存储器件220之间的以上通信可以基于切换接口，但是本公开不限于此。例如，存储器控制器210和非易失性存储器件220可以通过开放的NAND闪存接口(ONFI)或任何其他接口彼此通信。
在实施例中，非易失性存储器件220可以包括参照图1至图14描述的非易失性存储器件100，或者可以基于参照图1至图14描述的实施例执行擦除操作。
图16A至图16C是示出根据示例实施例的图15的非易失性存储器件的擦除操作的流程图。为了便于描述，将省略与上述组件相关联的附加描述以避免重复。
下面，为了便于描述，假设非易失性存储器件220对与从存储器控制器210接收的地址ADDR相对应的存储块执行擦除操作。在这种情况下，应理解，存储块可以包括一个存储块或两个以上的存储块。或者，应理解，存储块包括：一个存储块中包括的多个子块中的至少一个子块。
对存储块执行的擦除操作可以包括：对结字线执行的擦除操作，对结字线和正常字线执行的擦除操作，以及对正常字线执行的擦除操作。如参照图10描述的对结字线执行的擦除操作可以表示仅对选定存储块的结字线执行的擦除操作。如参照图9描述的对结字线和正常字线执行的擦除操作可以表示对选定存储块的至少一条结字线和正常字线执行的擦除操作。如参照图4描述的对正常字线执行的擦除操作可以表示仅对选定存储块的正常字线执行的擦除操作。以下，为了便于描述，对结字线执行的擦除操作被称为“结擦除操作”，对结字线和正常字线执行的擦除操作被称为“结/正常擦除操作”，对正常字线执行的擦除操作被称为“正常擦除操作”。
下面，为了便于描述，上面描述了在结擦除操作、结/正常擦除操作和正常擦除操作中施加到选定存储块的电压，因此将省略附加描述以避免重复。
参照图15和图16A，在操作S210中，非易失性存储器件220可以接收擦除命令CMD_ERS和地址ADDR。例如，存储器控制器210可以在各种维护操作期间对非易失性存储器件220的特定存储块执行擦除操作。例如，擦除命令CMD_ERS可以是从存储器控制器210接收的显式擦除命令。
在操作S220中，非易失性存储器件220可以执行结擦除操作。例如，非易失性存储器件220可以选择与接收到的地址ADDR相对应的存储块。非易失性存储器件220可以对选定存储块的结字线CWL执行擦除操作(即，结擦除操作)。在一个实施例中，在操作S220中，非易失性存储器件220不对选定存储块的正常字线NWL执行擦除操作(即，正常擦除操作)。在实施例中，非易失性存储器件220可以通过将擦除禁止电压Vinh施加到正常字线NWL不执行正常擦除操作。
在操作S230中，非易失性存储器件220可以对结字线CWL执行验证操作。例如，如参照图5所描述的，连接到结字线CWL的结存储单元CMC被设置为形成特定阈值电压分布CC。在这种情况下，可以验证结存储单元CMC是否通过在操作S220中的结擦除操作形成特定阈值电压分布CC。可以通过将与特定阈值电压分布CC的上限相对应的电压(以下称为“结验证电压”)施加到结字线CWL并将通过电压施加到其余字线来执行验证操作(以下称为“结验证操作”)。
在操作S240中，非易失性存储器件220可以判定结验证操作是否成功(即，结验证操作的结果是否指示通过)。例如，非易失性存储器件220可以判定在操作S230的结验证操作中是否检测到关断单元。当未检测到关断单元时(即，在操作S240中为“是”)，在操作S250中，非易失性存储器件220可以执行正常擦除操作。在操作S260中，非易失性存储器件220可以对正常字线执行验证操作。在一个实施例中，在操作S250中，非易失性存储器件220不对选定存储块的结字线CWL执行结擦除操作。在实施例中，非易失性存储器件220可以通过将擦除禁止电压Vinh施加到结字线CWL不执行结擦除操作。
在实施例中，在操作S230的验证操作中使用的验证电压的电平可以不同于在操作S260的验证操作中使用的验证电压的电平。例如，由于操作S230中的验证操作是在与正常字线相关联的擦除操作之前执行的，因此可以将通过电压(例如，图5中的Vread)施加到正常字线。相比之下，因为执行操作S260中的验证操作是为了验证对正常字线执行的擦除操作是否成功，所以可以将擦除验证电压(例如，具有与擦除状态“E”的阈值电压分布的上限相对应的电平)施加到正常字线。在示例实施例中，擦除验证电压的电压电平可以小于结验证电压的电压电平。
在操作S270中，非易失性存储器件220可以判定对正常字线执行的验证操作(以下称为“正常验证操作”)的结果是否指示通过。当正常验证操作的结果指示通过时，擦除操作终止。
在实施例中，当操作S240中的验证结果或操作S270中的验证结果未指示通过时，在操作S280中，非易失性存储器件220可以将选定存储块处理为运行时坏块(run-time badblock，RTBB)。在实施例中，可以在非易失性存储器件220处执行运行时坏块(RTBB)的处理。或者，非易失性存储器件220可以向存储器控制器210发送关于选定存储块的擦除操作的故障信息，并且存储器控制器210可以基于故障信息执行RTBB处理。在这种情况下，可以在存储器控制器210的闪存转换层(FTL)处执行RTBB处理。
在实施例中，当操作S240中的验证结果未指示通过时，非易失性存储器件220可以迭代地执行操作S220至操作S240，直到验证结果指示通过。可以将迭代操作执行给定次数。即使迭代操作被执行了给定次数，当验证结果未指示通过时，也可以执行操作S280。在实施例中，随着迭代操作的数目增加，提供给公共源极线CSL或位线BL的擦除电压VERS的大小可以增加，或者提供给结字线的结字线擦除电压VERS_CWL的大小可以减小。
在实施例中，当操作S270中的验证结果未指示通过时，非易失性存储器件220可以迭代地执行操作S250至操作S270，直到验证结果指示通过。可以将迭代操作执行给定次数。即使迭代操作被执行了给定次数，当验证结果未指示通过时，也可以执行操作S280。在实施例中，随着迭代操作的数目增加，提供给公共源极线CSL或位线BL的擦除电压VERS的大小可以增加，或者提供给正常字线的字线擦除电压VERS_WL的大小可以减小。
接下来，参照图15和图16B，非易失性存储器件220可以执行操作S310、操作S320和操作S330。操作S310、操作S320和操作S330类似于图16A的操作S210、操作S250和操作S220，因此将省略附加描述以避免重复。
在操作S340中，非易失性存储器件220可以对结字线和正常字线执行验证操作。例如，非易失性存储器件220可以通过将擦除验证电压施加到选定存储块的正常字线并将结验证电压施加到选定存储块的结字线来执行验证操作。
在操作S350中，非易失性存储器件220可以判定验证结果是否指示通过。当验证结果指示通过时，擦除操作终止。当验证结果未指示通过时，在操作S360中，非易失性存储器件220可以将选定存储块处理为RTBB。操作S360类似于图16A的操作S280，因此将省略附加描述以避免重复。
在实施例中，当在操作S350中的验证结果未指示通过时，非易失性存储器件220可以迭代地执行操作S320至操作S350，直到验证结果指示通过。可以将迭代操作执行给定次数。即使迭代操作被执行了给定次数，当验证结果未指示通过时，也可以执行操作S360。
在实施例中，可以改变操作S320中的正常擦除操作和操作S330中的结擦除操作的顺序。例如，如图16B所示，可以执行操作S320中的正常擦除操作，然后可以执行操作S330中的结擦除操作。或者，可以执行操作S330中的结擦除操作，然后可以执行操作S320中的正常擦除操作。
可以在一个擦除阶段中执行操作S320和操作S330。例如，非易失性存储器件220可以基于参照图6至图9描述的擦除方法来执行结/正常擦除操作。
参照图16C，非易失性存储器件220可以执行操作S410至操作S480。图16C的操作S410对应于图16A的操作S210，图16C的操作S420对应于图16A的操作S250，图16C的操作S430对应于图16A的操作S260。此外，图16C的操作S440对应于图16A的操作S270，图16C的操作S450对应于图16A的操作S220，图16C的操作S460对应于图16A的操作S230，以及图16C的操作S470对应于图16A的操作S240。
例如，除了先执行正常擦除操作和正常验证操作然后执行结擦除操作和结验证操作之外，图16C的实施例可以类似于图16A的实施例。
如上所述，根据本公开的实施例的非易失性存储器件220可以响应于来自存储器控制器210的擦除命令CMD_ERS，执行结擦除操作、正常擦除操作或结/正常擦除操作。在这种情况下，因为防止了连接到结字线的结存储单元的阈值电压的增加，所以提高了非易失性存储器件220的可靠性。
图17是示出根据示例实施例的图15的非易失性存储器件的操作的流程图。参照图15和图17，在操作S510中，非易失性存储器件220可以接收第一命令CMD1和地址ADDR。第一命令CMD1可以是用于与地址ADDR相对应的选定存储块的结字线的读取命令。
在操作S520中，非易失性存储器件220可以对结字线执行单元计数操作。例如，非易失性存储器件220可以在以下偏压条件下对连接到结字线的结存储单元执行单元计数操作并且可以生成单元计数值CV：将结字线通过电压Vread_cwl(参照图5)施加到与地址ADDR相对应的选定存储块的结字线，并将读取通过电压Vread(参照图5)施加到正常字线。在实施例中，单元计数值CV可以表示结存储单元当中均具有大于结字线通过电压Vread_cwl的阈值电压的存储单元的数目。
在操作S530中，非易失性存储器件220可以判定单元计数值CV是否大于参考值REF。单元计数值CV大于参考值REF意味着由结存储单元引起的读取错误发生的可能性很高。在这种情况下，在操作S540中，非易失性存储器件220可以基于可变模式执行擦除操作。在实施例中，在操作S540中，非易失性存储器件220可以接收第一擦除命令CMD_ERS1和地址ADDR。在实施例中，基于可变模式的擦除操作可以指示参照图16A至图16C描述的正常擦除操作、结擦除操作和结/正常擦除操作之一。例如，当单元计数值CV大于参考值REF时，非易失性存储器件220可以对结字线执行擦除操作。
当单元计数值CV不大于参考值REF时，在操作S550中，非易失性存储器件220可以基于正常模式执行擦除操作。例如，基于正常模式的擦除操作可以指示正常擦除操作(即，参照图4描述的擦除操作)。在实施例中，在操作S550中，非易失性存储器件220可以接收第二擦除命令CMD_ERS2和地址ADDR。
如上所述，在执行擦除操作之前，非易失性存储器件220可以对选定存储块的结字线执行单元计数操作，并且可以基于单元计数操作的结果选择性地对结字线执行擦除操作。
图18是用于描述根据示例实施例的图17的操作S540的示图。在实施例中，可以基于参照图16A至图16C描述的擦除方法来执行操作S540中的基于可变模式的擦除操作。或者，可以以各种方式执行基于可变模式的擦除操作。例如，如图18所示，可以通过多个擦除循环来执行擦除操作。例如，多个擦除循环可以包括第一擦除循环至第n擦除循环，n是自然数。一个擦除循环可以包括擦除正常存储单元或结存储单元的步骤以及验证被擦除的正常存储单元或被擦除的结存储单元的步骤。
下面，为了便于描述，假设结擦除循环表示连接到结字线的结存储单元被擦除和被验证的擦除循环，结/正常擦除循环表示连接到结字线的结存储单元和连接到正常字线的正常存储单元被擦除和被验证的擦除循环，正常擦除循环表示与正常字线相关联的正常存储单元被擦除和被验证的擦除循环。
在CASE 1中，初始擦除循环(例如，第一擦除循环和第二擦除循环)可以对应于结擦除循环，而其余擦除循环(例如，第三擦除循环至第n擦除循环)可以对应于结/正常擦除循环。在这种情况下，可以预先确定初始擦除循环的数目。
在CASE 2中，初始擦除循环(例如，第一擦除循环和第二擦除循环)可以对应于正常擦除循环，而其余擦除循环(例如，第三擦除循环至第n擦除循环)可以对应于结/正常擦除循环。在这种情况下，可以预先确定初始擦除循环的数目。
在CASE 3中，初始擦除循环(例如，第一擦除循环)可以对应于结擦除循环，其余擦除循环中的一些(例如，第二擦除循环至第(n-1)擦除循环)可以对应于结/正常擦除循环，而其他擦除循环(例如，第n擦除循环)可以对应于正常擦除循环。
在CASE 4中，初始擦除循环(例如，第一擦除循环)可以对应于正常擦除循环，一些擦除循环(例如，第二擦除循环至第(n-1)擦除循环)可以对应于结/正常擦除循环，而其他擦除循环(例如，第n擦除循环)可以对应于结擦除循环。
在CASE 5中，初始擦除循环可以对应于结擦除循环，并且可以被执行直到结擦除循环被判定为通过为止，而其他擦除循环可以对应于正常擦除循环。
在CASE 6中，初始擦除循环可以对应于正常擦除循环，并且可以被执行直到正常擦除循环被判定为通过为止，而其他擦除循环可以对应于结擦除循环。
例如，在基于可变模式的擦除操作中，可以以各种方式组合构成一个擦除操作的多个擦除循环。在实施例中，在以上情况中，当结验证操作的结果和正常验证操作的结果都指示通过时，可以不执行其余的擦除循环。在实施例中，在结/正常擦除循环期间，可以同时或单独地执行结验证操作和正常验证操作。
在单独地执行结验证操作和正常验证操作的情况下，通过特定擦除循环的验证操作的字线的存储单元可以在特定擦除循环之后的擦除循环中被禁止擦除。例如，在CASE 3中，在结字线的结存储单元在第二擦除循环中通过验证操作的情况下，与第三擦除循环相对应的结/正常擦除循环可以替换为正常擦除循环。
上面描述的CASE 1至CASE 6可以是一些示例，并且可以在不脱离本公开的技术思想的情况下进行各种改变或修改。
图19是示出根据示例实施例的图15的非易失性存储器件的擦除操作的流程图。参照图15和图19，在操作S610中，非易失性存储器件220可以接收擦除命令CMD_ERS和地址ADDR。
在操作S620中，非易失性存储器件220可以判定与地址ADDR相对应的选定存储块的编程/擦除循环的数目是否达到参考值。在实施例中，参考值可以表示指示特定的编程/擦除循环的数值。例如，参考值可以是“a”、“b”、“c”和“d”(a<b<c<d)，并且非易失性存储器件220可以判定编程/擦除循环的数目是否达到“a”、“b”、“c”或“d”。
当编程/擦除循环的数目达到参考值时，非易失性存储器件220可以执行操作S630；当编程/擦除循环的数目未达到参考值时，非易失性存储器件220可以执行操作S640。操作S630类似于图17的操作S540，因此将省略附加描述以避免重复。此外，操作S640类似于图17的操作S550，因此将省略附加描述以避免重复。
如上所述，每当选定存储块的编程/擦除循环的数目达到参考值时，非易失性存储器件220就可以对选定存储块执行结擦除操作。例如，因为并非在每个擦除操作都执行结擦除操作，所以可以减少由于结擦除操作引起的开销，并且可以防止由于结存储单元的阈值电压的增加而导致的读取错误。
如上所述，根据本公开的实施例的非易失性存储器件220可以基于各种方式对存储块的结字线执行擦除操作。
图20是示出根据示例实施例的图15的存储设备的操作的流程图。在实施例中，在参照图16A至图16C以及图17至图19描述的实施例中，给出了以下描述：在非易失性存储器件220处判定是否使用结擦除操作(即，在芯片级(on-chip)形式的非易失性存储器件220处实现与结擦除操作的公开相关联的组件)，但是本公开不限于此。例如，非易失性存储器件220可以基于存储器控制器210的明确请求来执行结擦除操作。
例如，参照图15和图20，在操作S710中，存储器控制器210可以向非易失性存储器件220发送第一命令CMD1和第一地址ADDR1。第一命令CMD1可以是针对与第一地址ADDR1相对应的选定存储块的结字线的读取命令。
在操作S720中，非易失性存储器件220可以响应于第一命令CMD1对与第一地址ADDR1相对应的选定存储块的结字线执行读取操作。在操作S730中，非易失性存储器件220可以向存储器控制器210发送读取数据。在实施例中，在操作S720中对结字线执行的读取操作可以类似于在图17的操作S520中对结字线执行的单元计数操作。例如，在操作S720中读取的数据可以包括单元计数值CV。
在操作S740中，存储器控制器210可以将单元计数值CV与参考值REF进行比较。当单元计数值CV大于参考值REF时，在操作S750中，存储器控制器210可以向非易失性存储器件220发送第一擦除命令CMD_ERS1和第一地址ADDR1。在操作S760中，非易失性存储器件220可以响应于第一擦除命令CMD_ERS1对与第一地址ADDR1相对应的选定存储块执行擦除操作。在这种情况下，非易失性存储器件220可以基于可变模式来执行擦除操作。在实施例中，操作S760类似于图17的操作S540，因此将省略附加描述以避免重复。
当单元计数值CV不大于参考值REF时，在操作S770中，存储器控制器210可以向非易失性存储器件220发送第二擦除命令CMD_ERS2和第一地址ADDR1。在操作S780中，非易失性存储器件220可以响应于第二擦除命令CMD_ERS2，对与第一地址ADDR1相对应的选定存储块执行擦除操作。在这种情况下，非易失性存储器件220可以基于正常模式执行擦除操作。在实施例中，操作S780类似于图17的操作S550，因此将省略附加描述以避免重复。
如上所述，存储器控制器210可以基于与特定存储块的结字线相关联的单元计数值来确定擦除特定存储块的方案。存储器控制器210可以向非易失性存储器件220发送与所确定的擦除方案相对应的擦除命令。
在实施例中，存储器控制器210可以管理非易失性存储器件220中包括的存储块的编程/擦除计数。在特定存储块的编程/擦除循环的数目(或编程/擦除计数)达到参考值的情况下，存储器控制器210可以基于根据图20的流程图的操作(或者方法或过程)对特定存储块执行擦除操作。
图21是示出根据示例实施例的图15的非易失性存储器件的操作的流程图。图22是用于描述根据示例实施例的根据图21的流程图的操作的示图。参照图15、图21和图22，在操作S810中，非易失性存储器件220可以接收编程命令CMD_PGM、地址ADDR和数据“DATA”。在操作S820中，非易失性存储器件220可以通过对与地址ADDR相对应的选定字线(例如，选定正常字线)执行编程操作来存储数据“DATA”。
在操作S830中，非易失性存储器件220可以判定选定字线是否是预定字线。
当判定出选定字线是预定字线时，在操作S840中，非易失性存储器件220可以执行结擦除操作，例如，与结字线相关联的擦除操作。参照图10描述了结擦除操作，因此将省略附加描述以避免重复。
如上所述，非易失性存储器件220可以在执行了与特定字线相关联的编程操作之后执行结擦除操作。例如，如图22所示，假设特定存储块包括第一字线WL1至第八字线WL8以及第一结字线CWL1和第二结字线CWL2。在这种情况下，编程序列可以如下：第八字线编程WL8 PGM、第七字线编程WL7 PGM、第六字线编程WL6 PGM、第五字线编程WL5 PGM、第四字线编程WL4 PGM、第三字线编程WL3 PGM、第二字线编程WL2 PGM和第一字线编程WL1 PGM。
在图22的CASE 1中，预定字线可以是第一字线WL1。在这种情况下，在完成第一字线编程WL1 PGM之后，非易失性存储器件220可以对第一结字线CWL1和第二结字线CWL2执行擦除操作CWL1/CWL2 ERS。第一字线WL1可以表示存储块中的最后进行编程操作的字线。
在图22的CASE 2中，预定字线可以是第五字线WL5。在这种情况下，在完成第五字线编程WL5 PGM之后，非易失性存储器件220可以对第一结字线CWL1和第二结字线CWL2执行擦除操作CWL1/CWL2 ERS。第五字线WL5可以表示与结字线相邻的字线。
上面描述的CASE 1和CASE 2是简单的示例，并且本公开不限于此。可以以各种方式确定预定字线，并且一个存储块可以包括一条或更多条预定字线。
尽管在图21和图22中未示出，但是在第一编程(即，第八字线编程WL8 PGM)在选定存储块处被执行的情况下，非易失性存储器件220可以首先对选定存储块执行擦除操作，然后可以执行第八字线编程WL8 PGM。在这种情况下，非易失性存储器件220可以如上所述基于可变模式执行擦除操作。
图23是根据本公开的示例实施例的存储器件的截面图。参照图23，存储器件1400可以具有芯片对芯片(C2C)结构。C2C结构可以指通过以下方式形成的结构：在第一晶片上制造包括单元区域CELL的上芯片，在不同于第一晶片的第二晶片上制造包括外围电路区域PERI的下芯片，然后以接合方式连接上芯片和下芯片。例如，接合方式可以包括将形成在上芯片的最上面的金属层上的接合金属与形成在下芯片的最上面的金属层上的接合金属电连接的方法。例如，接合金属可以包括用于Cu-Cu接合的铜(Cu)。然而，实施例不限于此。例如，接合金属可以由铝(Al)或钨(W)形成。
存储器件1400的外围电路区域PERI和单元区域CELL均可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
外围电路区域PERI可以包括：第一衬底1210，层间绝缘层1215，形成在第一衬底1210上的多个电路元件1220a、1220b和1220c，分别连接到多个电路元件1220a、1220b和1220c的第一金属层1230a、1230b和1230c，以及形成在第一金属层1230a、1230b和1230c上的第二金属层1240a、1240b和1240c。电路元件1220a、1220b和1220c均可以包括一个或更多个晶体管。在实施例中，第一金属层1230a、1230b和1230c可以由具有相对高电阻的钨形成，第二金属层1240a、1240b和1240c可以由具有相对低电阻的铜形成。
在图23所示的实施例中，即使示出并描述了第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c，第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c也不限于此，并且还可以在第二金属层1240a、1240b和1240c上形成一个或更多个金属层。形成在第二金属层1240a、1240b和1240c上的一个或更多个金属层中的至少一部分金属层可以由电阻低于形成第二金属层1240a、1240b和1240c的铜的电阻的铝等形成。
层间绝缘层1215可以设置在第一衬底1210上以覆盖多个电路元件1220a、1220b和1220c、第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c。层间绝缘层1215可以包括诸如氧化硅、氮化硅等的绝缘材料。
下接合金属1271b和1272b可以在字线接合区域WLBA中形成在第二金属层1240b上。在字线接合区域WLBA中，外围电路区域PERI的下接合金属1271b和1272b可以通过接合方式电连接到单元区域CELL的上接合金属1371b和1372b。下接合金属1271b和1272b以及上接合金属1371b和1372b可以由铝、铜、钨等形成。
此外，单元区域CELL中的上接合金属1371b和1372b可以被称为“第一金属焊盘”，外围电路区域PERI中的下接合金属1271b和1272b可以被称为“第二金属焊盘”。第一金属焊盘和第二金属焊盘可以以接合方式彼此连接。
单元区域CELL可以包括至少一个存储块。单元区域CELL可以包括第二衬底1310、层间绝缘层1315和公共源极线1320。在第二衬底1310上，多条字线1331至1338(即，1330)可以在垂直于第二衬底1310的上表面的方向((即，Z轴方向)上堆叠。串选择线和接地选择线可以分别布置在多条字线1330上和下方，并且多条字线1330可以设置在串选择线与接地选择线之间。
多条字线1330在X轴方向上的宽度可以是不同的。随着从外围电路区域PERI的第一衬底1210到多条字线1330中的相应字线的距离增加，多条字线1330中的相应字线的宽度增加。同样地，随着从单元区域CELL的第二衬底1310到多条字线1330中的相应字线的距离增加，多条字线1330中的相应字线的宽度减小。
在位线接合区域BLBA中，沟道结构CH可以在垂直于第二衬底1310的上表面的方向上延伸，并且可以穿过多条字线1330、串选择线和接地选择线。沟道结构CH可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接到第一金属层1350c和第二金属层1360c。沟道结构CH的数据存储层、沟道层和掩埋绝缘层可以形成在沟道孔中。在示例实施例中，第一金属层1350c可以是位线接触，并且第二金属层1360c可以是位线。在实施例中，位线1360c可以在平行于第二衬底1310的上表面的第一方向(即，Y轴方向)上延伸。
层间绝缘层1315可以设置在第二衬底1310上以覆盖公共源极线1320、多条字线1330、多个单元接触插塞1340、第一金属层1350a、1350b和1350c以及第二金属层1360a、1360b和1360c。层间绝缘层1315可以包括诸如氧化硅、氮化硅等的绝缘材料。
在图23所示的实施例中，其中设置有沟道结构CH、位线1360c等的区域可以被定义为位线接合区域BLBA。在位线接合区域BLBA中，位线1360c可以电连接到在外围电路区域PERI中提供页面缓冲器1393的电路元件1220c。例如，位线1360c可以在单元区域CELL中连接到上接合金属1371c和1372c，并且上接合金属1371c和1372c可以连接到与页面缓冲器1393的电路元件1220c连接的下接合金属1271c和1272c。页面缓冲器1393可以被包括在图1的输入/输出电路140中。
在字线接合区域WLBA中，多条字线1330可以在垂直于第一方向并且平行于第二衬底1310的上表面的第二方向(即，X轴方向)上延伸，并且可以连接到多个单元接触插塞1341至1347(即，1340)。字线1330和单元接触插塞1340可以在由多条字线1330中的至少一些字线提供的焊盘处彼此连接，多条字线1330在第二方向上以不同的长度延伸。第一金属层1350b和第二金属层1360b可以顺序地连接到与字线1330连接的每个单元接触插塞1340的上部。在字线接合区域WLBA中，单元接触插塞1340可以通过单元区域CELL的上接合金属1371b和1372b以及外围电路区域PERI的下接合金属1271b和1272b连接到外围电路区域PERI。
单元接触插塞1340可以电连接到在外围电路区域PERI中提供行译码器1394的电路元件1220b。行译码器1394可以对应于图1的地址译码器120。在实施例中，构成行译码器1394的电路元件1220b的工作电压可以不同于构成页面缓冲器1393的电路元件1220c的工作电压。例如，构成页面缓冲器1393的电路元件1220c的工作电压可以大于构成行译码器1394的电路元件1220b的工作电压。
公共源极线接触插塞1380可以设置在外部焊盘接合区域PA中。公共源极线接触插塞1380可以由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可以电连接到公共源极线1320。第一金属层1350a和第二金属层1360a可以顺序地堆叠在公共源极线接触插塞1380的上部。例如，其中设置有公共源极线接触插塞1380、第一金属层1350a和第二金属层1360a的区域可以被定义为外部焊盘接合区域PA。
同时，输入/输出焊盘1205和1305可以设置在外部焊盘接合区域PA中。参照图23，覆盖第一衬底1210的下表面的下绝缘膜1201可以形成在第一衬底1210的下方，并且第一输入/输出焊盘1205可以形成在下绝缘膜1201上。第一输入/输出焊盘1205可以通过第一输入/输出接触插塞1203连接到设置在外围电路区域PERI中的多个电路元件1220a、1220b和1220c中的至少一者，并且可以通过下绝缘膜1201与第一衬底1210分隔开。另外，可以在第一输入/输出接触插塞1203与第一衬底1210之间设置侧绝缘膜，以将第一输入/输出接触插塞1203与第一衬底1210电分隔开。
参照图23，覆盖第二衬底1310的上表面的上绝缘膜1301可以形成在第二衬底1310上，并且第二输入/输出焊盘1305可以设置在上绝缘膜1301上。第二输入/输出焊盘1305可以通过第二输入/输出接触插塞1303以及外围电路区域PERI的下接合金属1271a和1272a，连接到设置在外围电路区域PERI中的多个电路元件1220a、1220b和1220c中的至少一者。在实施例中，第二输入/输出焊盘1305可以电连接到电路元件1220a。
根据实施例，第二衬底1310和公共源极线1320可以不设置在其中设置有第二输入/输出接触插塞1303的区域中。此外，第二输入/输出焊盘1305可以在第三方向(即，Z轴方向)上不与字线1330交叠。参照图23，第二输入/输出接触插塞1303可以在与第二衬底1310的上表面平行的方向上与第二衬底1310分隔开，并且可以穿过单元区域CELL的层间绝缘层1315和上绝缘膜1301，以连接到第二输入/输出焊盘1305和单元区域CELL的上金属图案1371a。
根据实施例，可以选择性地形成第一输入/输出焊盘1205和第二输入/输出焊盘1305。例如，存储器件1400可以仅包括设置在与第一衬底1210接触的下绝缘膜1201上的第一输入/输出焊盘1205或设置在与第二衬底1310接触的上绝缘膜1301上的第二输入/输出焊盘1305。或者，存储器件1400可以包括第一输入/输出焊盘1205和第二输入/输出焊盘1305两者。
在单元区域CELL和外围电路区域PERI中分别包括的外部焊盘接合区域PA和位线接合区域BLBA中的每一者中，最上面的金属层中的金属图案可以被设置为虚设图案，或者可以不存在最上面的金属层。
在外部焊盘接合区域PA中，存储器件1400可以包括位于外围电路区域PERI的最上面的金属层中的下金属图案1273a，该下金属图案1273a对应于形成在单元区域CELL的最上面的金属层中的上金属图案1372a，并且具有与单元区域CELL的上金属图案1372a相同的形状。在外围电路区域PERI中，形成在外围电路区域PERI的最上面的金属层中的下金属图案1273a可以不连接到接触。如上所述，在外部焊盘接合区域PA中，上金属图案1372a可以形成在单元区域CELL的最上面的金属层中，该上金属图案1372a对应于形成在外围电路区域PERI的最上面的金属层中的下金属图案1273a，并且具有与外围电路区域PERI的下金属图案1273a相同的形状。
下接合金属1271b和1272b可以在字线接合区域WLBA中形成在第二金属层1240b上。在字线接合区域WLBA中，外围电路区域PERI的下接合金属1271b和1272b可以通过Cu-Cu接合方式电连接到单元区域CELL的上接合金属1371b和1372b。
此外，在位线接合区域BLBA中，上金属图案1392可以形成在单元区域CELL的最上面的金属层中，该上金属图案1392对应于形成在外围电路区域PERI的最上面的金属层中的下金属图案1252，并且具有与外围电路区域PERI的下金属图案1252相同的形状。可以不在形成在单元区域CELL的最上面的金属层中的上金属图案1392上形成接触。
在实施例中，与形成在单元区域CELL和外围电路区域PERI中的一个区域的最上面的金属层中的金属图案相对应并且具有与该金属图案相同的形状的增强金属图案可以形成在单元区域CELL和外围电路区域PERI中的另一个区域的最上面的金属层中。可以不在增强金属图案上形成接触图案。
在实施例中，图23的存储器件1400可以是参照图1至图15、图16A至图16C以及图17至图22描述的非易失性存储器件100和220之一。例如，存储器件1400可以基于参照图1至图15、图16A至图16C以及图17至图22描述的操作方法来执行擦除操作。在示例实施例中，单元区域CELL可以对应于图1中的存储单元阵列110。在示例实施例中，外围电路区域PERI可以对应于图1中的地址译码器120、电压发生器130、输入/输出电路140和控制逻辑电路150中的至少一者。
图24是示出应用了根据本公开的非易失性存储器件的固态硬盘(SSD)系统的框图。参照图24，SSD系统2000可以包括主机2100和存储设备2200。存储设备2200可以通过信号连接器2201与主机2100交换信号SIG，并且可以通过电源连接器2202被供应电力PWR。存储设备2200包括SSD控制器2210、多个非易失性存储器2221至222n、辅助电源2230和缓冲存储器2240。
SSD控制器2210可以响应于从主机2100接收的信号SIG来控制多个非易失性存储器2221至222n。多个非易失性存储器2221至222n可以在SSD控制器2210的控制下操作。辅助电源2230通过电源连接器2202连接到主机2100。辅助电源2230可以通过从主机2100供应的电力PWR充电。当不能从主机2100顺利地供应电力PWR时，辅助电源2230可以为SSD 2200供电。缓冲存储器2240可以用作存储设备2200的缓冲存储器。
在实施例中，多个非易失性存储器2221至222n均可以被配置为执行参照图1至图15、图16A至图16C以及图17至图22描述的擦除操作。或者，SSD控制器2210可以允许多个非易失性存储器2221至222n执行参照图1至图15、图16A至图16C以及图17至图22描述的擦除操作。
根据本公开，非易失性存储器件可以包括多层堆叠的存储块。非易失性存储器件可以通过对位于堆叠的存储器结构的结部分处的结字线执行擦除操作(即，通过对连接到结字线的存储单元执行擦除操作)来防止由于连接到结字线的存储单元的阈值电压变化而引起的读取错误。因此，提供了具有提高的可靠性的非易失性存储器件的擦除方法和存储设备的操作方法。
尽管已经参照本公开的示例性实施例描述了本公开，但是对于本领域普通技术人员将明显的是，在不脱离由所附权利要求阐述的本公开的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (20)

1.一种非易失性存储器件的擦除方法，所述非易失性存储器件包括存储块，所述存储块包括形成在衬底上的第一结构和形成在所述第一结构上的第二结构，所述第一结构包括连接到第一正常单元和第一结存储单元的多条第一字线，所述第二结构包括连接到第二正常单元和第二结存储单元的多条第二字线，所述方法包括：
在字线设置阶段期间，向所述多条第一字线中的与所述第一结构的所述第一正常单元连接的第一正常字线和所述多条第二字线中的与所述第二结构的所述第二正常单元连接的第二正常字线施加字线擦除电压；以及
在所述字线设置阶段期间，向所述多条第一字线中的与所述第一结构的所述第一结存储单元连接的第一结字线和所述多条第二字线中的与所述第二结构的所述第二结存储单元连接的第二结字线中的至少一者施加小于所述字线擦除电压的结字线擦除电压，
其中，所述第一结字线是所述多条第一字线当中与所述第二结构相邻的字线，所述第二结字线是所述多条第二字线当中与所述第一结构相邻的字线。
2.根据权利要求1所述的方法，其中，所述第一结构还包括第一沟道，所述第一沟道穿过所述第一正常字线和所述第一结字线，
其中，所述第二结构还包括第二沟道，所述第二沟道穿过所述第二正常字线和所述第二结字线。
3.根据权利要求2所述的方法，其中，穿过所述第一结字线的所述第一沟道的直径大于穿过所述第二结字线的所述第二沟道的直径。
4.根据权利要求1所述的方法，其中，所述第一结字线与所述第二结字线之间的距离大于相邻的所述第一正常字线之间的距离或相邻的所述第二正常字线之间的距离。
5.根据权利要求1所述的方法，还包括：
在所述字线设置阶段期间，向位于所述第一正常字线与所述第一结字线之间的第一虚设字线施加第一电压；以及
在所述字线设置阶段期间，向位于所述第二正常字线与所述第二结字线之间的第二虚设字线施加所述第一电压。
6.根据权利要求1所述的方法，还包括：在所述字线设置阶段期间：
向连接到所述第一结构的公共源极线施加擦除电压；以及
向分别连接到一个或更多个接地选择晶体管的一条或更多条接地选择线施加小于所述擦除电压的第一电压，所述一条或更多条接地选择线位于所述第一正常字线与所述衬底之间。
7.根据权利要求6所述的方法，还包括：
在所述字线设置阶段期间，向位于所述第一正常字线与所述一条或更多条接地选择线之间的虚设字线施加所述第一电压。
8.根据权利要求1所述的方法，还包括：在所述字线设置阶段期间：
向连接到所述第二结构的位线施加擦除电压；以及
向分别连接到一个或更多个串选择晶体管的一条或更多条串选择线施加小于所述擦除电压的第一电压，所述一条或更多条串选择线位于所述第二正常字线与所述位线之间。
9.根据权利要求8所述的方法，还包括：
在所述字线设置阶段期间，向位于所述一条或更多条串选择线与所述第二正常字线之间的虚设字线施加所述第一电压。
10.根据权利要求1所述的方法，还包括：
当向所述第一结字线和所述第二结字线中的一者施加所述结字线擦除电压时，向所述第一结字线和所述第二结字线中的另一者施加大于所述结字线擦除电压的擦除禁止电压。
11.根据权利要求1所述的方法，还包括：
在所述字线设置阶段之后的擦除阶段期间，将所述第一正常字线和所述第二正常字线的电压保持在所述字线擦除电压；以及
在所述擦除阶段期间改变所述结字线擦除电压的电平。
12.根据权利要求11所述的方法，还包括：
在所述擦除阶段之后，对所述存储块执行擦除验证操作，
其中，所述的执行擦除验证操作包括：
向所述第一正常字线和所述第二正常字线施加擦除验证电压，以及
向所述第一结字线和所述第二结字线施加大于所述擦除验证电压的结验证电压。
13.一种非易失性存储器件的擦除方法，所述非易失性存储器件包括存储块，所述存储块包括形成在衬底上的第一结构和形成在所述第一结构上的第二结构，所述第一结构包括连接到第一正常单元和第一结存储单元的多条第一字线，所述第二结构包括连接到第二正常单元和第二结存储单元的多条第二字线，所述方法包括：
在字线设置阶段期间，向连接到所述第一结构的公共源极线施加擦除电压；
在所述字线设置阶段期间，向所述多条第一字线中的与所述第一结构的所述第一结存储单元连接的第一结字线和所述多条第二字线中的与所述第二结构的所述第二结存储单元连接的第二结字线中的至少一者施加小于所述擦除电压的结字线擦除电压；以及
在所述字线设置阶段之后的擦除阶段期间，将所述结字线擦除电压增加到第一电压，并向所述第一结字线和所述第二结字线中的所述至少一者施加所述第一电压，
其中，所述第一结字线是所述多条第一字线当中与所述第二结构相邻的字线，所述第二结字线是所述多条第二字线当中与所述第一结构相邻的字线。
14.根据权利要求13所述的方法，还包括：
在所述字线设置阶段期间，向所述多条第一字线中的第一正常字线和所述多条第二字线中的第二正常字线施加字线擦除电压，所述字线擦除电压大于所述结字线擦除电压且小于所述第一电压。
15.根据权利要求13所述的方法，还包括：
在所述字线设置阶段期间，向所述第一结构的多条第一正常字线和所述第二结构的多条第二正常字线施加所述第一电压。
16.根据权利要求13所述的方法，还包括：
在所述字线设置阶段期间，向与所述第二结构连接的位线施加所述擦除电压；
在所述字线设置阶段期间，向与连接到所述位线的串选择晶体管连接的串选择线施加第二电压，所述第二电压等于或大于所述字线擦除电压；以及
在所述字线设置阶段期间，向与连接到所述公共源极线的接地选择晶体管连接的接地选择线施加所述第二电压。
17.一种存储设备的操作方法，所述存储设备包括非易失性存储器件和存储器控制器，所述非易失性存储器件包括存储块，所述存储块包括形成在衬底上的第一结构和形成在所述第一结构上的第二结构，所述第一结构包括连接到第一正常单元和第一结存储单元的多条第一字线，所述第二结构包括连接到第二正常单元和第二结存储单元的多条第二字线，所述方法包括：
在所述存储器控制器处，向所述非易失性存储器件发送第一命令和第一地址；
在所述非易失性存储器件处，响应于所述第一命令对与所述第一地址相对应的存储块执行第一读取操作，以输出第一计数值；
当所述第一计数值大于参考值时，在所述存储器控制器处，向所述非易失性存储器件发送第一擦除命令和所述第一地址；以及
在所述非易失性存储器件处，响应于所述第一擦除命令对与所述第一地址相对应的所述存储块执行第一擦除操作，
其中，所述第一擦除操作包括：
在字线设置阶段期间，向所述多条第一字线中的与所述第一结构的所述第一正常单元连接的第一正常字线和所述多条第二字线中的与所述第二结构的所述第二正常单元连接的第二正常字线施加字线擦除电压；以及
在所述字线设置阶段期间，向所述多条第一字线中的与所述第一结构的所述第一结存储单元连接的第一结字线和所述多条第二字线中的与所述第二结构的所述第二结存储单元连接的第二结字线中的至少一者施加小于所述字线擦除电压的结字线擦除电压，
其中，所述第一结字线是所述多条第一字线当中与所述第二结构相邻的字线，所述第二结字线是所述多条第二字线当中与所述第一结构相邻的字线。
18.根据权利要求17所述的方法，其中，对所述存储块执行的所述第一读取操作是与所述第一结字线和所述第二结字线相关联的读取操作。
19.根据权利要求18所述的方法，还包括：
当所述第一计数值不大于所述参考值时，在存储器控制器处，向所述非易失性存储器件发送第二擦除命令和所述第一地址；以及
在所述非易失性存储器件处，响应于所述第二擦除命令对所述存储块执行第二擦除操作，
其中，所述第二擦除操作包括：
在所述字线设置阶段期间，向所述第一正常字线和所述第二正常字线施加所述字线擦除电压；以及
在所述字线设置阶段期间，向所述第一结字线和所述第二结字线施加大于所述字线擦除电压的擦除禁止电压。
20.根据权利要求18所述的方法，还包括：
当所述存储块的编程/擦除循环的数目达到参考范围时，在所述存储器控制器处，向所述非易失性存储器件发送所述第一擦除命令和所述第一地址。
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