KR20020089606A - 반도체 메모리 장치 및 그것의 독출 방법 - Google Patents

반도체 메모리 장치 및 그것의 독출 방법 Download PDF

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KR20020089606A
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Abstract

여기에 개시되는 반도체 메모리 장치는 감지 증폭 회로와 제어 로직을 포함한다. 상기 제어 로직은 감지 증폭 회로가 활성화/비활성화되도록 제어한다. 감지 증폭 회로의 비활성화는 상기 감지 증폭 회로의 출력 신호들의 전압차가 소정의 임계 전압에 도달하였는 지의 여부를 검출하는 제어 로직에 의해서 수행된다. 이러한 회로 구성에 따르면, 감지 증폭 회로에 의해서 소모되는 전류가 최소화된다.

Description

반도체 메모리 장치 및 그것의 독출 방법{SEMICONDUCTOR MEMORY DEVICE AND READING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 랜덤 액세스 메모리 장치에 사용되는 감지 증폭기 회로에 관한 것이다.
반도체 메모리 장치의 전력 소비를 줄이기 위해서, 일반적으로, 단일 반도체 메모리 장치 (또는 칩)의 동작 전압 또는 칩 내부의 메모리 모듈의 동작 전압을 낮추는 기술들이 제안되어 왔다. 동작 전압이 낮아짐에 따라 반도체 메모리 장치와 외부 시스템과의 인터페이스에 문제가 생기고 내부의 낮은 전압으로 인한 문제도 발생하게 된다. 외부 시스템과의 인터페이스 문제는 메모리 장치와 외부 시스템과의 동작 전압 차이로 인해 별도의 레귤레이터나 인터페이스 회로를 필요로 한다는 점이다. 그러한 인터페이스 회로의 추가적인 구현은 면적 및 전력 소비의 증가 원인이 된다. 내부의 낮은 전압으로 인한 문제는 공정 및 설계로 인해서 발생하는데,내부 소자를 낮은 전압에서 동작시킴에 따라 생기는 낮은 드레솔드 전압의 영향으로 인해 서브 드레솔드 누설 전류가 생성되고, 브레이크다운 전압의 저하에 따른 신뢰성이 저하되고 그리고 잡음 특성 약화로 인해 안정도가 떨어진다는 점이다.
메모리 장치의 전력 소비를 개선시키기 위해서는, 그러므로, 앞서 언급된 문제점으로 인해 동작 전압을 낮추는 방법 대신에, 메모리 자체의 전력 소비를 줄이는 방법에 지금까지 연구의 초점이 맞추어져 왔다. 현재까지 발표된 메모리 장치 자체의 전력 소비를 감소시키는 방법에는, 메모리 출력단의 증폭기 구조를 개선하는 방법, 저전압 스윙 버스를 사용하는 방법, 다수로 분할된(multi-divided) 모듈을 사용하는 방법, 메모리 면적을 줄이는 방법, 등이 그것이다. 그 외에 메모리 데이터의 출력단을 양쪽에 배치하여 비트 라인 커패시턴스를 줄임으로써 동작 속도를 향상시키는 방법도 제시되었다.
메모리 출력단의 증폭기 구조를 개선하는 방법은 U.S. Patent No. 4,644,197에 "REDUCED POWER SENSE AMPLIFIER"라는 제목으로, U.S. Patent. No. 4,791,324에 "CMOS DIFFERENTIAL-AMPLIFIER SENSE AMPLIFIER"라는 제목으로, 그리고 U.S. Patent No. 5,055,720에 "CURRENT MIRROR SENSE AMPLIFIER WITH REDUCED CURRENT CONSUMPTION AND ENHANCED OUTPUT SIGNAL"라는 제목으로 각각 게재되어 있다.
일반적으로, 데이터 비트 수가 많은 경우 (비트 구조가 증가되는 경우) 그리고 전체 메모리의 크기가 작은 경우, 상대적으로 많은 양의 전류가 메모리 전체의 출력단 (예를 들면, 감지 증폭기 회로를 포함하는 부분)에서 소모된다. 고속 SRAM에 있어서, 증폭기 회로의 성능이 향상되도록 증폭기 회로의 속도를 향상시키는 경우, 증폭기 회로의 속도 향상에 따른 전류 흐름의 증가는 불가피하다.
종래 기술에 따른 감지 증폭 회로를 보여주는 도 7을 참조하면, 감지 증폭 회로는 이 분야에 잘 알려진 차동 증폭기 회로로 구성된다. 즉, 감지 증폭 회로는 전류 미러를 구성하는 PMOS 트랜지스터들 (MP1, MP2), 데이터 라인들 (DL, DLB)에 연결된 NMOS 트랜지스터들 (MN1, MN2) 그리고 전류원으로서 동작하고 SAEN 신호에 의해서 제어되는 NMOS 트랜지스터 (MN3)로 구성된다. 상기 감지 증폭 회로가 멀티플렉서 (또는 열 디코더로부터의 열 선택 신호에 응답하여 열 또는 비트 라인 쌍을 선택하는 열 선택 회로)를 통해 비트 라인 쌍에 연결됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
전류원으로서 사용되는 NMOS 트랜지스터 (MN3)의 게이트 단자에 인가되는 SAEN 신호는 클럭 신호에 동기된 클럭 신호이다. 그러므로, NMOS 트랜지스터 (MN3)를 통한 전류 통로는 감지 증폭 회로에 사용되는 SAEN 신호에 비례하여 형성될 것이다. 내장되는 SRAM의 크기가 작음에 따라 상대적으로 감지 증폭 회로에 흐르는 소비 전력의 분포는 매우 중요하며, 또한 데이터 라인 버스의 크기에 비례하여 감지 증폭 회로의 소비 전력의 분포 내용은 상대적으로 커질 것이다.
본 발명의 목적은 감지 증폭기 회로에 의해서 소모되는 전력을 최소화시킬 수 있는 반도체 메모리 장치 및 그것의 제어 방법에 관한 것이다.
도 1은 본 발명에 따른 반도체 메모리 장치를 보여주는 블럭도;
도 2는 도 1에 도시된 독출 회로 및 제어 로직의 바람직한 실시예를 보여주는 회로도;
도 3은 도 2에 도시된 RS 플립플롭의 바람직한 실시예;
도 4는 도 2에 도시된 독출 회로 및 제어 로직의 동작을 설명하기 위한 동작 타이밍도;
도 5a 내지 도 5d는 본 발명에 따른 반도체 메모리 장치의 독출 동작시 워드 라인, 비트 라인 쌍, 감지 증폭 회로, 그리고 제어 로직의 출력 파형들을 보여주는 파형도;
도 6은 종래 기술과 본 발명의 감지 증폭 회로의 동작 시간에 따른 평균 동작 전류를 보여주는 도면;
도 7은 종래 기술에 따른 감지 증폭 회로를 보여주는 회로도; 그리고
도 8a 내지 도 8d는 종래 기술에 따른 반도체 메모리 장치의 독출 동작시 워드 라인, 비트 라인 쌍, 그리고 감지 증폭 회로의 출력 파형들을 보여주는 파형도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 메모리 셀 어레이120 : 행 디코더 회로
140 : 비트 라인 로드 회로160 : 멀티플렉서
180 : 열 디코더 회로200 : 독출 회로
220 : 기입 회로240 : 입력 데이터 레지스터
260 : 제어 로직280 : 출력 버퍼
201 : 감지 증폭 회로
(구성)
상술한 제반 목적을 달성하기 위한 본 발명에 따르면, 반도체 메모리 장치는 한 쌍의 비트 라인들과 워드 라인에 연결되고, 데이터 정보를 저장하는 메모리 셀과; 독출 동작시 소정의 제어 신호에 응답하여 상기 비트 라인들 상의 차동 입력 신호들을 감지하고 감지 결과로서 차동 출력 신호들을 출력하는 감지 증폭 회로와; 그리고 상기 독출 동작시 감지 증폭 인에이블 신호의 활성화에 따라 상기 제어 신호를 활성화시키고, 상기 차동 출력 신호들의 전압차가 소정의 임계 전압에 도달하였는 지의 여부를 검출하여 상기 활성화된 인에이블 신호를 비활성화시키는 제어 로직을 포함한다.
이 실시예에 있어서, 상기 제어 로직은 상기 차동 출력 신호들의 전압차가 상기 임계 전압에 도달하는 지의 여부를 검출하는 검출 회로와; 그리고 상기 검출 회로의 출력 신호 및 상기 감지 증폭 인에이블 신호에 응답하여 상기 제어 신호를 발생하는 제어 신호 발생 회로를 포함하며, 상기 제어 신호는 상기 감지 증폭 인에이블 신호의 활성화에 의해서 활성화되고, 상기 활성화된 제어 신호는 상기 검출 회로의 출력 신호의 활성화에 의해서 비활성화된다.
이 실시예에 있어서, 상기 검출 회로는 배타적 오어 게이트로 구성되며, 상기 게이트는 상기 차동 입력 신호들을 받아들이는 입력 단자들 및, 상기 차동 출력 신호들의 전압차가 상기 임계 전압에 도달하는 지의 여부를 나타내는 출력 신호를 출력하는 출력 단자를 갖는다.
이 실시예에 있어서, 상기 임계 전압은 상기 배타적 오어 게이트의 임계 전압이다.
이 실시예에 있어서, 상기 제어 신호 발생 회로는 세트 단자, 리세트 단자 및 출력 단자를 갖는 RS 플립플롭으로 구성되며, 상기 세트 단자에는 상기 감지 증폭 인에이블 신호가 인가되고 상기 리세트 단자에는 상기 검출 회로의 출력 신호가 인가되고 상기 출력 단자는 상기 제어 신호를 출력한다.
이 실시예에 있어서, 상기 감지 증폭 회로는 차동 입력 단자들과 차동 출력 단자들을 갖는 차동 증폭 회로로 구성된다.
이 실시예에 있어서, 상기 메모리 셀은 스태틱 랜덤 액세스 메모리 셀이다.
본 발명의 다른 특징에 따르면, 반도체 메모리 장치의 독출 방법이 제공된다. 상기 반도체 메모리 장치는 한 쌍의 비트 라인들과 워드 라인에 연결되고, 데이터 정보를 저장하는 메모리 셀과; 그리고 독출 동작시 상기 비트 라인들을 통해 상기 메모리 셀에 저장된 데이터 정보를 감지하는 감지 증폭 회로를 포함한다. 상기 독출 방법에 의하면, 상기 감지 증폭 회로를 활성화시킨 후, 상기 감지 증폭 회로의 감지 결과로서 출력되는 차동 출력 신호들의 전압차가 소정의 임계 전압에 도달하는 였는 지의 여부가 검출된다. 상기 차동 출력 신호들의 전압차가 소정의 임계 전압에 도달할 때, 상기 감지 증폭 회로가 비활성화된다.
(작용)
이러한 장치 및 방법에 의하면, 감지 증폭 회로의 동작 시간이 최소화될 수 있다.
(실시예)
이하 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다. 본 발명은 스태틱 랜덤 액세스 메모리 장치를 이용하여 설명될 것이다. 하지만, 본 발명이 스태틱 랜덤 액세스 메모리 장치에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 1은 본 발명에 따른 반도체 메모리 장치를 보여주는 블럭도이다. 도 1에서, 반도체 메모리 장치는 메모리 셀 어레이 (100)를 포함하며, 메모리 셀 어레이 (100)는 행들을 따라 배열된 복수 개의 워드 라인들 (WLm) (m=0-i) 및 열들을 따라 배열된 복수 개의 비트 라인 쌍들 (BLn, BLnB) (n=0-j). 각 쌍의 비트 라인들 사이에는 대응하는 워드 라인들에 각각 연결된 복수 개의 메모리 셀들 (MC)이 배열된다. 상기 메모리 셀 (MC)은 스태틱 랜덤 액세스 메모리 셀로 구성된다. 상기 워드 라인들 (WLm)은 행 어드레스에 대응하는 행을 선택하기 위한 행 디코더 회로 (이하, "X-DEC"라 표기함) (120)에 연결된다.
상기 비트 라인들의 일측에는 비트 라인 로드 회로 (140)가 연결되고, 타측에는 멀티플렉서 (160)가 연결된다. 상기 비트 라인 로드 회로 (140)는 데이터 기입/독출 동작시에 상기 비트 라인 쌍들 (BLn, BLnB)을 프리챠지한다. 상기 멀티플렉서 (160)는 열 디코더 회로 (이하, "Y-DEC"라 표기함) (180)로부터 제공되는 열 선택 신호들에 따라 상기 비트 라인 쌍들 (BLn, BLnB) 중 일부를 선택한다. 그렇게 선택된 비트 라인 쌍들은 독출 동작시 독출 회로 (200)에 연결되고 기입 동작시 기입 회로 (220)에 연결된다. 상기 기입 회로 (220)는 기입 동작시 데이터 입력 레지스터 (240)를 통해 외부로부터 제공되는 기입 데이터에 따라 상기 선택된 비트 라인 쌍들을 구동한다. 상기 독출 회로 (200)는 제어 로직 (260)의 제어 하에서 상기선택된 비트 라인 쌍들에 대응하는 메모리 셀들의 데이터를 감지한다. 그렇게 감지된 데이터는 출력 버퍼 (280)를 통해 외부로 출력된다. 상기 독출 회로 (200)는 데이터 라인 쌍들 (DL, DLB)에 각각 대응하는 복수 개의 감지 증폭 회로들을 포함한다.
상기 제어 로직 (260)은 독출 동작시 클럭 신호에 동기되어 내부적으로 생성된 감지 증폭 인에이블 신호 (SAEN)에 응답하여 제어 신호 (EN)를 활성화시킨다. 상기 제어 신호 (EN)가 활성화될 때, 상기 독출 회로 (200)는 상기 선택된 비트 라인 쌍들을 통해 메모리 셀들에 저장된 데이터를 감지한다. 상기 제어 로직 (260)은 상기 독출 회로 (200)의 출력에 응답하여 상기 활성화된 제어 신호 (EN)를 비활성화시킨다. 상기 제어 신호 (EN)가 비활성화될 때, 상기 독출 회로 (200)는 비활성화되고 독출 회로 (200)는 더 이상 전류를 소모하지 않는다. 이는 이하 도 2를 참조하여 좀 더 구체적으로 설명될 것이다.
도 2에는 한 쌍의 비트 라인들에 대응하는 데이터 라인들 (DL, DLB)에 관련된 감지 증폭 회로 및 제어 로직이 도시되어 있다. 독출 회로 (200)를 구성하는 감지 증폭 회로 (201)는 차동 증폭기로 구성되며, 2개의 PMOS 트랜지스터들 (MP10, MP12)과 3개의 NMOS 트랜지스터들 (MN10, MN12, MN14)로 구성된다. 상기 PMOS 트랜지스터 (MP10)는 전원 전압 (VCC)에 연결된 소오스 및 OUTB 노드에 공통 연결된 게이트 및 드레인을 갖는다. 전원 전압에 연결된 소오스를 갖는 PMOS 트랜지스터 (MP12)는 상기 PMOS 트랜지스터 (MP10)의 게이트에 연결된 게이트 및 OUT 노드에 연결된 드레인을 갖는다. 데이터 라인 (DL)에 연결된 게이트를 갖는 상기 NMOS 트랜지스터 (MN10)는 상기 OUTB 노드에 연결된 드레인과 NMOS 트랜지스터 (MN14)를 통해 접지된 소오스를 갖는다. 상기 NMOS 트랜지스터 (MN10)는 데이터 라인 (DLB)에 연결된 게이트, 상기 OUT 노드에 연결된 드레인, 그리고 상기 NMOS 트랜지스터 (MN14)를 통해 접지된 소오스를 갖는다. 상기 NMOS 트랜지스터 (MN14)는 제어 로직 (260)으로부터의 제어 신호 (EN)에 따라 턴 온/오프된다.
상기 제어 로직 (260)은 상기 감지 증폭 회로 (201)의 노드들 (OUT, OUTB)에 연결된 입력 단자들을 갖는 배타적 오어 게이트 (이하, "XOR 게이트"라 표기함) (G1)를 포함한다. 상기 배타적 오어 게이트 (G1)는 OUT 및 OUTB 노드들 상의 전압들의 전압차가 소정의 임계 전압에 도달하였는 지의 여부를 검출하는 검출 회로로서 동작한다. 상기 검출 회로의 임계 전압은 XOR 게이트 (G1)의 임계 전압이다. 상기 제어 로직 (260)은 RS 플립플롭 (FF)을 더 포함하며, 상기 RS 플립플롭 (FF)은 세트 단자 (S), 리세트 단자 (R), 그리고 출력 단자 (Q)를 갖는다. 상기 세트 단자 (S)에는 클럭 신호에 동기되어 내부적으로 생성된 감지 증폭 인에이블 신호 (SAEN)가 인가되고, 상기 리세트 단자 (R)에는 XOR 게이트 (G1)의 출력 신호 (DET)가 인가된다. 상기 출력 단자 (Q)는 상기 제어 신호 (EN)를 출력한다. 이러한 회로 구성에서, 감지 증폭 인에이블 신호 (SAEN)가 로우-하이 천이를 가질 때 (또는 활성화될 때) 상기 제어 신호 (EN)는 로우 레벨에서 하이 레벨로 천이하며 감지 증폭 회로 (201)의 전류 통로가 형성된다. XOR 게이트 (G1)의 출력 신호가 로우-하이 천이를 가질 때 (또는 활성화될 때) 상기 활성화된 제어 신호 (EN)는 로우 레벨이 되며 감지 증폭 회로 (201)의 전류 통로는 차단된다. 상기 RS 플립플롭 (FF)의 바람직한 실시예가 도 3에 도시되어 있다.
회로 동작에 있어서, 반도체 메모리 장치가 독출 동작 모드에 진입하면, X-DEC (120), 멀티플렉서 (180) 그리고 Y-DEC (180)에 의해서 임의의 메모리 셀(들)이 선택된다. 즉, 워드 라인 (WL)이 활성화된다 (도 5a 참조). 그 다음에, 비트 라인들 (BL, BLB)/데이터 라인들 (DL, DLB) 상의 전압들은, 도 4에 도시된 바와 같이, 선택된 메모리 셀에 저장된 데이터에 따라 변화된다 (도 5b 참조). 그 다음에, 클럭 신호 (Clock)에 동기되어 내부적으로 생성된 감지 증폭 인에이블 신호 (SAEN)는 로우 레벨에서 하이 레벨로 천이한다. 감지 증폭 인에이블 신호 (SAEN)의 활성화에 따라 제어 로직 (260)로부터의 제어 신호 (EN)가 하이로 활성화된다 (도 5a 참조). 이는 감지 증폭 회로 (201)가 활성화되게 하며, 출력 노드들 (OUT, OUTB)의 전압들은 데이터 라인들 (DL, DLB) 상의 전압들에 따라 변화된다. 즉, 상기 출력 노드들 (OUT, OUTB) 상의 전압들의 전압차가 점차적으로 증가된다 (도 5c 참조).
상기 출력 노드들 (OUT, OUTB) 상의 전압들의 전압차가 점차적으로 증가되어 검출 회로로서 동작하는 XOR 게이트 (G1)의 임계 전압에 도달하면, XOR 게이트 (G1)는 상기 출력 노드들 (OUT, OUTB) 상의 전압들의 전압차가 상기 XOR 게이트 (G1)의 임계 전압에 도달하였음을 나타내는 하이 레벨의 검출 신호 (DET)를 출력한다. 검출 신호 (DET)의 로우-하이 천이에 따라 RS 플립플롭 (FF)이 리세트되고, 그 결과 제어 신호 (EN)가 로우로 비활성화된다. 그러므로, 감지 증폭 회로 (201)의 전류 통로 (NMOS 트랜지스터-MN14-를 통해 전원 전압과 접지 전압 사이에 형성되는 경로)가 차단된다.
상기 출력 노드들 (OUT, OUTB) 상의 전압들이 충분히 디벨러프되는 시점을 자동적으로 검출하여 감지 증폭 회로를 제어함으로써 감지 증폭 인에이블 신호 (SAEN)의 활성화 시간과 관계없이 감지 증폭 회로 (201)에 의해서 소모되는 전류는 일정하게 유지될 수 있다. 즉, 도 6에 도시된 바와 같이, 종래 기술의 경우, 감지 증폭 회로에 의해서 소모되는 전류는 감지 증폭 인에이블 신호 (SAEN)의 활성화 시간에 따라 변화되는 반면에, 본 발명의 경우, 감지 증폭 회로에 의해서 소모되는 전류는 감지 증폭 인에이블 신호 (SAEN)의 활성화 시간에 관계없이 항상 일정하게 유지된다. 그러므로, 도 5d 및 도 8d에서 알 수 있듯이, 본 발명에 따른 감지 증폭 회로에 의해서 소모되는 전류가 감소된다.
도 5a 내지 도 5d, 도 6 그리고 도 8a 내지 도 8d는 25℃의 동작 온도, 33MHz의 동작 주파수 그리고 3.3V의 동작 전압과 같은 모의 실험 조건하에서 얻어진 파형들이다. 도 5a 및 도 8a는 워드 라인 파형과 RS 플립플롭의 출력 신호 (EN) 파형을 보여주는 도면이고, 도 5b 및 도 8b는 선택된 쌍의 비트 라인들의 파형들을 보여주는 도면이고, 도 5c 및 도 8c는 감지 증폭 회로의 출력 신호들의 파형들을 보여주는 도면이고, 도 5d 및 도 8d는 비트 라인 및 감지 증폭 회로의 전류 파형을 보여주는 도면이다. 도 6은 종래 기술과 본 발명에 따른 평균 동작 전류와 감지 증폭 인에이블 신호의 활성화 시간과의 관계를 보여주는 도면이다.
본 발명에 따라 감지 증폭 회로의 전류를 감소시키는 제어 구조는 감지 증폭 회로에 국한되지 않는다. 예를 들면, 동작 전류를 감소시키기 위한 본 발명의 제어 구조는 차동 증폭기 구조를 이용한 다양한 회로들에 적용될 수 있을 것이다. 이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 상기 출력 노드들 (OUT, OUTB) 상의 전압들이 충분히 디벨러프되는 시점을 자동적으로 검출하여 감지 증폭 회로를 비활성화시킴으로써 감지 증폭 인에이블 신호 (SAEN)의 활성화 시간과 관계없이 감지 증폭 회로에 의해서 소모되는 전류는 일정하게 유지된다. 결과적으로, 감지 증폭 회로에 의해서 소모되는 전류를 줄일 수 있다.

Claims (8)

  1. 한 쌍의 비트 라인들과 워드 라인에 연결되고, 데이터 정보를 저장하는 메모리 셀과;
    독출 동작시 소정의 제어 신호에 응답하여 상기 비트 라인들 상의 차동 입력 신호들을 감지하고 감지 결과로서 차동 출력 신호들을 출력하는 감지 증폭 회로와; 그리고
    상기 독출 동작시 감지 증폭 인에이블 신호의 활성화에 따라 상기 제어 신호를 활성화시키고, 상기 차동 출력 신호들의 전압차가 소정의 임계 전압에 도달하였는 지의 여부를 검출하여 상기 활성화된 인에이블 신호를 비활성화시키는 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 로직은
    상기 차동 출력 신호들의 전압차가 상기 임계 전압에 도달하는 지의 여부를 검출하는 검출 회로와; 그리고
    상기 검출 회로의 출력 신호 및 상기 감지 증폭 인에이블 신호에 응답하여 상기 제어 신호를 발생하는 제어 신호 발생 회로를 포함하며, 상기 제어 신호는 상기 감지 증폭 인에이블 신호의 활성화에 의해서 활성화되고, 상기 활성화된 제어 신호는 상기 검출 회로의 출력 신호의 활성화에 의해서 비활성화되는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 검출 회로는 배타적 오어 게이트로 구성되며, 상기 게이트는 상기 차동 입력 신호들을 받아들이는 입력 단자들 및, 상기 차동 출력 신호들의 전압차가 상기 임계 전압에 도달하는 지의 여부를 나타내는 출력 신호를 출력하는 출력 단자를 갖는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 임계 전압은 상기 배타적 오어 게이트의 임계 전압인 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 제어 신호 발생 회로는 세트 단자, 리세트 단자 및 출력 단자를 갖는 RS 플립플롭으로 구성되며, 상기 세트 단자에는 상기 감지 증폭 인에이블 신호가 인가되고 상기 리세트 단자에는 상기 검출 회로의 출력 신호가 인가되고 상기 출력 단자는 상기 제어 신호를 출력하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 감지 증폭 회로는 차동 입력 단자들과 차동 출력 단자들을 갖는 차동증폭 회로로 구성되는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 메모리 셀은 스태틱 랜덤 액세스 메모리 셀인 반도체 메모리 장치.
  8. 한 쌍의 비트 라인들과 워드 라인에 연결되고, 데이터 정보를 저장하는 메모리 셀과; 그리고 독출 동작시 상기 비트 라인들을 통해 상기 메모리 셀에 저장된 데이터 정보를 감지하는 감지 증폭 회로를 포함하는 반도체 메모리 장치의 독출 방법에 있어서:
    상기 감지 증폭 회로를 활성화시키는 단계와;
    상기 감지 증폭 회로의 감지 결과로서 출력되는 차동 출력 신호들의 전압차가 소정의 임계 전압에 도달하는 였는 지의 여부를 검출하는 단계와; 그리고
    상기 차동 출력 신호들의 전압차가 소정의 임계 전압에 도달할 때 상기 감지 증폭 회로를 비활성화시키는 단계를 포함하는 것을 특징으로 하는 독출 방법.
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