JPH02252196A - 単一トランジスタメモリセルと共に使用する高速差動センスアンプ - Google Patents

単一トランジスタメモリセルと共に使用する高速差動センスアンプ

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JPH02252196A
JPH02252196A JP1303484A JP30348489A JPH02252196A JP H02252196 A JPH02252196 A JP H02252196A JP 1303484 A JP1303484 A JP 1303484A JP 30348489 A JP30348489 A JP 30348489A JP H02252196 A JPH02252196 A JP H02252196A
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handling terminal
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memory cell
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JP1303484A
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Alaaeldin A M Amin
アラーエルディン　エイ．エム．アミン
Bernard Emoto
バーナード　エモト
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National Semiconductor Corp
Original Assignee
National Semiconductor Corp
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    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮批立■ 本発明は、メモリ装置に関するものであって、更に詳細
には、例えばＥＰＲＯＭメモリセル等の様な単一トラン
ジスタからなるメモリセル内に格納されるデータを決定
する為に使用するセンスアンプに関するものである。
槙米弦巷 ＥＥＦＲＯＭ装置は、従来公知であり、且つ大略二つの
グループに分類することが可能である。
即ち、第一の分類は、単一のトランジスタを使用するメ
モリセルを使用するメモリアレイであり、且つ第二の分
類に属するものは、２個のトランジスタを使用するメモ
リセルを使用するメモリアレイである。メモリセル当た
り２個のトランジスタを使用する場合の利点は、差動出
力信号を得ることが可能であるということであり、それ
は差動センスアンプによって検知することが可能であり
、その場合により高速の動作速度を与え且つノイズによ
って発生されるエラーにより影響を受けることを低下さ
せることが可能である。しかしながら、メモリセル当た
り２個のトランジスタを使用することは、メモリセル当
たり単一のトランジスタを使用するメモリ装置と比較し
て、集積回路においてより多くの表面積を使用すること
となる。
第１図は、２個のトランジスタメモリセルからなるアレ
イと差動センスアンプとを使用するメモリ装置を示した
概略図である。便宜上、トランジスタ１１及び１２から
形成されている１個のメモリセルのみを示しであるが、
各々が２つのトランジスタから構成される複数個のメモ
リセルを有するこの様なメモリアレイがどのようにして
形成され且つ選択的にアドレスされるかということは従
来公知である。第１図を参照すると、フローティングゲ
ートトランジスタ１１及び１２の各々は、フローティン
グゲートを有しており、それは選択的に充電乃至は帯電
されて、そのトランジスタの制御ゲートスレッシュホー
ルド電圧を増加させて論理Ｏに対応させるものとし、そ
れと比較して、フローティングゲート上に実質的に電荷
を有することのないトランジスタの制御ゲートスレッシ
ュホールド電圧は論理１に対応している。第１図の回路
１０において、トランジスタ１１及び１２は消去されて
低スレッシュホールド電圧状態となり、即ちその各々は
論理１に対応するスレッシュホールド電圧を有すること
となる。ついで、プログラム即プ即ち書込期間中、トラ
ンジスタ１１又は１２のいずれかがプログラム即ち書込
みされて、そのフローティングゲート上に電荷をのせ、
そのスレッシュホールド電圧を増加させて論理Ｏに対応
させ、その際にＢＩＴ及びＢＩＴライン１８及び１９上
に差動データ信号を供給し、それは差動センスアンプ２
０の差動入力リードへ印加される。差動センスアンプは
、出力端子２１上にシングルエンデツドの出力信号を供
給し、それは第２図の従来技術の構成に図示した如く、
シングルエンデツドセンスアンプを使用した場合に可能
である場合よりもリード１８及び１９上の電圧レベルの
変動やノイズによって影響を受けることが少なく且つよ
り迅速に供給されることが可能である。表１は、消去モ
ード及び書込みモード期間中におけるメモリセル１０の
動作を示している。
表　　１ 書込状態　　　ＶＴＢＩＴ　　　　Ｌ　　　　ＢＩＴト
ランジスタ　１１　　　　　　　　）ランンスタ　１２
１　　　　　　高　　　　Ｏ低　　　　　１第２図に示
した如く、各々が例えばトランジスタ３１等の様な単一
のフローティングゲートトランジスタを有している複数
個のメモリセルから構成されている別のラインのメモリ
アレイを示している。この場合においても、簡単化の為
に、メモリセルの全体的なアレイは図示しておらず、こ
のような全体的な構成は当業者に公知なものである。選
択したメモリセルの読取期間中、ＢＩＴライン３５がシ
ングルエンデツドセンスアンプ３７の入力リードへ接続
され、それは本質的に速度が遅く（基準電圧に関して１
方向に電圧が変化するシングルエンデツド入力信号に応
答するものであることに起因する）且つＢＩＴ及びＢＩ
Ｔの両方のラインに入力リードが接続されている第１図
の差動センスアンプ２０よりもＢＩＴライン３５上の電
圧レベルにおける変動及びノイズによって一層影響を受
ける（なぜならば、共通モード雑音拒否を欠如する為に
）。
第３図の従来回路は、各々が単一のフローティングゲー
トトランジスタを有する複数個のメモリセルな持ったメ
モリアレイの使用を、差動センスアンプの高速性及びノ
イズに対する影響を受けることが少ないことと結合させ
ている。簡単化の為に、第３図は、行ライン１０２−Ｎ
及びＢＩＴライン１０３−１と関連するトランジスタ１
０１−Ｎ−１から形成される単一のメモリセルのみを示
している。当業者によって容易に理解される如く、この
メモリアレイは、実際には、複数個のＮ個の行ラインと
Ｍ個のＢＩＴラインとを有しており、且つ複数個のＮＸ
Ｍ個の個別的にアドレス可能な単一トランジスタメモリ
セルを有している。
トランジスタ１０１−Ｎ−１が読取の為に選択されると
、論理１状態（フローティングゲート上に電荷が存在し
ない状態）へ書込まれているメモノアレイトランジスタ
の制御ゲートスレッシュホ一ルド電圧よりも高く且つ論
理Ｏ状態（即ち、フローティングゲートに電荷がおかれ
ている状態）へ書込まれているメモリアレイトランジス
タの制御ゲートスレッシュホールド電圧よりも低い読取
り電圧を与えることにより行ライン１０２−Ｎがイネー
ブル状態とされる。列セレクトトランジスタ１０４−１
及び１０５−１をターンオンさせ且つ基準電圧ＶＲＥＦ
をトランジスタ１０６−１のゲートへ印加することによ
って、ＢＩＴライン１０３−１が選択される。第３図に
示した如く、トランジスタ１０４−１及び１０５−１は
、ＡＮＤ形態に接続されている列セレクトトランジスタ
として機能する。その他のアドレス技術即ち２個のセレ
クトトランジスタ１０４−１及び１０．５−１以外のも
のを使用することは従来公知である。トランジスタ１０
６−１のゲートへ印加される基準電圧は約２５乃至３■
であり且つトランジスタ１０６−１を介して選択した列
ライン１０３−１をプリチャージさせる。メモリアレイ
トランジスタ１０１−Ｎ−１が論理１を格納即ち記憶す
ると、それは、読取の為に選択されると、ターンオンし
、差動センスアンプ入力リード１０７を接地へ接続させ
る。逆に、メモリアレイトランジスタ１０１−Ｎ−１が
論理０を格納即ち記憶していると、それは、読取りの為
に選択された場合に、その制御ゲートスレッシュホール
ド電圧の方が高いので、ターンオンすることはない。こ
の場合に、差動センスアンプ１１１の入力リード１０７
は、接地接続されず、且つアレイ負荷電流源１０９によ
って供給される電流Ｉ／２は接地へ放電されず、差動セ
ンスアンプ１１１の高インビーグンス入力リード１０７
上に与えられる。
第３図には示していないが、複数個の列を単一の差動セ
ンスアンプに対してマルチプレクス即ち多重操作する為
、又は複数個の差動センスアンプからの複数個の出力リ
ードを集積回路の単一出力リードへマルヂプレクス動作
させる為に種々のマルチプレクス技術を使用することが
可能であることは従来公知である。
差動入力信号を差動センスアンプ１１１へ供給する為に
、−組の基準トランジスタ１１７が、差動入力リード１
０７と接地との間に位置されている要素と同一の形態で
、差動入力リード１０８と接地の間に設けられている。
従って、基準電１１７は、基準の書込されていないメモ
リセル１０１−Ｎ−ＲＥＦ　（論理１を格納）を有して
おり、その制御ゲートは行ライン１０２−Ｎへ接続して
いる。同様に、基準電１１７は、それぞれ、列セレクト
トランジスタ１０４−１及び１０５−１に対応する基準
トランジスタ１０４−ＲＥＦ及び１゜５−ＲＥＦを有し
ており、それらの制御ゲートはＶＣＣ（典型的に２．５
Ｖ）へ接続されている。
基準電１１７も、トランジスタｌ　０６−ＲＥＦを有し
ており、その制御ゲートは基準電圧ＶＲＥＦへ接続して
おり、トランジスタ１０６−１に対するアナログとして
作用する。基準負荷電流源１１Ｏは、アレイ負荷電流源
１０９によって供給される電流の２倍に等しい電流工を
供給する。バランス用トランジスタ１１８は、選択した
メモリセル内に格納されているデータを検知する前に、
差動センスアンプ１１１の反転入力リード及び非反転入
力リードを接続させる作用を行う。第３図に示した如く
、バランス用トランジスタ１１８は、Ｐチャンネルトラ
ンジスタであって、それはそのゲート電極へ印加される
信号をＢＡＬによって制御され、該信号は、差動センス
アンプ１１１によって検知されるべき単一メモリセルな
画定する所望の行及び列の選択に続いて検知を行うべき
時には高状態となる。
メモリアレイトランジスタ１０１−Ｎ−１が論理０を格
納し、且つ読取りの為に選択されると、差動入力リード
１０７が接地へ接続されることなく、従ってバランス動
作が終了される場合（即ち、トランジスタ１１８がター
ンオフする場合）、次式の条件が得られる。
しかしながら、Ｖｌ。８＝定数 及び、次式（３）が成立するので、 従って、次式（４）が得られる。
尚、△Ｖ、。、：差動入力リード１０７上の電圧の変化
割合、 ■１０８　　・センス濃度１０７の電圧と比較されるべ
き一定基準電圧 ■　　：基準ビットライン１０３−ＦＩＥＦを介しての
基準電流、 ＣＩＯ？：入力リード１０７上の容量、又、式（３）か
ら、次式（７）が得られる。
８の間の差動入力端子の時間的 変化割合。
一方、メモリアレイトランジスタ１０１−Ｎ−１が論理
ｌを格納しており且つ読取りの為に選択される場合には
、次式（５）が成り立つ。
尚、式（２）から次式（６）が得られる。
しかしながら、第３図の従来回路における差動入力電圧
の変化割合は、例えば第１図に示した如く、メモリセル
内たり２個のトランジスタを使用する従来回路によって
展開されるものの半分に過ぎない。従って、第３図の従
来回路は、メモリセル内たり２個のトランジスタを使用
する従来回路よりも一層速度が遅い。
１−追 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、単一トランジスタの
メモリセル内に格納されているデクを決定する為の改良
したセンスアンプを提供することを目的とする。
１−戴 本発明によれば、基準メモリセルを具備する基準ビット
ラインのみならず、各々が単一トランジスタを有する複
数個のメモリセルから構成されるメモリアレイと関連し
て差動センスアンプを使用することを可能とする新規な
回路が提供される。
本発明によれば、差動入力信号が、セル当たり２個のト
ランジスタを有する従来の差動メモリセルにおいて与え
られる差動入力信号と等しいか又はそれよりも早い速度
でアドレスされたメモリーセル内に格納されている二進
データに基づいて、センスアンプへ印加される。このこ
とは、選択したビットラインと基準ビットラインとをプ
リチャージし、ついで基準メモリーセルを導通状態とさ
せると共に、読取られるべきメモリーセルのワードライ
ンを選択することによって達成される。ついで、選択し
たビットラインと基準ビットラインとの間の差動電圧を
検知して、選択したメモリーセル内に格納されているデ
ータの状態を決定する。
選択したビットライン及び基準ビットラインを介しての
電流の比は、迅速な差動電圧の振れ及び選択したメモリ
ーセル内に格納されているデータの迅速な読取を行う為
に、ｌ以外の値に選択されている。
裏旌舅 以下、添付の図面を参考に本発明の具体的実施の態様に
付いて詳細に説明する。
本発明の一実施例に基づいて構成されるメモリアレイ回
路を第４図に概略示しである。この場合においても、−
個のメモリアレイトランジスタ２０１−Ｎ−１のみが示
されているに過ぎないが、メモリアレイは複数個のこの
ようなメモリセルを有しており、それらのソースは共通
接続されており、それらのドレインは共通接続されてお
り、且つそれらの制御ゲートは例えばライン２０２−Ｎ
等のような個々の行ラインへ接続されていることに注意
すべきである。ＢＩＴライン２０３−１と差動入力リー
ド２０７との間に接続して列セレクト１−ランジスク２
０５−１及び２０４−１及びトランジスタ２０６−１が
設けられており、トランジスタ２０６−１のゲートは、
第３図の従来例における如く、基準電圧ＶＲＥＦへ接続
されている。同様に、基準電２１７は、第３図の従来回
路の場合における如く、それぞれ、トランジスタ２０４
−１，２０５−１，２０６−１に対応してトランジスタ
２０４−ＲＥＦ、２０５−ＲＥＦ、２０６−ＲＥＦを有
している。トランジスタ２０４−ＲＥＦ及び２０５−Ｒ
ＥＦのゲートは、ＶＣＣ（典型的には、５Ｖ）へ接続さ
れており、且つトランジスタ２０６−ＲＥＦのゲートは
基準電圧■ＲＥＦへ接続されている。しかしながら、従
来技術と異なり、基準メモリアレイトランジスタセル２
０２−ＲＥＦは、その制御ゲートをバランス信号ＢＡＬ
へ接続されている。更に、トランジスタ２５１ないし２
５４は、ＢＩＴライン２０３−１及び基準ライン２０３
−ＲＥＦをプリチャージする為に使用される。
例えば公知の構成を有する適宜の回路（不図示）が、本
メモリアレイへ印加されたアドレス信号が変化されたこ
とを検知し、その際に読取りの為に異なったメモリアレ
イトランジスタが選択されたことを示し、プリチャージ
信号Ｐ及びバランス信号ＢＡＬが低状態となりその際に
基準セル２０２−ＲＥＦをターンオフさせ且つＰチャン
ネルトランジスタ２５１及び２５２をターンオンさせる
。Ｐチャンネルトランジスタ２５２のソースはＶＣＣへ
接続されている。メモリセルトランジスタ２０１−Ｎ−
１は読取の為に選択されているので、列セレクトトラン
ジスタ２０４−１及び２０５−１が、トランジスタ２０
６−１における如く、ターンオンされ、且つ導通状態に
あるＰチャンネルトランジスタ２５２及び２５４を介し
て、ＢＩＴライン２０３−１がプリチャージされる。
Ｐチャンネルトランジスタ２５３及び２５４は、それら
のソースが共通接続されており、且つそれらのゲートが
共通接続されているので、それぞれのトランジスタ２５
３及び２５４を介しての電流■２及びＩ３の比は、トラ
ンジスタ２５３及び２５４の間の寸法比に等しく、従っ
て次式（８）が得られる。
Ｉ３ 一実施例においては、トランジスタ２５４はトランジス
タ２５３の寸法の２．５倍に選択され、従って、その場
合には、次式（９）が得られる。
α＝２．５ この場合に、差動入力リード２０７及び２０８はＶＣＣ
−ＢＴＰの電圧レベルヘプリチャージされる。
ＶＣＣ：電源電圧（典型的には、約５Ｖ）、ＶＴＰ　：
　Ｐチャンネルトランジスタのスレッシュホールド電圧
（典型的には、約１ ■）。
ＢＩＴライン２０３−１及び基準ライン２０３ＲＥＦが
プリチャージするのに充分な時間の後（典型的には、約
２０−３０ナノ秒）、バランス信号ＢＡＬは高状態とな
り、従って基準セルトランジスタ２０２ＲＥＦをターン
オンさせ且つバランストランジスタ２５１をターンオフ
させる。この時に、選択されたメモリセル２０１−Ｎ−
１が論理１　（低制御ゲートスレッシュホールド電圧）
を格納している場合に差動入力リード２０７と２０８と
の間に発生される差動信号は次式（１０）の如くに定義
される。
Ｉｓ”Ｉａ＝Ｉ　ｃｅ （ｌＯ） 又、選択されたメモリトランジスタがターンオンするの
で、次式の条件が得られる。
Ｉ　２　＝１．＝Ｉ　ｅＩｌ Ｉ　３　＝　α　Ｉ　２　＝　α　Ｉ　ｅ＠尚、Ｉ２　
：Ｐチャンネル１−ランジスタ２５３を介しての電流、 Ｉａ　　：Ｐチャンネルトランジスタ２５４を介しての
電流、 Ｉ５　：ＢＩＴライン２０３−１を介しての電流、 ■。二基率セル２０２−ＲＥＦを介して従って基準ビッ
トライン２０３−ＲＥ Ｆを介しての電流 Ｉ　ｃｅ＋＋　：読取りの為に選択された場合に論理１
を格納するメモリセルトランジ スタを介しての電流。
したがって、次式（１３）の関係が得られる。
Δｔ 　ｚｏ８ 尚、式（１２）及び（１０）から次式（１６）が得られ
る。
しかし、Ｖ２ｏ７＝一定であるから、次式の関係が得ら
れる。
尚、ΔＶｇｏｓ：差動入力リード２０８上の電圧変化、 △Ｖｉｏｙ：差動入カリード２０７上の電圧変化、 Ｃ２ｏ８　　・差動入力リード２０８上の容量。
尚、α＝２．５である場合の実施例においては、次式（
１７）の関係が得られる。
本発明の一実施例に基づいて構成された典型的なメモリ
装置においては、ａ＝２．５であり、この、第３図の従
来回路と比較して 望の値とすることが可能であり、これにより、第３図の
従来回路に関して論理１の読取り速度における改善を変
更することが可能である。
一方、ＢＩＴライン２０３−１及び基準ライン２０３−
ＲＥＦをプリチャージした後に、選択したメモリアレイ
トランジスタ２０７−Ｎ−１が論理Ｏ（高制御ゲートス
レッシュホールド電圧）を格納している場合のリード２
０７及び２０ｇを横断しての差動入力信号は次の如（に
決定される。
における３倍の増加は、論理１のセンスアンプ読取時間
において３倍の改善を発生する。なぜならば、本発明の
ビットライン容量Ｃ２０１１は、第３図の従来回路のビ
ットライン容量Ｃ１゜７と等しいからである。当然に、
トランジスタ２５３及び２５４の寸法比を調節すること
により、αを任意の所しかし、Ｖ２０？＝一定であるの
で、次式は（１９）の如くなる。
ＬＯｇｌＣａｌ　　Ｚｅｒｏ 尚、式（１４）から、次式（２０）が得られる。
１、　＝Ｏ（なぜならば、プリチャージ動作は終了して
いる）であり、且つＩ　ａ　＝　Ｉ　、−＋＋　（式１
０）から）であるから、次式（２１）が得られる。
本発明の一実施例に基づいて構成された典型的なメモリ
装置においては、第３図の従来回路と比較して における２倍の増加は、論理１のセンスアンプ読取時間
における２倍の改善となる。なぜならば、本発明のビッ
トライン容量Ｃ２ｏａは、第３図の従来回路のビットラ
イン容量Ｃ３゜７と等しいからである。
トランジスタ２５３及び２５４は、非常に大型のものと
することは必要ではないが、それぞれ電流工２及びＩ３
を導通するのに充分な大きさであれば良いことが判明し
た。しかしながら、トランジスタ２５３を比較的大きな
ものとする場合には、ＢＡＬが高状態となり且つバラン
ストランジスタ２５１がターンオフする場合に、わずか
な遷移電圧が差動入力リード２０７上に表われる。この
ことが発生すると、アドレスされる格納されたデータを
検知する前に、リード２０７上のこの遷移電圧が安定化
することを可能とする短い期間の間待機することが望ま
しい。典型的に、比較的大型のトランジスタ２５３を使
用する場合、格納したデータの状態を検知する前にバラ
ンス用トランジスタ２５１がターンオフした後に５ない
し１０ナノ秒待機すれば良い。
従って、本発明によれば、２トランジスタメモリセルを
使用して発生される真の差動信号の速度と等しいかそれ
よりも早い速度で差動信号を発生することが可能な新規
なメモリ回路が提供される。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではな（、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることはもちろんである。
【図面の簡単な説明】
第１図は２個のトランジスタからなる差動メモリセルを
有する典型的な従来のメモリ装置を示した概略図、第２
図は単一トランジスタメモリセル及びシングルエンデド
センスアンプを具備する従来の典型的なメモリ装置を示
した概略 図、第３図は単一トランジスタメモリセル及び差動セン
スアンプを使用した従来のメモリ装置を示した概略図、
第４図は単一トランジスタメモリセル及び差動センスア
ンプを使用した本発明の一実施例に基づいて構成された
メモリ装置を示した概略図、である。 （符号の説明） ２０２・行ライン ２０３：ビットライン ２０４．２０５・列セレクトトランジスタ２０７：差動
入カリード ２５１：バランストランジスタ

Claims (1)

  1. 【特許請求の範囲】 １、メモリ回路において、複数個のビットライン、複数
    個のワードライン、各々のメモリセルがビットラインと
    ワードラインの対と一義的に関連している複数個のメモ
    リセル、選択したビットラインをアドレスする手段、選
    択したワードラインをアドレスする手段、基準メモリセ
    ルを具備する基準ビットライン、選択したビットライン
    へ接続する為の第一入力リードと前記基準ビットライン
    へ接続する為の第二入力リードと前記選択したビットラ
    インと前記選択したワードラインとによって決定される
    選択したメモリセル内に格納されるデータの論理状態を
    表わす出力信号を供給する為の出力リードとを具備する
    センスアンプ、前記第一及び第二入力リードを選択的に
    同一の電圧レベルとさせるバランス手段、プリチャージ
    信号を供給するプリチャージ源手段、選択ビットライン
    充電用電流を供給する為に前記プリチャージ信号を前記
    選択したビットラインへ接続する為の第一手段、基準ビ
    ットライン充電用電流を供給する為に前記プリチャージ
    信号を前記基準ビットラインへ接続する為の第二手段、
    を有することを特徴とするメモリ回路。 ２、特許請求の範囲第１項において、前記基準メモリセ
    ルが、前記基準ビットラインへ接続したソースと選択し
    た電圧レベルへ接続されたドレインと制御信号へ接続さ
    れた制御ゲートとを持っており第一論理状態へプログラ
    ムされるメモリトランジスタを有することを特徴とする
    メモリ装置。 ３、特許請求の範囲第２項において、前記制御信号が、
    前記基準トランジスタを選択的に導通状態とさせるべく
    機能し、且つ前記バランス手段によって選択的に前記第
    一及び第二入力リードを同一の電圧レベルとさせるべく
    機能することを特徴とするメモリ装置。 ４．特許請求の範囲第１項において、前記プリチャージ
    源が、電圧源へ接続されている入力電流取扱端子と前記
    プリチャージ信号を供給する為の出力電流取扱端子とプ
    リチャージ制御信号へ接続される制御ゲートとを持った
    トランジスタを有することを特徴とするメモリ装置。 ５、特許請求の範囲第４項において、前記第一手段が前
    記プリチャージ源の前記出力電流取扱端子へ接続されて
    いる第一電流取扱端子と、前記選択したビット線へ接続
    されている第二電流取扱端子とを有することを特徴とす
    るメモリ装置。 ６、特許請求の範囲第４項において、前記第一手段が、
    前記プリチャージ源の前記出力電流取扱端子へ接続され
    ている第一電流取扱端子と、前記選択したビットライン
    へ接続されている第二電流取扱端子と、前記選択したビ
    ットラインへ接続されている制御ゲートとを持ったトラ
    ンジスタを有することを特徴とするメモリ装置。 ７、特許請求の範囲第５項において、前記第二手段が、
    前記プリチャージ源の前記出力電流取扱端子へ接続され
    ている第一電流取扱端子 と、前記基準ビットラインへ接続されている第二電流取
    扱端子とを有することを特徴とするメモリ装置。 ８、特許請求の範囲第６項において、前記第二手段が、
    前記プリチャージ源の前記出力電流取扱端子へ接続され
    ている第一電流取扱端子 と、前記基準ビットラインへ接続されている第二電流取
    扱端子と、前記選択したビットラインへ接続されている
    制御ゲートとを持ったトランジスタを有していることを
    特徴とするメモリ装置。 ９、特許請求の範囲第７項又は第８項において、前記第
    一手段及び第二手段が、前記選択したビットライン及び
    基準ビットラインへ供給する電流の所定の比率を与える
    べく寸法構成されていることを特徴とするメモリ装置。 １０、特許請求の範囲第１項乃至第８項の内のいずれか
    １項に記載したメモリ装置の動作方法において、それと
    関連するビットライン及びワードラインを選択すること
    によって所望のメモリセルを選択し、前記選択したビッ
    トライン及び前記基準ビットラインをプリチャージし、
    前記センスアンプの前記第一及び第二入力リードをして
    同一の電圧を有さしめ、前記センスアンプの前記第一及
    び第二リードをして同一の電圧を有さしめることを終了
    し、その際にそれぞれ前記選択したビットライン及び前
    記基準ビットラインを介して前記第一及び第二手段によ
    って与えられる電流に基づいて前記第一及び第二入力リ
    ード上の電圧が変化することを可能とし、前記第一及び
    第二入力リード上の電圧を検知して前記出力信号を供給
    する、上記各ステップを有することを特徴とする方法。 １１、特許請求の範囲第１０項において、前記基準メモ
    リが前記プリチャージのステップの期間中ターンオフさ
    れることを特徴とする方法。 １２、特許請求の範囲第１１項において、前記基準メモ
    リセルが前記センスのステップの期間中ターンオンされ
    ることを特徴とする方法。 １３、複数個のビットライン、複数個のワードライン、
    各々のメモリセルがビットラインとワードラインの対に
    よって一義的に関連される複数個のメモリセル、基準メ
    モリセルを具備する基準ビットライン、選択したビット
    ラインへ接続するための第一入力リードと前記基準ビッ
    トラインへ接続する為の第二入力リードと前記選択した
    ビットラインと前記選択したワードラインとによって決
    定される選択したメモリセル内に格納されているデータ
    の論理状態を表わす出力信号を供給する為の出力リード
    とを持ったセンスアンプ、プリチャージ信号を供給する
    為のプリチャージ源手段、選択したビットライン充電用
    電流を供給する為に前記プリチャージ信号を前記選択し
    たビットラインへ接続する為の第一手段、基準ビットラ
    イン充電用電流を供給する為に前記プリチャージ信号を
    前記基準ビットラインへ接続する為の第二手段、を有す
    るメモリ装置の動作方法におい て、それと関連するビットライン及びワードラインを選
    択することによって所望のメモリセルを選択し、前記選
    択したビットライン及び前記基準ビットラインをプリチ
    ャージし、前記センスアンプの前記第一及び第二入力リ
    ードをして同一の電圧を有さしめ、前記センスアンプの
    前記第一及び第二入力リードをして同一の電圧を有さし
    めることを終了し、その際にそれぞれ前記選択したビッ
    トライン及び前記基準ビットラインを介して前記第一及
    び第二手段によって供給される電流に基づいて前記第一
    及び第二入力リード上の電圧が変化することを許容し、
    前記第一及び第二入力リード上の電圧をセンスして前記
    出力信号を供給する、上記各ステップを有することを特
    徴とするメモリ装置の動作方法。 １４、特許請求の範囲第１３項において、前記第一手段
    が前記プリチャージ源の前記出力電流取扱端子へ接続さ
    れた第一電流取扱端子と、前記選択したビットラインへ
    接続された第二電流取扱端子とを有することを特徴とす
    るメモリ装置の動作方法。 １５、特許請求の範囲第１３項において、前記第一手段
    が、前記プリチャージ源の前記出力電流取扱端子へ接続
    された第一電流取扱端子と、前記選択したビットライン
    へ接続された第二電流取扱端子と、前記選択したビット
    ラインへ接続された制御ゲートとを持ったトランジスタ
    を有することを特徴とするメモリ装置の動作方法。 １６、特許請求の範囲第１４項において、前記第二手段
    が、前記プリチャージ源の前記出力電流取扱端子へ接続
    されている第二電流取扱端子と、前記基準ビットライン
    へ接続されている第二電流取扱端子とを有することを特
    徴とするメモリ装置の動作方法。 １７、特許請求の範囲第１５項において、前記第二手段
    が、前記プリチャージ源の前記出力電流取扱端子へ接続
    されている第一電流取扱端子と、前記基準ビットライン
    へ接続されている第二電流取扱端子と、前記選択したビ
    ットラインへ接続されている制御ゲートとを持ったトラ
    ンジスタを有していることを特徴とするメモリ装置の動
    作方法。
JP1303484A 1988-11-23 1989-11-24 単一トランジスタメモリセルと共に使用する高速差動センスアンプ Pending JPH02252196A (ja)

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