JPH05101662A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05101662A JPH05101662A JP25947091A JP25947091A JPH05101662A JP H05101662 A JPH05101662 A JP H05101662A JP 25947091 A JP25947091 A JP 25947091A JP 25947091 A JP25947091 A JP 25947091A JP H05101662 A JPH05101662 A JP H05101662A
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- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/20—Initialising; Data preset; Chip identification
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- G—PHYSICS
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- G—PHYSICS
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- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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Abstract
(57)【要約】
【目的】本発明は、消費電流の削減を図ることができる
と共にノイズの発生を抑制でき、かつアクセスタイムの
高速化を図ることを目的とする。 【構成】一対のデータ入出力線／ＩＯ，ＩＯにプリチャ
ージ回路20が接続され、このプリチャージ回路20は上記
一方のデータ入出力線／ＩＯとプリチャージ電圧ＨＶＣ
Ｃのノードとの間に接続されたＭＯＳトランジスタ23
と、上記他方のデータ入出力線ＩＯとプリチャージ電圧
ＨＶＣＣのノードとの間に接続されたＭＯＳトランジス
タ24とを備え、プリチャージの際に両ＭＯＳトランジス
タ23、24がオンするようにそのゲートには制御信号φＣ
が入力され、さらにデータ入出力線／ＩＯ，ＩＯの相互
間にはイコライズ用のＭＯＳトランジスタ22が接続さ
れ、上記プリチャージ電圧ＨＶＣＣの値は電源電圧ＶＣ
ＣからＭＯＳトランジスタのしきい値電圧を差し引いた
値のさらにその半分の値となるように設定される。
と共にノイズの発生を抑制でき、かつアクセスタイムの
高速化を図ることを目的とする。 【構成】一対のデータ入出力線／ＩＯ，ＩＯにプリチャ
ージ回路20が接続され、このプリチャージ回路20は上記
一方のデータ入出力線／ＩＯとプリチャージ電圧ＨＶＣ
Ｃのノードとの間に接続されたＭＯＳトランジスタ23
と、上記他方のデータ入出力線ＩＯとプリチャージ電圧
ＨＶＣＣのノードとの間に接続されたＭＯＳトランジス
タ24とを備え、プリチャージの際に両ＭＯＳトランジス
タ23、24がオンするようにそのゲートには制御信号φＣ
が入力され、さらにデータ入出力線／ＩＯ，ＩＯの相互
間にはイコライズ用のＭＯＳトランジスタ22が接続さ
れ、上記プリチャージ電圧ＨＶＣＣの値は電源電圧ＶＣ
ＣからＭＯＳトランジスタのしきい値電圧を差し引いた
値のさらにその半分の値となるように設定される。
Description
【０００１】
【産業上の利用分野】この発明は半導体メモリを有する
半導体集積回路に係り、第１の一対の信号線がトランジ
スタを介して第２の一対の信号線に接続され、かつ第２
の一対の信号線が差動増幅回路の入力となっているよう
な半導体集積回路に関する。
半導体集積回路に係り、第１の一対の信号線がトランジ
スタを介して第２の一対の信号線に接続され、かつ第２
の一対の信号線が差動増幅回路の入力となっているよう
な半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路のなかでもＥＥＰＲＯＭ
やＤＲＡＭ等の半導体メモリでは、メモリセルからのデ
ータの読み出しに先立ってデータ入出力線（ＩＯ線）ま
たはビット線のプリチャージが行われる。このプリチャ
ージ電位の設定は、上記半導体メモリにおいて、高速読
み出し及び低消費電流化を図る上で非常に重要である。
やＤＲＡＭ等の半導体メモリでは、メモリセルからのデ
ータの読み出しに先立ってデータ入出力線（ＩＯ線）ま
たはビット線のプリチャージが行われる。このプリチャ
ージ電位の設定は、上記半導体メモリにおいて、高速読
み出し及び低消費電流化を図る上で非常に重要である。
【０００３】例えばＤＲＡＭのデータ入出力線では電源
プリチャージ方式が用いられている。このプリチャージ
方式は、メモリセルからのデータ読み出し動作の前に一
対のデータ入出力線ＩＯ，／ＩＯを電源電圧である５Ｖ
にプリチャージしておき、データが読み出されると、ど
ちらか一方のデータ入出力線が５Ｖから０Ｖに向かって
放電されるので、このデータ入出力線の電位変化をセン
スアンプで検出するものである。
プリチャージ方式が用いられている。このプリチャージ
方式は、メモリセルからのデータ読み出し動作の前に一
対のデータ入出力線ＩＯ，／ＩＯを電源電圧である５Ｖ
にプリチャージしておき、データが読み出されると、ど
ちらか一方のデータ入出力線が５Ｖから０Ｖに向かって
放電されるので、このデータ入出力線の電位変化をセン
スアンプで検出するものである。
【０００４】
【発明が解決しようとする課題】しかし、従来の電源プ
リチャージ方式では、消費電流が多くなると共にノイズ
が発生し易いという問題がある。その理由は、普通、デ
ータ入出力線には比較的大きな容量が存在しており、こ
の大きな容量を電源電圧いっぱいの振幅で充放電させる
必要があるからである。
リチャージ方式では、消費電流が多くなると共にノイズ
が発生し易いという問題がある。その理由は、普通、デ
ータ入出力線には比較的大きな容量が存在しており、こ
の大きな容量を電源電圧いっぱいの振幅で充放電させる
必要があるからである。
【０００５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、消費電流の削減を図る
ことができると共にノイズの発生を抑制でき、かつアク
セスタイムの高速化も図ることができる半導体集積回路
を提供することである。
されたものであり、その目的は、消費電流の削減を図る
ことができると共にノイズの発生を抑制でき、かつアク
セスタイムの高速化も図ることができる半導体集積回路
を提供することである。
【０００６】
【課題を解決するための手段】この発明の半導体集積回
路は、互いに対をなす第１及び第２の信号線と、上記第
１及び第２の信号線に対しそれぞれトランジスタを介し
て接続され、互いに対をなす第３及び第４の信号線と、
上記第３及び第４の信号線の各信号が入力として与えら
れる差動増幅回路と、上記第３及び第４の信号線に対
し、電源電圧から上記トランジスタのしきい値電圧を差
し引いた値のさらにその半分の値の電圧をプリチャージ
電圧として与えるプリチャージ手段とをを具備したこと
を特徴とする。
路は、互いに対をなす第１及び第２の信号線と、上記第
１及び第２の信号線に対しそれぞれトランジスタを介し
て接続され、互いに対をなす第３及び第４の信号線と、
上記第３及び第４の信号線の各信号が入力として与えら
れる差動増幅回路と、上記第３及び第４の信号線に対
し、電源電圧から上記トランジスタのしきい値電圧を差
し引いた値のさらにその半分の値の電圧をプリチャージ
電圧として与えるプリチャージ手段とをを具備したこと
を特徴とする。
【０００７】
【作用】第３及び第４の信号線のプリチャージ電圧を、
電源電圧からトランジスタのしきい値電圧を差し引いた
値のさらにその半分の値に設定することにより消費電流
が少なくなると共にノイズの発生も抑制される。さらに
アクセスタイムの高速化も図ることができる。これは上
記プリチャージ電圧から第３及び第４の信号線の一方を
電源電圧に充電し、他方を０Ｖに放電することができる
ためである。
電源電圧からトランジスタのしきい値電圧を差し引いた
値のさらにその半分の値に設定することにより消費電流
が少なくなると共にノイズの発生も抑制される。さらに
アクセスタイムの高速化も図ることができる。これは上
記プリチャージ電圧から第３及び第４の信号線の一方を
電源電圧に充電し、他方を０Ｖに放電することができる
ためである。
【０００８】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【０００９】図１及び図２はこの発明に係る半導体集積
回路をＮＡＮＤ型ＥＥＰＲＯＭメモリセルを有する半導
体メモリに実施した場合の、一対のデータ入出力線に関
係する部分の全体の構成を示している。なお、データ入
出力線は通常、８対、１６対、３２対のように８の倍数
対分設けられるものてあるが、この実施例ではこのデー
タ入出力線対の数をｎとする。
回路をＮＡＮＤ型ＥＥＰＲＯＭメモリセルを有する半導
体メモリに実施した場合の、一対のデータ入出力線に関
係する部分の全体の構成を示している。なお、データ入
出力線は通常、８対、１６対、３２対のように８の倍数
対分設けられるものてあるが、この実施例ではこのデー
タ入出力線対の数をｎとする。
【００１０】図１において、ＢＬ１〜ＢＬｎはそれぞれ
ビット線である。上記ビット線ＢＬ１は、ゲートに制御
信号φＣＵが供給されるディプレッション型のＭＯＳト
ランジスタ11を介してノード12に接続されている。ま
た、上記ノード12と電源電圧ＶＣＣのノードとの間に
は、ゲートにプリチャージ制御信号／ＰＲＥが供給され
るＰチャネルのＭＯＳトランジスタ13が接続されてい
る。同様に上記ノード12と０Ｖの接地電圧ＶＳＳのノー
ドとの間には、ゲートにリセット制御信号ＲＥＳＥＴが
供給されるＮチャネルのＭＯＳトランジスタ14が接続さ
れている。
ビット線である。上記ビット線ＢＬ１は、ゲートに制御
信号φＣＵが供給されるディプレッション型のＭＯＳト
ランジスタ11を介してノード12に接続されている。ま
た、上記ノード12と電源電圧ＶＣＣのノードとの間に
は、ゲートにプリチャージ制御信号／ＰＲＥが供給され
るＰチャネルのＭＯＳトランジスタ13が接続されてい
る。同様に上記ノード12と０Ｖの接地電圧ＶＳＳのノー
ドとの間には、ゲートにリセット制御信号ＲＥＳＥＴが
供給されるＮチャネルのＭＯＳトランジスタ14が接続さ
れている。
【００１１】上記ビット線ＢＬ１には後述するメモリセ
ル回路15が接続されている。さらに上記ビット線ＢＬ１
は、ゲートに制御信号φＣＤが供給されるＮチャネルの
ＭＯＳトランジスタ16を介してセンスアンプ17に接続さ
れている。このセンスアンプ17は、上記メモリセル回路
15から上記ビット線ＢＬ１に読み出される信号電圧を検
出して相補なデータを出力するものであり、このセンス
アンプ17の相補データは、各ゲートがカラム選択線ＣＳ
Ｌ１に接続されたカラム選択用のＭＯＳトランジスタ1
8、19を介してデータ入出力線／ＩＯ，ＩＯに伝達され
る。なお、他のビット線ＢＬ２〜ＢＬｎに関係する回路
は上記ビット線ＢＬ１の場合と同様に構成されているも
のであるが、カラム選択用のＭＯＳトランジスタ18、19
のゲートがカラム選択線ＣＳＬ２〜ＣＳＬｎに接続され
る点のみが異なっている。
ル回路15が接続されている。さらに上記ビット線ＢＬ１
は、ゲートに制御信号φＣＤが供給されるＮチャネルの
ＭＯＳトランジスタ16を介してセンスアンプ17に接続さ
れている。このセンスアンプ17は、上記メモリセル回路
15から上記ビット線ＢＬ１に読み出される信号電圧を検
出して相補なデータを出力するものであり、このセンス
アンプ17の相補データは、各ゲートがカラム選択線ＣＳ
Ｌ１に接続されたカラム選択用のＭＯＳトランジスタ1
8、19を介してデータ入出力線／ＩＯ，ＩＯに伝達され
る。なお、他のビット線ＢＬ２〜ＢＬｎに関係する回路
は上記ビット線ＢＬ１の場合と同様に構成されているも
のであるが、カラム選択用のＭＯＳトランジスタ18、19
のゲートがカラム選択線ＣＳＬ２〜ＣＳＬｎに接続され
る点のみが異なっている。
【００１２】一方、図２に示すように、上記データ入出
力線／ＩＯ，ＩＯにはプリチャージ回路20及び差動増幅
回路21が接続されている。上記プリチャージ回路20は、
上記メモリセル回路15からのデータ読み出しに先立ち上
記データ入出力線／ＩＯ，ＩＯを所定電圧でプリチャー
ジするためのものであり、次のように構成されている。
すなわち、ゲートにプリチャージ制御信号φＣが供給さ
れるＮチャネルのＭＯＳトランジスタ22がデータ入出力
線／ＩＯ，ＩＯの相互間に接続されている。また、一方
のデータ入出力線／ＩＯとプリチャージ電圧ＨＶＣＣの
ノードとの間には、ゲートに上記信号φＣが供給される
ＮチャネルのＭＯＳトランジスタ23が接続されている。
さらに、他方のデータ入出力線ＩＯと上記電圧ＨＶＣＣ
のノードとの間には、ゲートに上記信号φＣが供給され
るＮチャネルのＭＯＳトランジスタ24が接続されてい
る。
力線／ＩＯ，ＩＯにはプリチャージ回路20及び差動増幅
回路21が接続されている。上記プリチャージ回路20は、
上記メモリセル回路15からのデータ読み出しに先立ち上
記データ入出力線／ＩＯ，ＩＯを所定電圧でプリチャー
ジするためのものであり、次のように構成されている。
すなわち、ゲートにプリチャージ制御信号φＣが供給さ
れるＮチャネルのＭＯＳトランジスタ22がデータ入出力
線／ＩＯ，ＩＯの相互間に接続されている。また、一方
のデータ入出力線／ＩＯとプリチャージ電圧ＨＶＣＣの
ノードとの間には、ゲートに上記信号φＣが供給される
ＮチャネルのＭＯＳトランジスタ23が接続されている。
さらに、他方のデータ入出力線ＩＯと上記電圧ＨＶＣＣ
のノードとの間には、ゲートに上記信号φＣが供給され
るＮチャネルのＭＯＳトランジスタ24が接続されてい
る。
【００１３】上記差動増幅回路21は、上記データ入出力
線／ＩＯ，ＩＯ相互間の電位差を増幅して読み出しデー
タを出力するためのものであり、次のように構成されて
いる。すなわち、電源電圧ＶＣＣのノードとノード25と
の間には、ゲートに制御信号φＤが供給されるＰチャネ
ルのＭＯＳトランジスタ26が接続されている。さらに、
上記ノード25とデータ出力ノード27との間にはＰチャネ
ルのＭＯＳトランジスタ28が接続され、上記ノード25と
ノード29との間にはＰチャネルのＭＯＳトランジスタ30
がそれぞれ接続されている。上記両ＭＯＳトランジスタ
28、30の各ゲートは共通に接続され、さらにこの共通ゲ
ートは上記ノード29に接続されている。また、上記デー
タ出力ノード27と接地電圧ＶＳＳのノードとの間には、
ゲートが上記一方のデータ入出力線／ＩＯに接続された
ＮチャネルのＭＯＳトランジスタ31が接続され、上記ノ
ード29と接地電圧ＶＳＳのノードとの間には、ゲートが
上記他方のデータ入出力線ＩＯに接続されたＮチャネル
のＭＯＳトランジスタ32が接続されている。
線／ＩＯ，ＩＯ相互間の電位差を増幅して読み出しデー
タを出力するためのものであり、次のように構成されて
いる。すなわち、電源電圧ＶＣＣのノードとノード25と
の間には、ゲートに制御信号φＤが供給されるＰチャネ
ルのＭＯＳトランジスタ26が接続されている。さらに、
上記ノード25とデータ出力ノード27との間にはＰチャネ
ルのＭＯＳトランジスタ28が接続され、上記ノード25と
ノード29との間にはＰチャネルのＭＯＳトランジスタ30
がそれぞれ接続されている。上記両ＭＯＳトランジスタ
28、30の各ゲートは共通に接続され、さらにこの共通ゲ
ートは上記ノード29に接続されている。また、上記デー
タ出力ノード27と接地電圧ＶＳＳのノードとの間には、
ゲートが上記一方のデータ入出力線／ＩＯに接続された
ＮチャネルのＭＯＳトランジスタ31が接続され、上記ノ
ード29と接地電圧ＶＳＳのノードとの間には、ゲートが
上記他方のデータ入出力線ＩＯに接続されたＮチャネル
のＭＯＳトランジスタ32が接続されている。
【００１４】上記差動増幅回路21のデータ出力ノード27
のデータはスイッチ回路33に供給される。このスイッチ
回路33は、電源電圧ＶＣＣのノードと出力ノード34との
間に直列接続された２個のＰチャネルのＭＯＳトランジ
スタ35、36と、上記出力ノード34と接地電圧ＶＳＳのノ
ードとの間に直列接続された２個のＮチャネルのＭＯＳ
トランジスタ37、38とから構成されている。そして、上
記ＭＯＳトランジスタ35、38の各ゲートは上記差動増幅
回路21のデータ出力ノード27に共通に接続され、上記Ｍ
ＯＳトランジスタ36、37の各ゲートには制御信号／φ
Ｅ、φＥがそれぞれ供給される。
のデータはスイッチ回路33に供給される。このスイッチ
回路33は、電源電圧ＶＣＣのノードと出力ノード34との
間に直列接続された２個のＰチャネルのＭＯＳトランジ
スタ35、36と、上記出力ノード34と接地電圧ＶＳＳのノ
ードとの間に直列接続された２個のＮチャネルのＭＯＳ
トランジスタ37、38とから構成されている。そして、上
記ＭＯＳトランジスタ35、38の各ゲートは上記差動増幅
回路21のデータ出力ノード27に共通に接続され、上記Ｍ
ＯＳトランジスタ36、37の各ゲートには制御信号／φ
Ｅ、φＥがそれぞれ供給される。
【００１５】上記スイッチ回路33の出力ノード34の信号
は、縦続接続された２個のインバータ39、40を介して、
図示しない出力バッファ回路にデータＯＵＴとして供給
される。また、上記出力ノード34にはインバータ41の入
力端が接続されており、このインバータ41の出力端はイ
ンバータ42の入力端に接続されている。さらにこのイン
バータ42の出力端は上記出力ノード34に接続されてい
る。
は、縦続接続された２個のインバータ39、40を介して、
図示しない出力バッファ回路にデータＯＵＴとして供給
される。また、上記出力ノード34にはインバータ41の入
力端が接続されており、このインバータ41の出力端はイ
ンバータ42の入力端に接続されている。さらにこのイン
バータ42の出力端は上記出力ノード34に接続されてい
る。
【００１６】また、上記スイッチ回路33の出力ノード34
にはシグニチャー回路43が接続されている。このシグニ
チャー回路43は、この実施例の半導体メモリ固有のデー
タ、例えば製造会社のメーカーコード、デバイスコード
等を発生するためのものであり、図示のようにそれぞれ
４個のＰチャネルのＭＯＳトランジスタ44〜47とＮチャ
ネルのＭＯＳトランジスタ48〜51とから構成されてい
る。すなわち、上記２個のＰチャネルのＭＯＳトランジ
スタ44、45は、電源電圧ＶＣＣのノードと上記ノード34
との間に直列接続されている。上記２個のＮチャネルの
ＭＯＳトランジスタ48、49は、上記ノード34と接地電圧
ＶＳＳのノードとの間に直列接続されている。同様に、
上記２個のＰチャネルのＭＯＳトランジスタ46、47は、
電源電圧ＶＣＣのノードと上記ノード34との間に直列接
続されている。上記２個のＮチャネルのＭＯＳトランジ
スタ50、51は、上記ノード34と接地電圧ＶＳＳのノード
との間に直列接続されている。そして、上記ＭＯＳトラ
ンジスタ44のゲートには制御信号／φＦ１が、ＭＯＳト
ランジスタ49のゲートには制御信号φＦ１が、ＭＯＳト
ランジスタ46のゲートには制御信号／φＦ２が、ＭＯＳ
トランジスタ51のゲートには制御信号φＦ２がそれぞれ
供給され、ＭＯＳトランジスタ45、48の両ゲートには信
号Ｆ１が、ＭＯＳトランジスタ47、50の両ゲートには信
号Ｆ２がそれぞれ供給される。
にはシグニチャー回路43が接続されている。このシグニ
チャー回路43は、この実施例の半導体メモリ固有のデー
タ、例えば製造会社のメーカーコード、デバイスコード
等を発生するためのものであり、図示のようにそれぞれ
４個のＰチャネルのＭＯＳトランジスタ44〜47とＮチャ
ネルのＭＯＳトランジスタ48〜51とから構成されてい
る。すなわち、上記２個のＰチャネルのＭＯＳトランジ
スタ44、45は、電源電圧ＶＣＣのノードと上記ノード34
との間に直列接続されている。上記２個のＮチャネルの
ＭＯＳトランジスタ48、49は、上記ノード34と接地電圧
ＶＳＳのノードとの間に直列接続されている。同様に、
上記２個のＰチャネルのＭＯＳトランジスタ46、47は、
電源電圧ＶＣＣのノードと上記ノード34との間に直列接
続されている。上記２個のＮチャネルのＭＯＳトランジ
スタ50、51は、上記ノード34と接地電圧ＶＳＳのノード
との間に直列接続されている。そして、上記ＭＯＳトラ
ンジスタ44のゲートには制御信号／φＦ１が、ＭＯＳト
ランジスタ49のゲートには制御信号φＦ１が、ＭＯＳト
ランジスタ46のゲートには制御信号／φＦ２が、ＭＯＳ
トランジスタ51のゲートには制御信号φＦ２がそれぞれ
供給され、ＭＯＳトランジスタ45、48の両ゲートには信
号Ｆ１が、ＭＯＳトランジスタ47、50の両ゲートには信
号Ｆ２がそれぞれ供給される。
【００１７】図３は図１中のメモリセル回路15の詳細な
構成を示す回路図である。前記ビット線ＢＬ１に接続さ
れたメモリセル回路15には、図４の断面図に示すように
ソースＳ、ドレインＤ及びフローティングゲートＦＧ、
コントロールゲートＣＧを有する二重ゲート構造の不揮
発性トランジスタからなる１６個のメモリセルＭＣが設
けられている。これら１６個のメモリセルＭＣは８個ず
つ２組に分割され、各８個のメモリセルＭＣはそれぞれ
直列接続されている。そして各組のメモリセルの直列回
路の一端は選択用のＭＯＳトランジスタ52それぞれを介
してビット線ＢＬ１に接続されており、各組のメモリセ
ルの直列回路の他端は選択用のＭＯＳトランジスタ53そ
れぞれを介して接地電圧ＶＳＳのノードに接続されてい
る。また、他のビット線に接続されているメモリセル回
路15も上記と同様に構成されている。そして、上記各メ
モリセル回路15内のＭＯＳトランジスタ52のゲートは選
択線ＳＧＤ０もしくはＳＧＤ１に、ＭＯＳトランジスタ
53のゲートは選択線ＳＧＳ０もしくはＳＧＳ１にそれぞ
れ接続され、各８個のメモリセルＭＣのコントロールゲ
ートは、それぞれ８本のワード線ＷＬ００〜ＷＬ０７、
ＷＬ０８〜ＷＬ１５に接続されている。
構成を示す回路図である。前記ビット線ＢＬ１に接続さ
れたメモリセル回路15には、図４の断面図に示すように
ソースＳ、ドレインＤ及びフローティングゲートＦＧ、
コントロールゲートＣＧを有する二重ゲート構造の不揮
発性トランジスタからなる１６個のメモリセルＭＣが設
けられている。これら１６個のメモリセルＭＣは８個ず
つ２組に分割され、各８個のメモリセルＭＣはそれぞれ
直列接続されている。そして各組のメモリセルの直列回
路の一端は選択用のＭＯＳトランジスタ52それぞれを介
してビット線ＢＬ１に接続されており、各組のメモリセ
ルの直列回路の他端は選択用のＭＯＳトランジスタ53そ
れぞれを介して接地電圧ＶＳＳのノードに接続されてい
る。また、他のビット線に接続されているメモリセル回
路15も上記と同様に構成されている。そして、上記各メ
モリセル回路15内のＭＯＳトランジスタ52のゲートは選
択線ＳＧＤ０もしくはＳＧＤ１に、ＭＯＳトランジスタ
53のゲートは選択線ＳＧＳ０もしくはＳＧＳ１にそれぞ
れ接続され、各８個のメモリセルＭＣのコントロールゲ
ートは、それぞれ８本のワード線ＷＬ００〜ＷＬ０７、
ＷＬ０８〜ＷＬ１５に接続されている。
【００１８】図５は図１中のセンスアンプ17の詳細な構
成を示す回路図である。このセンスアンプ17は次のよう
に構成されている。電源電圧ＶＣＣのノードとノード61
との間には２個のＰチャネルＭＯＳトランジスタ62、63
が直列接続されている。上記ノード61と接地電圧ＶＳＳ
のノードとの間には２個のＮチャネルＭＯＳトランジス
タ64、65が直列接続されている。上記ＭＯＳトランジス
タ62のゲートには制御信号φＡ１が、ＭＯＳトランジス
タ65のゲートには制御信号φＡ２がそれぞれ供給され
る。また、上記両ＭＯＳトランジスタ63、64のゲートは
ノード66に共通に接続されている。電源電圧ＶＣＣのノ
ードと上記ノード66との間には２個のＰチャネルＭＯＳ
トランジスタ67、68が直列接続されている。上記ノード
66と接地電圧ＶＳＳのノードとの間には２個のＮチャネ
ルＭＯＳトランジスタ69、70が直列接続されている。上
記ＭＯＳトランジスタ67のゲートには制御信号φＢ１
が、ＭＯＳトランジスタ70のゲートには制御信号φＢ２
がそれぞれ供給される。また、上記両ＭＯＳトランジス
タ68、69のゲートは上記ノード61に共通に接続されてい
る。そして、上記ノード66が前記図１中のＭＯＳトラン
ジスタ16に接続され、またノード61と66が前記図１中の
ＭＯＳトランジスタ18、19にそれぞれ接続される。
成を示す回路図である。このセンスアンプ17は次のよう
に構成されている。電源電圧ＶＣＣのノードとノード61
との間には２個のＰチャネルＭＯＳトランジスタ62、63
が直列接続されている。上記ノード61と接地電圧ＶＳＳ
のノードとの間には２個のＮチャネルＭＯＳトランジス
タ64、65が直列接続されている。上記ＭＯＳトランジス
タ62のゲートには制御信号φＡ１が、ＭＯＳトランジス
タ65のゲートには制御信号φＡ２がそれぞれ供給され
る。また、上記両ＭＯＳトランジスタ63、64のゲートは
ノード66に共通に接続されている。電源電圧ＶＣＣのノ
ードと上記ノード66との間には２個のＰチャネルＭＯＳ
トランジスタ67、68が直列接続されている。上記ノード
66と接地電圧ＶＳＳのノードとの間には２個のＮチャネ
ルＭＯＳトランジスタ69、70が直列接続されている。上
記ＭＯＳトランジスタ67のゲートには制御信号φＢ１
が、ＭＯＳトランジスタ70のゲートには制御信号φＢ２
がそれぞれ供給される。また、上記両ＭＯＳトランジス
タ68、69のゲートは上記ノード61に共通に接続されてい
る。そして、上記ノード66が前記図１中のＭＯＳトラン
ジスタ16に接続され、またノード61と66が前記図１中の
ＭＯＳトランジスタ18、19にそれぞれ接続される。
【００１９】図６は、図２中のプリチャージ回路20で使
用されるプリチャージ電圧ＨＶＣＣを発生するプリチャ
ージ電圧発生回路の一例を示す回路図である。この回路
は、一端が電源電圧ＶＣＣのノードに接続され、ゲート
に制御信号φＲが供給されるＮチャネルのＭＯＳトラン
ジスタ71と、このＭＯＳトランジスタ71の他端と接地電
圧ＶＳＳのノードとの間に直列接続され、それぞれ等し
い抵抗値を持つ電圧分割用の２個の抵抗72、73とから構
成されている。このプリチャージ電圧発生回路では、デ
ータリードモードの際に信号φＲが“Ｈ”（ＶＣＣ）に
なり、ＭＯＳトランジスタ71がオンしているときに、電
源電圧ＶＣＣからＭＯＳトランジスタ71のしきい値電圧
（ＶＴＨ）分だけ低下した電圧が上記２個の抵抗72、73
によって２分割され、両抵抗72、73の直列接続ノードで
あるノード74から出力される。すなわち、この電圧ＨＶ
ＣＣの値は（ＶＣＣ−ＶＴＨ）÷２であり、ＶＴＨは前
記カラム選択用のＮチャネルＭＯＳトランジスタ18、19
のしきい値電圧でもある。
用されるプリチャージ電圧ＨＶＣＣを発生するプリチャ
ージ電圧発生回路の一例を示す回路図である。この回路
は、一端が電源電圧ＶＣＣのノードに接続され、ゲート
に制御信号φＲが供給されるＮチャネルのＭＯＳトラン
ジスタ71と、このＭＯＳトランジスタ71の他端と接地電
圧ＶＳＳのノードとの間に直列接続され、それぞれ等し
い抵抗値を持つ電圧分割用の２個の抵抗72、73とから構
成されている。このプリチャージ電圧発生回路では、デ
ータリードモードの際に信号φＲが“Ｈ”（ＶＣＣ）に
なり、ＭＯＳトランジスタ71がオンしているときに、電
源電圧ＶＣＣからＭＯＳトランジスタ71のしきい値電圧
（ＶＴＨ）分だけ低下した電圧が上記２個の抵抗72、73
によって２分割され、両抵抗72、73の直列接続ノードで
あるノード74から出力される。すなわち、この電圧ＨＶ
ＣＣの値は（ＶＣＣ−ＶＴＨ）÷２であり、ＶＴＨは前
記カラム選択用のＮチャネルＭＯＳトランジスタ18、19
のしきい値電圧でもある。
【００２０】上記のような構成でなる半導体メモリにお
いて、外部から入力されるロウアドレスが変化するとラ
ンダムリードモードとなる。次にこのモードのときの動
作を図８及び図９のタイミングチャートを用いて説明す
る。なお、図８及び図９では前記センスアンプ17のノー
ド66、61として、ビット線ＢＬ１に接続されたセンスア
ンプ17のノード66、61はそれぞれＮ１１、Ｎ２１で、ビ
ット線ＢＬ２に接続されたセンスアンプ17のノード66、
61はそれぞれＮ１２、Ｎ２２でそれぞれ示している。
いて、外部から入力されるロウアドレスが変化するとラ
ンダムリードモードとなる。次にこのモードのときの動
作を図８及び図９のタイミングチャートを用いて説明す
る。なお、図８及び図９では前記センスアンプ17のノー
ド66、61として、ビット線ＢＬ１に接続されたセンスア
ンプ17のノード66、61はそれぞれＮ１１、Ｎ２１で、ビ
ット線ＢＬ２に接続されたセンスアンプ17のノード66、
61はそれぞれＮ１２、Ｎ２２でそれぞれ示している。
【００２１】まず、プリチャージ制御信号／ＰＲＥが
“Ｌ”になり、一定期間の後に“Ｈ”になる。なお、こ
のとき、リセット信号ＲＥＳＥＴは“Ｌ”の状態のまま
である。従って、プリチャージ制御信号／ＰＲＥが
“Ｌ”のとき、ＭＯＳトランジスタ13がオンし、ノード
12は“Ｈ”になる。また、このとき、制御信号φＣＵは
“Ｈ”の状態のままであるため、ＭＯＳトランジスタ11
はオンしている。従って、プリチャージ制御信号／ＰＲ
Ｅが“Ｌ”の期間に、各ビット線ＢＬ１〜ＢＬｎはＶＣ
Ｃ電圧にプリチャージされる。
“Ｌ”になり、一定期間の後に“Ｈ”になる。なお、こ
のとき、リセット信号ＲＥＳＥＴは“Ｌ”の状態のまま
である。従って、プリチャージ制御信号／ＰＲＥが
“Ｌ”のとき、ＭＯＳトランジスタ13がオンし、ノード
12は“Ｈ”になる。また、このとき、制御信号φＣＵは
“Ｈ”の状態のままであるため、ＭＯＳトランジスタ11
はオンしている。従って、プリチャージ制御信号／ＰＲ
Ｅが“Ｌ”の期間に、各ビット線ＢＬ１〜ＢＬｎはＶＣ
Ｃ電圧にプリチャージされる。
【００２２】またこのとき、センスアンプ17では制御信
号φＡ２が“Ｈ”、φＢ１が“Ｌ”であるために、ＭＯ
Ｓトランジスタ64、65がオンしてノード61は“Ｌ”に、
ＭＯＳトランジスタ67、68がオンしてノード66は“Ｈ”
になっている。その後、φＡ２が“Ｌ”に、φＢ１が
“Ｈ”になり、センスアンプ17内のＭＯＳトランジスタ
65、67がオフすることにより、ビット線ＢＬ１〜ＢＬｎ
及び各ノード66はＶＣＣのプリチャージレベルのまま、
各ノード61はＶＳＳレベルのままフローティング状態と
なる。
号φＡ２が“Ｈ”、φＢ１が“Ｌ”であるために、ＭＯ
Ｓトランジスタ64、65がオンしてノード61は“Ｌ”に、
ＭＯＳトランジスタ67、68がオンしてノード66は“Ｈ”
になっている。その後、φＡ２が“Ｌ”に、φＢ１が
“Ｈ”になり、センスアンプ17内のＭＯＳトランジスタ
65、67がオフすることにより、ビット線ＢＬ１〜ＢＬｎ
及び各ノード66はＶＣＣのプリチャージレベルのまま、
各ノード61はＶＳＳレベルのままフローティング状態と
なる。
【００２３】この後、図３に示すメモリセル回路15にお
いて、入力されたロウアドレスに対応するワード線及び
選択線ＳＧＤ０、ＳＧＤ１が選択的に駆動され、各メモ
リセル回路15で１個のメモリセルが選択される。これら
各メモリセルは図４に示すような二重ゲート構造をなし
ており、“０”データがプログラムされているときはフ
ローティングゲートに電子が蓄積されており、このメモ
リセルのしきい値電圧は正の値になっている。他方、
“１”データがプログラムされているときはフローティ
ングゲートから電子が掃き出されており、このメモリセ
ルのしきい値電圧は負の値になっている。
いて、入力されたロウアドレスに対応するワード線及び
選択線ＳＧＤ０、ＳＧＤ１が選択的に駆動され、各メモ
リセル回路15で１個のメモリセルが選択される。これら
各メモリセルは図４に示すような二重ゲート構造をなし
ており、“０”データがプログラムされているときはフ
ローティングゲートに電子が蓄積されており、このメモ
リセルのしきい値電圧は正の値になっている。他方、
“１”データがプログラムされているときはフローティ
ングゲートから電子が掃き出されており、このメモリセ
ルのしきい値電圧は負の値になっている。
【００２４】いま、図３のメモリセル回路15において、
ビット線ＢＬ１、ＢＬ２に接続されたメモリセルＭＣ
１、ＭＣ２が選択され、ＭＣ１が“１”書込み、ＭＣ２
が“０”書込みされている場合、前記のビット線プリチ
ャージ期間が終了すると、ビット線ＢＬ１はメモリセル
を介して放電され、その電位はＶＳＳレベル近くまで低
下していく。これに対し、ビット線ＢＬ２はＶＣＣレベ
ルを保ったままとなる。すなわち、上記メモリセルから
の読み出し動作により、各ビット線の電位は“Ｈ”もし
くは“Ｌ”になる。
ビット線ＢＬ１、ＢＬ２に接続されたメモリセルＭＣ
１、ＭＣ２が選択され、ＭＣ１が“１”書込み、ＭＣ２
が“０”書込みされている場合、前記のビット線プリチ
ャージ期間が終了すると、ビット線ＢＬ１はメモリセル
を介して放電され、その電位はＶＳＳレベル近くまで低
下していく。これに対し、ビット線ＢＬ２はＶＣＣレベ
ルを保ったままとなる。すなわち、上記メモリセルから
の読み出し動作により、各ビット線の電位は“Ｈ”もし
くは“Ｌ”になる。
【００２５】その後、制御信号φＡ１が“Ｌ”、φＡ２
が“Ｈ”、φＢ１が“Ｌ”、φＢ２が“Ｈ”となって各
センスアンプ17が活性化されると、ビット線ＢＬ１に接
続されたセンスアンプ17のノード66（ノードＮ１１）が
“Ｌ”、同じくノード61（ノードＮ２１）が“Ｈ”、ビ
ット線ＢＬ２に接続されたセンスアンプ17のノード66
（ノードＮ１２）が“Ｈ”、同じくノード61（ノードＮ
２２）が“Ｌ”となる。このとき、全てのカラム選択線
ＣＳＬ１〜ＣＳＬｎは“Ｌ”となっている。これによ
り、１本のワード線に接続されたｎ個の各メモリセルの
データがｎ個の各センスアンプ17にラッチされたことに
なる。
が“Ｈ”、φＢ１が“Ｌ”、φＢ２が“Ｈ”となって各
センスアンプ17が活性化されると、ビット線ＢＬ１に接
続されたセンスアンプ17のノード66（ノードＮ１１）が
“Ｌ”、同じくノード61（ノードＮ２１）が“Ｈ”、ビ
ット線ＢＬ２に接続されたセンスアンプ17のノード66
（ノードＮ１２）が“Ｈ”、同じくノード61（ノードＮ
２２）が“Ｌ”となる。このとき、全てのカラム選択線
ＣＳＬ１〜ＣＳＬｎは“Ｌ”となっている。これによ
り、１本のワード線に接続されたｎ個の各メモリセルの
データがｎ個の各センスアンプ17にラッチされたことに
なる。
【００２６】一方、このとき、制御信号φＣは“Ｈ”で
あり、図２のプリチャージ回路20内のＭＯＳトランジス
タ22、23、24は全てオンしている。また、このランダム
リードモードのときには前記制御信号φＣは“Ｈ”であ
り、前記図６に示す回路では電圧ＨＶＣＣが発生されて
いるため、データ入出力線ＩＯ、／ＩＯはこの電圧ＨＶ
ＣＣによりプリチャージされる。
あり、図２のプリチャージ回路20内のＭＯＳトランジス
タ22、23、24は全てオンしている。また、このランダム
リードモードのときには前記制御信号φＣは“Ｈ”であ
り、前記図６に示す回路では電圧ＨＶＣＣが発生されて
いるため、データ入出力線ＩＯ、／ＩＯはこの電圧ＨＶ
ＣＣによりプリチャージされる。
【００２７】ところで、いまＶＣＣを５Ｖ、前記図６中
のＮチャネルＭＯＳトランジスタ71のしきい値電圧を例
えば１．６Ｖとすると、電圧ＨＶＣＣの値は（５Ｖ−
１．６Ｖ）÷２＝１．７Ｖになる。従って、データ入出
力線ＩＯ、／ＩＯは両方とも１．７Ｖにプリチャージさ
れる。
のＮチャネルＭＯＳトランジスタ71のしきい値電圧を例
えば１．６Ｖとすると、電圧ＨＶＣＣの値は（５Ｖ−
１．６Ｖ）÷２＝１．７Ｖになる。従って、データ入出
力線ＩＯ、／ＩＯは両方とも１．７Ｖにプリチャージさ
れる。
【００２８】その後、カラムアドレスに応じて例えばカ
ラム選択線ＣＳＬ１が“Ｈ”となり、ビット線ＢＬ１に
接続されたセンスアンプ17がＭＯＳトランジスタ18、19
を介してデータ入出力線ＩＯ、／ＩＯに接続される。そ
の後、上記センスアンプ17のノード61の電位がデータ入
出力線／ＩＯを充電し、ノード66の電位がデータ入出力
線ＩＯを放電する。従って、／ＩＯは（ＶＣＣ−ＶＴ
Ｈ）に、ＩＯはＶＳＳに近かずく。なお、上記ＶＴＨは
ＮチャネルのＭＯＳトランジスタ18のしきい値電圧であ
る。
ラム選択線ＣＳＬ１が“Ｈ”となり、ビット線ＢＬ１に
接続されたセンスアンプ17がＭＯＳトランジスタ18、19
を介してデータ入出力線ＩＯ、／ＩＯに接続される。そ
の後、上記センスアンプ17のノード61の電位がデータ入
出力線／ＩＯを充電し、ノード66の電位がデータ入出力
線ＩＯを放電する。従って、／ＩＯは（ＶＣＣ−ＶＴ
Ｈ）に、ＩＯはＶＳＳに近かずく。なお、上記ＶＴＨは
ＮチャネルのＭＯＳトランジスタ18のしきい値電圧であ
る。
【００２９】次にデータ入出力線ＩＯ、／ＩＯの充電も
しくは放電が開始された後に制御信号φＤが“Ｌ”とな
り、差動増幅回路21が活性化される。これにより、差動
増幅回路21の出力ノード27は“Ｌ”となる。このとき、
スイッチ回路33では制御信号／φＥが“Ｌ”、φＥが
“Ｈ”となり、ＭＯＳトランジスタ35、36が共にオン
し、スイッチ回路33の出力ノード34は“Ｈ”となる。従
って、この場合にはビット線ＢＬ１に接続されたメモリ
セルからの読み出しデータＯＵＴとして“Ｈ”のデータ
が出力バッファ回路に供給される。
しくは放電が開始された後に制御信号φＤが“Ｌ”とな
り、差動増幅回路21が活性化される。これにより、差動
増幅回路21の出力ノード27は“Ｌ”となる。このとき、
スイッチ回路33では制御信号／φＥが“Ｌ”、φＥが
“Ｈ”となり、ＭＯＳトランジスタ35、36が共にオン
し、スイッチ回路33の出力ノード34は“Ｈ”となる。従
って、この場合にはビット線ＢＬ１に接続されたメモリ
セルからの読み出しデータＯＵＴとして“Ｈ”のデータ
が出力バッファ回路に供給される。
【００３０】次にカラムアドレスのみが変化し、新しい
カラムアドレスにより以前のカラム選択線ＣＳＬ１が非
選択となり、“Ｌ”となる。次に制御信号φＥが
“Ｌ”、／φＥが“Ｈ”、φＤが“Ｈ”、φＣが“Ｈ”
となり、プリチャージ回路20内のＭＯＳトランジスタ22
がオンすることにより、データ入出力線ＩＯ、／ＩＯが
イコライズされる。すなわち、これ以前では、データ入
出力線ＩＯ、／ＩＯの一方の電位がＶＳＳの０Ｖ、他方
の電位が（ＶＣＣ−ＶＴＨ）である３．４Ｖであったも
のが、データ入出力線ＩＯ、／ＩＯの容量がほぼ等しい
ため、上記のイコライズ動作により、共に３．４Ｖ÷２
＝１．７Ｖ程度になる。従って、イコライズするだけで
前記電圧ＨＶＣＣの値と同じになり、前記図６に示す回
路で新たにプリチャージ電圧ＨＶＣＣを発生させる必要
がなくなる。このため、消費電流の削減を図ることがで
きる。
カラムアドレスにより以前のカラム選択線ＣＳＬ１が非
選択となり、“Ｌ”となる。次に制御信号φＥが
“Ｌ”、／φＥが“Ｈ”、φＤが“Ｈ”、φＣが“Ｈ”
となり、プリチャージ回路20内のＭＯＳトランジスタ22
がオンすることにより、データ入出力線ＩＯ、／ＩＯが
イコライズされる。すなわち、これ以前では、データ入
出力線ＩＯ、／ＩＯの一方の電位がＶＳＳの０Ｖ、他方
の電位が（ＶＣＣ−ＶＴＨ）である３．４Ｖであったも
のが、データ入出力線ＩＯ、／ＩＯの容量がほぼ等しい
ため、上記のイコライズ動作により、共に３．４Ｖ÷２
＝１．７Ｖ程度になる。従って、イコライズするだけで
前記電圧ＨＶＣＣの値と同じになり、前記図６に示す回
路で新たにプリチャージ電圧ＨＶＣＣを発生させる必要
がなくなる。このため、消費電流の削減を図ることがで
きる。
【００３１】ここで、１回の読み出し動作でデータ入出
力線ＩＯ、／ＩＯを充電する際に必要とする電荷量ＱＩ
Ｏは、各データ入出力線の容量をＣＩＯ、各データ入出
力線の電位振幅をＶＩＯとすると、次の式で与えられ
る。
力線ＩＯ、／ＩＯを充電する際に必要とする電荷量ＱＩ
Ｏは、各データ入出力線の容量をＣＩＯ、各データ入出
力線の電位振幅をＶＩＯとすると、次の式で与えられ
る。
【００３２】 ＱＩＯ＝ＣＩＯ×ＶＩＯ ＝ＣＩＯ×｛（ＶＣＣ−ＶＴＨ）−（ＶＣＣ−ＶＴＨ）÷２｝ ＝ＣＩＯ×｛（ＶＣＣ−ＶＴＨ）÷２｝ … １ これに対し、従来のようにデータ入出力線のプリチャー
ジ電圧をＶＣＣとしたときに、１回の読み出し動作でデ
ータ入出力線を充電する際に必要とする電荷量ＱＩＯは
（ＣＩＯ×ＶＣＣ）となり、上記実施例の２倍以上とな
っている。また、データ入出力線ＩＯ、／ＩＯの充放電
に伴う消費電流が少ないため、電源に発生するノイズを
低く押さえることができる。
ジ電圧をＶＣＣとしたときに、１回の読み出し動作でデ
ータ入出力線を充電する際に必要とする電荷量ＱＩＯは
（ＣＩＯ×ＶＣＣ）となり、上記実施例の２倍以上とな
っている。また、データ入出力線ＩＯ、／ＩＯの充放電
に伴う消費電流が少ないため、電源に発生するノイズを
低く押さえることができる。
【００３３】その後、新しいカラムアドレスにより新し
いカラム選択線ＣＳＬ２が非選択されて“Ｈ”となり、
今度はビット線ＢＬ２に接続されたメモリセル回路15か
らの読み出しデータに応じてノード27、34のレベルが設
定され、読み出しデータＯＵＴが出力バッファ回路に供
給される。
いカラム選択線ＣＳＬ２が非選択されて“Ｈ”となり、
今度はビット線ＢＬ２に接続されたメモリセル回路15か
らの読み出しデータに応じてノード27、34のレベルが設
定され、読み出しデータＯＵＴが出力バッファ回路に供
給される。
【００３４】次にシグニチャーモード時の動作を図１０
のタイミングチャートを用いて説明する。シグニチャー
モードになると、入力アドレスに応じて制御信号φＦ
１、φＦ２が選択的に“Ｈ”に、／φＦ１、／φＦ２が
選択的に“Ｌ”にされる。例えばメーカーコードを読み
出す場合には０番地に対応したアドレスが入力される。
このようなアドレスが入力されると、φＦ１が“Ｈ”に
なり、／φＦ１が“Ｌ”になる。仮にメーカーコードが
“０”である場合には、予め制御信号Ｆ１がＶＣＣ電位
となるように、ＭＯＳトランジスタ45、48のゲートがマ
スクによってＶＣＣのノードに接続されている。このと
き、シグニチャー回路43ではＭＯＳトランジスタ48、49
が共にオンすることによって、前記ノード34は“Ｌ”と
なり、出力ＯＵＴは“Ｌ”となる。
のタイミングチャートを用いて説明する。シグニチャー
モードになると、入力アドレスに応じて制御信号φＦ
１、φＦ２が選択的に“Ｈ”に、／φＦ１、／φＦ２が
選択的に“Ｌ”にされる。例えばメーカーコードを読み
出す場合には０番地に対応したアドレスが入力される。
このようなアドレスが入力されると、φＦ１が“Ｈ”に
なり、／φＦ１が“Ｌ”になる。仮にメーカーコードが
“０”である場合には、予め制御信号Ｆ１がＶＣＣ電位
となるように、ＭＯＳトランジスタ45、48のゲートがマ
スクによってＶＣＣのノードに接続されている。このと
き、シグニチャー回路43ではＭＯＳトランジスタ48、49
が共にオンすることによって、前記ノード34は“Ｌ”と
なり、出力ＯＵＴは“Ｌ”となる。
【００３５】他方、デバイスコードを読み出す場合には
１番地に対応したアドレスが入力される。このようなア
ドレスが入力されると、φＦ２が“Ｈ”になり、／φＦ
２が“Ｌ”になる。仮にデバイスコードが“１”である
場合には、予め制御信号Ｆ２がＶＳＳ電位となるよう
に、マスクによってＭＯＳトランジスタ47、50のゲート
がマスクによってＶＳＳのノードに接続されている。こ
のとき、シグニチャー回路43ではＭＯＳトランジスタ4
6、47が共にオンすることによって、前記ノード34は
“Ｈ”となり、出力ＯＵＴは“Ｈ”となる。
１番地に対応したアドレスが入力される。このようなア
ドレスが入力されると、φＦ２が“Ｈ”になり、／φＦ
２が“Ｌ”になる。仮にデバイスコードが“１”である
場合には、予め制御信号Ｆ２がＶＳＳ電位となるよう
に、マスクによってＭＯＳトランジスタ47、50のゲート
がマスクによってＶＳＳのノードに接続されている。こ
のとき、シグニチャー回路43ではＭＯＳトランジスタ4
6、47が共にオンすることによって、前記ノード34は
“Ｈ”となり、出力ＯＵＴは“Ｈ”となる。
【００３６】このようなシグニチャー回路43は各データ
入出力線対毎にそれぞれ１個、合計でｎ個設けられてい
る。つまり、８ＩＯのメモリでは８個のシグニチャー回
路があり、それぞれのＦ１、Ｆ２はマスクにより、ＶＣ
ＣもしくはＶＳＳのノードに固定されている。従って、
シグニチャーモードの際にはそれぞれ８ビットのメーカ
ーコードもしくはデバイスコードが読み出される。
入出力線対毎にそれぞれ１個、合計でｎ個設けられてい
る。つまり、８ＩＯのメモリでは８個のシグニチャー回
路があり、それぞれのＦ１、Ｆ２はマスクにより、ＶＣ
ＣもしくはＶＳＳのノードに固定されている。従って、
シグニチャーモードの際にはそれぞれ８ビットのメーカ
ーコードもしくはデバイスコードが読み出される。
【００３７】ところで、このシグニチャーモードの際に
は、アドレスが変化したことによりコードの読み出しが
開始されるが、制御信号φＥが常に“Ｌ”であり、スイ
ッチ回路33内のＭＯＳトランジスタ36、37は常にオフし
ている。このため、メモリセルのデータがノード34に出
力されることはない。
は、アドレスが変化したことによりコードの読み出しが
開始されるが、制御信号φＥが常に“Ｌ”であり、スイ
ッチ回路33内のＭＯＳトランジスタ36、37は常にオフし
ている。このため、メモリセルのデータがノード34に出
力されることはない。
【００３８】このように各データ入出力線対の出力部に
シグニチャー回路を設けることは、メモリセルに対して
コードを書き込んでおく場合に比べて、周辺回路の空き
領域に配置することができるために、チップサイズが小
さくて済む。特に図３に示すように、メモリセルがＮＡ
ＮＤ型セルのように複数ビットで１つの単位となってい
る場合は、シグニチャーによるメモリセルアレイの面積
増がなくなる。また、出力部にシグニチャー回路が設け
られているために、アクセスタイムが早いという特長も
ある。
シグニチャー回路を設けることは、メモリセルに対して
コードを書き込んでおく場合に比べて、周辺回路の空き
領域に配置することができるために、チップサイズが小
さくて済む。特に図３に示すように、メモリセルがＮＡ
ＮＤ型セルのように複数ビットで１つの単位となってい
る場合は、シグニチャーによるメモリセルアレイの面積
増がなくなる。また、出力部にシグニチャー回路が設け
られているために、アクセスタイムが早いという特長も
ある。
【００３９】この発明は上記実施例に限定されるもので
はなく種々の変形が可能であることはいうまでもない。
例えば前記図６に示したプリチャージ電圧発生回路とし
て、図７に示すような構成のものも使用できる。この図
７のプリチャージ電圧発生回路は次のように構成されて
いる。すなわち、電源電圧ＶＣＣのノードとノード81と
の間にはＮチャネルのＭＯＳトランジスタ82及びＮチャ
ネルでディプレッション型のＭＯＳトランジスタ83が直
列接続されている。また、上記ノード81とノード84との
間にはＮチャネルのＭＯＳトランジスタ85及びＰチャネ
ルのＭＯＳトランジスタ86が直列接続されている。上記
ノード84と接地電圧ＶＳＳのノードとの間にはＮチャネ
ルでディプレッション型のＭＯＳトランジスタ87が接続
されている。そして、上記ＭＯＳトランジスタ82のゲー
トには制御信号φＲが供給される。上記ＭＯＳトランジ
スタ83、85のゲートは上記ノード81に、ＭＯＳトランジ
スタ86のゲートは上記ノード84に、ＭＯＳトランジスタ
87のゲートは接地電圧ＶＳＳのノードにそれぞれ接続さ
れている。また、電源電圧ＶＣＣのノードと電圧ＨＶＣ
Ｃを得るためのノード88との間にはＰチャネルのＭＯＳ
トランジスタ89及びＮチャネルのＭＯＳトランジスタ90
が直列接続されている。上記ノード88と接地電圧ＶＳＳ
のノードとの間にはＰチャネルのＭＯＳトランジスタ91
及びＮチャネルのＭＯＳトランジスタ92が並列接続され
ている。そして、上記ＭＯＳトランジスタ89、92の各ゲ
ートには制御信号／φＲがそれぞれ供給され、上記ＭＯ
Ｓトランジスタ91のゲートは上記ノード84に接続されて
いる。このような回路でも出力電圧ＨＶＣＣを（ＶＣＣ
−ＶＴＨ）÷２の値に設定することができる。
はなく種々の変形が可能であることはいうまでもない。
例えば前記図６に示したプリチャージ電圧発生回路とし
て、図７に示すような構成のものも使用できる。この図
７のプリチャージ電圧発生回路は次のように構成されて
いる。すなわち、電源電圧ＶＣＣのノードとノード81と
の間にはＮチャネルのＭＯＳトランジスタ82及びＮチャ
ネルでディプレッション型のＭＯＳトランジスタ83が直
列接続されている。また、上記ノード81とノード84との
間にはＮチャネルのＭＯＳトランジスタ85及びＰチャネ
ルのＭＯＳトランジスタ86が直列接続されている。上記
ノード84と接地電圧ＶＳＳのノードとの間にはＮチャネ
ルでディプレッション型のＭＯＳトランジスタ87が接続
されている。そして、上記ＭＯＳトランジスタ82のゲー
トには制御信号φＲが供給される。上記ＭＯＳトランジ
スタ83、85のゲートは上記ノード81に、ＭＯＳトランジ
スタ86のゲートは上記ノード84に、ＭＯＳトランジスタ
87のゲートは接地電圧ＶＳＳのノードにそれぞれ接続さ
れている。また、電源電圧ＶＣＣのノードと電圧ＨＶＣ
Ｃを得るためのノード88との間にはＰチャネルのＭＯＳ
トランジスタ89及びＮチャネルのＭＯＳトランジスタ90
が直列接続されている。上記ノード88と接地電圧ＶＳＳ
のノードとの間にはＰチャネルのＭＯＳトランジスタ91
及びＮチャネルのＭＯＳトランジスタ92が並列接続され
ている。そして、上記ＭＯＳトランジスタ89、92の各ゲ
ートには制御信号／φＲがそれぞれ供給され、上記ＭＯ
Ｓトランジスタ91のゲートは上記ノード84に接続されて
いる。このような回路でも出力電圧ＨＶＣＣを（ＶＣＣ
−ＶＴＨ）÷２の値に設定することができる。
【００４０】
【発明の効果】以上説明したようにこの発明によれば、
消費電流の削減を図ることができると共にノイズの発生
を抑制でき、かつアクセスタイムの高速化も図ることが
できる半導体集積回路を提供することができる。
消費電流の削減を図ることができると共にノイズの発生
を抑制でき、かつアクセスタイムの高速化も図ることが
できる半導体集積回路を提供することができる。
【図１】この発明の一実施例の半導体集積回路の全体の
構成を示す回路図。
構成を示す回路図。
【図２】この発明の一実施例の半導体集積回路の全体の
構成を示す回路図。
構成を示す回路図。
【図３】上記実施例の一部回路の詳細な構成を示す回路
図。
図。
【図４】上記実施例で使用されるメモリセルの断面図。
【図５】上記実施例の一部回路の詳細な構成を示す回路
図。
図。
【図６】上記実施例の一部回路の詳細な構成を示す回路
図。
図。
【図７】上記実施例の一部回路の詳細な構成を示す回路
図。
図。
【図８】上記実施例のタイミングチャート。
【図９】上記実施例のタイミングチャート。
【図１０】上記実施例のタイミングチャート。
ＢＬ１〜ＢＬｎ…ビット線、15…メモリセル回路、17…
センスアンプ、18，19…カラム選択用のＭＯＳトランジ
スタ、／ＩＯ，ＩＯ…データ入出力線、20…プリチャー
ジ回路、21…差動増幅回路、33…スイッチ回路、43…シ
グニチャー回路。
センスアンプ、18，19…カラム選択用のＭＯＳトランジ
スタ、／ＩＯ，ＩＯ…データ入出力線、20…プリチャー
ジ回路、21…差動増幅回路、33…スイッチ回路、43…シ
グニチャー回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 智晴 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 田中 義幸 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内
Claims (1)
- 【請求項１】 第１及び第２の信号線と、 上記第１及び第２の信号線に対しそれぞれトランジスタ
を介して接続され、互いに対をなす第３及び第４の信号
線と、 上記第３及び第４の信号線の各信号が入力として与えら
れる差動増幅回路と、 上記第３及び第４の信号線に対し、電源電圧から上記ト
ランジスタのしきい値電圧を差し引いた値のさらにその
半分の値の電圧をプリチャージ電圧として与えるプリチ
ャージ手段とをを具備したことを特徴とする半導体集積
回路。
Priority Applications (3)
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25947091A JP2991546B2 (ja) | 1991-10-07 | 1991-10-07 | 半導体集積回路 |
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|---|---|
| JPH05101662A true JPH05101662A (ja) | 1993-04-23 |
| JP2991546B2 JP2991546B2 (ja) | 1999-12-20 |
Family
ID=17334526
Family Applications (1)
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|---|---|---|---|
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-
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- 1992-10-06 US US07/957,001 patent/US5268867A/en not_active Expired - Lifetime
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| US5268867A (en) | 1993-12-07 |
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| KR960004737B1 (ko) | 1996-04-12 |
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