JP3094281B2 - センス増幅器 - Google Patents
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はＳＲＡＭのセンス増
幅器に関し、特にメモリセルのデータであるデータビッ
トラインの電圧差を適切な値で移動させ、十分なマージ
ンを提供して低電圧でも動作することができるようにす
るセンス増幅器に関する。
幅器に関し、特にメモリセルのデータであるデータビッ
トラインの電圧差を適切な値で移動させ、十分なマージ
ンを提供して低電圧でも動作することができるようにす
るセンス増幅器に関する。
【０００２】
【従来の技術】一般的にＳＲＡＭは、セルを指定するア
ドレスデコーディング回路部分、セルコア(Cwll Core)
部分、セルのデータを読み出すセンス増幅器、センス増
幅器から読み出したデータを伝送するデータライン、お
よび出力バッファーで構成される。
ドレスデコーディング回路部分、セルコア(Cwll Core)
部分、セルのデータを読み出すセンス増幅器、センス増
幅器から読み出したデータを伝送するデータライン、お
よび出力バッファーで構成される。
【０００３】このうち一般的に用いられるセンス増幅器
は、ペアド電流ミラーセンス増幅器(Paired Current Mi
rror Sense Amp) であって、図１に示す通り、電源にソ
ースが連結されたＰＭＯＳトランジスター（Ｐ１）、電
源にソースが連結されＰＭＯＳトランジスター（Ｐ１）
のゲートにゲートが連結されたＰＭＯＳトランジスター
（Ｐ２）、メモリセルから読み出したセルデータ（ＲＤ
Ｂ）をゲート入力とし、ＰＭＯＳトランジスター（Ｐ
１）のゲートとドレインにドレインが連結されたＮＭＯ
Ｓトランジスター（Ｎ１）、メモリから読み出した反転
セルデータ（ＲＤＢＢ）をゲート入力とし、ＰＭＯＳト
ランジスター（Ｐ２）のドレインにドレインが連結され
たＮＭＯＳトランジスター（Ｎ２）、ＮＭＯＳトランジ
スター（Ｎ１，Ｎ２）のソースにドレインが連結され、
センス増幅器の動作を制御するセンス増幅イネイブル信
号（ＳＡＥ）をゲート入力とし、グランドにソースが連
結されたＮＭＯＳトランジスター（Ｎ３）、電源にソー
スが連結されたＰＭＯＳトランジスター（Ｐ３）、電源
にソースが連結され、ＰＭＯＳトランジスター（Ｐ３）
のゲートにゲートとドレインが連結されたＰＭＯＳトラ
ンジスター（Ｐ４）、メモリセルから読み出したセルデ
ータ（ＲＤＢ）をゲート入力とし、ＰＭＯＳトランジス
ター（Ｐ３）のドレインにドレインが連結されたＮＭＯ
Ｓトランジスター（Ｎ４）、メモリから読み出した反転
セルデータ（ＲＤＢＢ）をゲート入力とし、ＰＭＯＳト
ランジスター（Ｐ２）のドレインにドレインが連結され
たＮＭＯＳトランジスター（Ｎ５）、ＮＭＯＳトランジ
スター（Ｎ４，Ｎ５）のソースにドレインが連結され、
センス増幅イネイブル信号（ＳＡＥ）をゲート入力と
し、グランドにソースが連結されたＮＭＯＳトランジス
ター（Ｎ６）、電源にソースが連結されたＰＭＯＳトラ
ンジスター（Ｐ５）、電源にソースが連結され、ＰＭＯ
Ｓトランジスター（Ｐ５）のゲートにゲートが連結され
たＰＭＯＳトランジスター（Ｐ６）、ＮＭＯＳトランジ
スター（Ｎ２）のドレインにゲートが連結され、ＰＭＯ
Ｓトランジスター（Ｐ５）のゲートとドレインにドレイ
ンが連結されたＮＭＯＳトランジスター（Ｎ８）、ＮＭ
ＯＳトランジスター（Ｎ４）のドレインにゲートが連結
され、ＰＭＯＳトランジスター（Ｐ６）のドレインにド
レインが連結されたＮＭＯＳトランジスター（Ｎ８）、
ＮＭＯＳトランジスター（Ｎ８，Ｎ９）のソースにドレ
インが連結され、センス増幅イネイブル信号（ＳＡＥ）
をゲート入力とし、グランドにソースが連結されたＮＭ
ＯＳトランジスター（Ｎ７）、電源にソースが連結さ
れ、、センス増幅イネイブル信号（ＳＡＥ）をゲート入
力とし、ＮＭＯＳトランジスター（Ｎ９）のドレインに
ドレインが連結されたＰＭＯＳトランジスター（Ｐ
７）、およびＮＭＯＳトランジスター（Ｎ９）のドレイ
ンに入力端が連結されて、センス増幅器の出力信号（Ｏ
ＵＴ）を出力するインバータ（１）で構成される。
は、ペアド電流ミラーセンス増幅器(Paired Current Mi
rror Sense Amp) であって、図１に示す通り、電源にソ
ースが連結されたＰＭＯＳトランジスター（Ｐ１）、電
源にソースが連結されＰＭＯＳトランジスター（Ｐ１）
のゲートにゲートが連結されたＰＭＯＳトランジスター
（Ｐ２）、メモリセルから読み出したセルデータ（ＲＤ
Ｂ）をゲート入力とし、ＰＭＯＳトランジスター（Ｐ
１）のゲートとドレインにドレインが連結されたＮＭＯ
Ｓトランジスター（Ｎ１）、メモリから読み出した反転
セルデータ（ＲＤＢＢ）をゲート入力とし、ＰＭＯＳト
ランジスター（Ｐ２）のドレインにドレインが連結され
たＮＭＯＳトランジスター（Ｎ２）、ＮＭＯＳトランジ
スター（Ｎ１，Ｎ２）のソースにドレインが連結され、
センス増幅器の動作を制御するセンス増幅イネイブル信
号（ＳＡＥ）をゲート入力とし、グランドにソースが連
結されたＮＭＯＳトランジスター（Ｎ３）、電源にソー
スが連結されたＰＭＯＳトランジスター（Ｐ３）、電源
にソースが連結され、ＰＭＯＳトランジスター（Ｐ３）
のゲートにゲートとドレインが連結されたＰＭＯＳトラ
ンジスター（Ｐ４）、メモリセルから読み出したセルデ
ータ（ＲＤＢ）をゲート入力とし、ＰＭＯＳトランジス
ター（Ｐ３）のドレインにドレインが連結されたＮＭＯ
Ｓトランジスター（Ｎ４）、メモリから読み出した反転
セルデータ（ＲＤＢＢ）をゲート入力とし、ＰＭＯＳト
ランジスター（Ｐ２）のドレインにドレインが連結され
たＮＭＯＳトランジスター（Ｎ５）、ＮＭＯＳトランジ
スター（Ｎ４，Ｎ５）のソースにドレインが連結され、
センス増幅イネイブル信号（ＳＡＥ）をゲート入力と
し、グランドにソースが連結されたＮＭＯＳトランジス
ター（Ｎ６）、電源にソースが連結されたＰＭＯＳトラ
ンジスター（Ｐ５）、電源にソースが連結され、ＰＭＯ
Ｓトランジスター（Ｐ５）のゲートにゲートが連結され
たＰＭＯＳトランジスター（Ｐ６）、ＮＭＯＳトランジ
スター（Ｎ２）のドレインにゲートが連結され、ＰＭＯ
Ｓトランジスター（Ｐ５）のゲートとドレインにドレイ
ンが連結されたＮＭＯＳトランジスター（Ｎ８）、ＮＭ
ＯＳトランジスター（Ｎ４）のドレインにゲートが連結
され、ＰＭＯＳトランジスター（Ｐ６）のドレインにド
レインが連結されたＮＭＯＳトランジスター（Ｎ８）、
ＮＭＯＳトランジスター（Ｎ８，Ｎ９）のソースにドレ
インが連結され、センス増幅イネイブル信号（ＳＡＥ）
をゲート入力とし、グランドにソースが連結されたＮＭ
ＯＳトランジスター（Ｎ７）、電源にソースが連結さ
れ、、センス増幅イネイブル信号（ＳＡＥ）をゲート入
力とし、ＮＭＯＳトランジスター（Ｎ９）のドレインに
ドレインが連結されたＰＭＯＳトランジスター（Ｐ
７）、およびＮＭＯＳトランジスター（Ｎ９）のドレイ
ンに入力端が連結されて、センス増幅器の出力信号（Ｏ
ＵＴ）を出力するインバータ（１）で構成される。
【０００４】このように構成された従来のセンス増幅器
の動作を説明する。
の動作を説明する。
【０００５】メモリから読み出したセルデータ（ＲＤ
Ｂ，ＲＤＢＢ）はＮＭＯＳトランジスター（Ｎ１，Ｎ
２，Ｎ４，Ｎ５）のゲートに入力されてＮＭＯＳトラン
ジスター（Ｎ１，Ｎ５）によりＰＭＯＳトランジスター
（Ｐ１，Ｐ２，Ｐ３，Ｐ４）に流れる電流が決定され、
ＮＭＯＳトランジスター（Ｎ２，Ｎ４）の電流量により
ＮＭＯＳトランジスター（Ｎ２，Ｎ４）のドレイン電圧
が決定されることになる。
Ｂ，ＲＤＢＢ）はＮＭＯＳトランジスター（Ｎ１，Ｎ
２，Ｎ４，Ｎ５）のゲートに入力されてＮＭＯＳトラン
ジスター（Ｎ１，Ｎ５）によりＰＭＯＳトランジスター
（Ｐ１，Ｐ２，Ｐ３，Ｐ４）に流れる電流が決定され、
ＮＭＯＳトランジスター（Ｎ２，Ｎ４）の電流量により
ＮＭＯＳトランジスター（Ｎ２，Ｎ４）のドレイン電圧
が決定されることになる。
【０００６】ＮＭＯＳトランジスター（Ｎ２，Ｎ４）の
ドレインに流れる電圧は、更にＮＭＯＳトランジスター
（Ｎ８，Ｎ９）のゲートに入力されてＮＭＯＳトランジ
スター（Ｎ８）によりＰＭＯＳトランジスター（Ｐ５，
Ｐ６）に流れる電流が決定され、ＮＭＯＳトランジスタ
ー（Ｎ９）のドレイン電圧が決定されることになる。
ドレインに流れる電圧は、更にＮＭＯＳトランジスター
（Ｎ８，Ｎ９）のゲートに入力されてＮＭＯＳトランジ
スター（Ｎ８）によりＰＭＯＳトランジスター（Ｐ５，
Ｐ６）に流れる電流が決定され、ＮＭＯＳトランジスタ
ー（Ｎ９）のドレイン電圧が決定されることになる。
【０００７】このようなＮＭＯＳトランジスター（Ｎ
９）のドレインの電圧は、インバータ（１）を通じて反
転されて最終的にセンス増幅器の出力信号（ＯＵＴ）に
なる。
９）のドレインの電圧は、インバータ（１）を通じて反
転されて最終的にセンス増幅器の出力信号（ＯＵＴ）に
なる。
【０００８】ここで、センス増幅イネイブル信号（ＳＡ
Ｅ）は、ＮＭＯＳトランジスター（Ｎ３，Ｎ６，Ｎ７）
のゲートに入力されてセンス増幅器の動作を制御するこ
とになる。
Ｅ）は、ＮＭＯＳトランジスター（Ｎ３，Ｎ６，Ｎ７）
のゲートに入力されてセンス増幅器の動作を制御するこ
とになる。
【０００９】しかし、ペアド電流ミラーセンス増幅器
は、電源電圧が５Ｖであるメモリでは有用であるが、電
源電圧が３Ｖであるメモリではセンシング速度が著しく
遅くなり、セルデータを読み出す能力が減少する問題点
があった。
は、電源電圧が５Ｖであるメモリでは有用であるが、電
源電圧が３Ｖであるメモリではセンシング速度が著しく
遅くなり、セルデータを読み出す能力が減少する問題点
があった。
【００１０】すなわち、電源電圧の減少に因り、セルに
用いられるデータが低い電圧を有するようになり、これ
を更に読み出すにあって既存のＮＭＯＳプルアップトラ
ンジスターを用いたビットライン構造ではセルのノイズ
マージンが減少してセルのデータが出力されないため、
低電圧ではＮＭＯＳプルアップトランジスターの代りに
ＰＭＯＳプルアップトランジスターを用いるようにな
る。
用いられるデータが低い電圧を有するようになり、これ
を更に読み出すにあって既存のＮＭＯＳプルアップトラ
ンジスターを用いたビットライン構造ではセルのノイズ
マージンが減少してセルのデータが出力されないため、
低電圧ではＮＭＯＳプルアップトランジスターの代りに
ＰＭＯＳプルアップトランジスターを用いるようにな
る。
【００１１】この際、ビットラインを通じたデータビッ
トラインの出力が電源電圧近傍で動作するようになり、
このような出力は電流ミラー増幅器の動作には不適当な
入力で作用するようになる。
トラインの出力が電源電圧近傍で動作するようになり、
このような出力は電流ミラー増幅器の動作には不適当な
入力で作用するようになる。
【００１２】
【発明が解決しようとする課題】従って、本発明は低い
電源電圧に対応する高速の安定したセンシング能力を有
するセンス増幅器を提供することにその目的がある。
電源電圧に対応する高速の安定したセンシング能力を有
するセンス増幅器を提供することにその目的がある。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、入力されるセンス増幅イネイブル信号に
よりメモリから読み出したセルデータを入力として電流
量を調節して適宜な電圧差を増幅してシフトさせるセン
ス増幅及び電圧シフター、上記センス増幅イネイブル信
号により上記センス増幅及び電圧シフターから出力され
る信号をフールレンジ信号に変換して、低い電源電圧で
も動作可能ならしめるフールレンジ電流ミラーセンス増
幅部(Full Sense Amp)、および上記フールレンジ電流ミ
ラーセンス増幅部から出力される信号をドライブするイ
ンバーティング部を含み構成されることを特徴とする。
めに本発明は、入力されるセンス増幅イネイブル信号に
よりメモリから読み出したセルデータを入力として電流
量を調節して適宜な電圧差を増幅してシフトさせるセン
ス増幅及び電圧シフター、上記センス増幅イネイブル信
号により上記センス増幅及び電圧シフターから出力され
る信号をフールレンジ信号に変換して、低い電源電圧で
も動作可能ならしめるフールレンジ電流ミラーセンス増
幅部(Full Sense Amp)、および上記フールレンジ電流ミ
ラーセンス増幅部から出力される信号をドライブするイ
ンバーティング部を含み構成されることを特徴とする。
【００１４】
【発明の実施の形態】以下、添付した図面を参照して本
発明の一実施例を詳細に説明する。
発明の一実施例を詳細に説明する。
【００１５】本発明によるセンス増幅器は、図２に示す
通り、センス増幅及び電圧シフター（１０）、フールレ
ンジ電流ミラーセンス増幅部(Full Renge Carrent Mirr
or Sense Amp)（１１）、およびインバーティング部
（１２）で構成される。
通り、センス増幅及び電圧シフター（１０）、フールレ
ンジ電流ミラーセンス増幅部(Full Renge Carrent Mirr
or Sense Amp)（１１）、およびインバーティング部
（１２）で構成される。
【００１６】センス増幅及び電圧シフター（１０）は、
入力されるセンス増幅イネイブル信号（ＳＡＥ）により
メモリから読み出したセルデータ（ＲＤＢ，ＲＤＢＢ）
を入力として電流量を調節して適当な電圧差でセンス増
幅してシフトさせるもので、電源にドレインが連結さ
れ、上記セルデータ（ＲＤＢ）をゲート入力とするＮＭ
ＯＳプルアップトランジスター（Ｎ２１）、電源にドレ
インが連結され、上記反転セルデータ（ＲＤＢＢ）をゲ
ート入力とするＮＭＯＳプルアップトランジスター（Ｎ
２２）、ＮＭＯＳプルアップトランジスター（Ｎ２１）
のソースにドレインが連結され、ＮＭＯＳプルアップト
ランジスター（Ｎ２２）のソースにゲートが連結された
ＮＭＯＳプルダウントランジスター（Ｎ２３）、ＮＭＯ
Ｓプルアップトランジスター（Ｎ２２）のソースにドレ
インが連結されＮＭＯＳプルアップトランジスター（Ｎ
２１）のソースにゲートが連結されたＮＭＯＳプルダウ
ントランジスター（Ｎ２４）、センス増幅イネイブル信
号（ＳＡＥ）をゲート入力とし、ＮＭＯＳプルダウント
ランジスター（Ｎ２３，Ｎ２４）のソースにドレインが
連結され、グランドにソースが連結されたＮＭＯＳトラ
ンジスター（Ｎ２５）、およびセンス増幅イネイブル信
号（ＳＡＥ）により待機状態でＮＭＯＳプルアップトラ
ンジスター（Ｎ２１，Ｎ２２）のソース電圧（０１，０
１Ｂ）が同じであるよう安定化して誤動作を防止するイ
コルライジング部（１３）で構成される。
入力されるセンス増幅イネイブル信号（ＳＡＥ）により
メモリから読み出したセルデータ（ＲＤＢ，ＲＤＢＢ）
を入力として電流量を調節して適当な電圧差でセンス増
幅してシフトさせるもので、電源にドレインが連結さ
れ、上記セルデータ（ＲＤＢ）をゲート入力とするＮＭ
ＯＳプルアップトランジスター（Ｎ２１）、電源にドレ
インが連結され、上記反転セルデータ（ＲＤＢＢ）をゲ
ート入力とするＮＭＯＳプルアップトランジスター（Ｎ
２２）、ＮＭＯＳプルアップトランジスター（Ｎ２１）
のソースにドレインが連結され、ＮＭＯＳプルアップト
ランジスター（Ｎ２２）のソースにゲートが連結された
ＮＭＯＳプルダウントランジスター（Ｎ２３）、ＮＭＯ
Ｓプルアップトランジスター（Ｎ２２）のソースにドレ
インが連結されＮＭＯＳプルアップトランジスター（Ｎ
２１）のソースにゲートが連結されたＮＭＯＳプルダウ
ントランジスター（Ｎ２４）、センス増幅イネイブル信
号（ＳＡＥ）をゲート入力とし、ＮＭＯＳプルダウント
ランジスター（Ｎ２３，Ｎ２４）のソースにドレインが
連結され、グランドにソースが連結されたＮＭＯＳトラ
ンジスター（Ｎ２５）、およびセンス増幅イネイブル信
号（ＳＡＥ）により待機状態でＮＭＯＳプルアップトラ
ンジスター（Ｎ２１，Ｎ２２）のソース電圧（０１，０
１Ｂ）が同じであるよう安定化して誤動作を防止するイ
コルライジング部（１３）で構成される。
【００１７】ここでイコルライジング部（１３）はセン
ス増幅イネイブル信号（ＳＡＥ）をゲート入力とし、Ｎ
ＭＯＳプルアップトランジスター（Ｎ２２）のソースに
ソースが連結され、ＮＭＯＳプルアップトランジスター
（Ｐ２１）のソースにドレインが連結されたＰＭＯＳト
ランジスタ（Ｎ２０）で構成される。
ス増幅イネイブル信号（ＳＡＥ）をゲート入力とし、Ｎ
ＭＯＳプルアップトランジスター（Ｎ２２）のソースに
ソースが連結され、ＮＭＯＳプルアップトランジスター
（Ｐ２１）のソースにドレインが連結されたＰＭＯＳト
ランジスタ（Ｎ２０）で構成される。
【００１８】フールレンジ電流センス増幅部（１１）は
センス増幅イネイブル信号（ＳＡＥ）により、センス増
幅及び電圧シフター（１０）から出力される信号をフー
ルレンジ信号に変換して低い電源電圧でも動作可能にす
るもので、センス増幅及び電圧シフター（１０）から出
力される電圧（０１，０１Ｂ）を増幅する電流ミラーセ
ンス増幅部（１４）、電流ミラーセンス増幅部（１４）
から出力される電圧をフールレンジ信号に変換してイン
バーティング部（１２）に十分な入力信号マージンを提
供することにより、低い電源電圧でも動作可能にするイ
ンバート(Invert)センス増幅部（１５）、センス増幅イ
ネイブル信号（ＳＡＥ）により、待機状態で電流ミラー
センス増幅部（１４）の出力を安定化し、漏れ電流を除
去するためのノード安定化部（１６）、およびセンス増
幅イネイブル信号（ＳＡＥ）により待機状態でインバー
トセンス増幅部（１５）の出力を安定化し、漏れ電流を
除去するためのノード安定化部（１７）で構成される。
ここで、ノード安定化部（１６）は、センス増幅イネイ
ブル信号（ＳＡＥ）をゲート入力とし、電源にソースが
連結され、電流ミラーセンス増幅部（１４）の出力端と
インバートセンス増幅部（１５）にドレインが連結され
たＰＭＯＳトランジスター（Ｐ２３）で構成される。
センス増幅イネイブル信号（ＳＡＥ）により、センス増
幅及び電圧シフター（１０）から出力される信号をフー
ルレンジ信号に変換して低い電源電圧でも動作可能にす
るもので、センス増幅及び電圧シフター（１０）から出
力される電圧（０１，０１Ｂ）を増幅する電流ミラーセ
ンス増幅部（１４）、電流ミラーセンス増幅部（１４）
から出力される電圧をフールレンジ信号に変換してイン
バーティング部（１２）に十分な入力信号マージンを提
供することにより、低い電源電圧でも動作可能にするイ
ンバート(Invert)センス増幅部（１５）、センス増幅イ
ネイブル信号（ＳＡＥ）により、待機状態で電流ミラー
センス増幅部（１４）の出力を安定化し、漏れ電流を除
去するためのノード安定化部（１６）、およびセンス増
幅イネイブル信号（ＳＡＥ）により待機状態でインバー
トセンス増幅部（１５）の出力を安定化し、漏れ電流を
除去するためのノード安定化部（１７）で構成される。
ここで、ノード安定化部（１６）は、センス増幅イネイ
ブル信号（ＳＡＥ）をゲート入力とし、電源にソースが
連結され、電流ミラーセンス増幅部（１４）の出力端と
インバートセンス増幅部（１５）にドレインが連結され
たＰＭＯＳトランジスター（Ｐ２３）で構成される。
【００１９】更に、ノード安定化部は、センス増幅イネ
イブル信号（ＳＡＥ）を反転させるインバーター（１
８）、およびインバーター（１８）の出力をゲート入力
とし、インバートセンス増幅部（１３）の出力端とイン
バーティング部（１２）の入力端にドレインが連結さ
れ、グランドにソースが連結されたＮＭＯＳトランジス
ター（Ｎ２９）で構成される。
イブル信号（ＳＡＥ）を反転させるインバーター（１
８）、およびインバーター（１８）の出力をゲート入力
とし、インバートセンス増幅部（１３）の出力端とイン
バーティング部（１２）の入力端にドレインが連結さ
れ、グランドにソースが連結されたＮＭＯＳトランジス
ター（Ｎ２９）で構成される。
【００２０】なお、電流ミラーセンス増幅部（１４）
は、電源にソースが連結されたＰＭＯＳトランジスター
（Ｐ２１）、電源にソースが連結され、ＰＭＯＳトラン
ジスター（Ｐ２１）のゲートにゲートが連結され、ノー
ド安定化部（１６）にソースが連結されたＰＭＯＳトラ
ンジスター（Ｐ２２）、センス増幅及び電圧シフター
（１０）から出力される電圧（０１）をゲート入力と
し、ＰＭＯＳトランジスター（Ｐ２１）のゲートとドレ
インにドレインが連結されたＮＭＯＳトランジスター
（Ｎ２５）、センス増幅及び電圧シフター（１０）から
出力される電圧（０１Ｂ）をゲート入力とし、ＰＭＯＳ
トランジスター（Ｐ２２）のドレインにドレインが連結
されたＮＭＯＳトランジスター（Ｎ２６）、およびＮＭ
ＯＳトランジスター（Ｎ２５，Ｎ２６）のソースにドレ
インが連結され、センス増幅イネイブル信号（ＳＡＥ）
をゲート入力とし、グランドにソースが連結されたＮＭ
ＯＳトランジスター（Ｎ２７）で構成される。
は、電源にソースが連結されたＰＭＯＳトランジスター
（Ｐ２１）、電源にソースが連結され、ＰＭＯＳトラン
ジスター（Ｐ２１）のゲートにゲートが連結され、ノー
ド安定化部（１６）にソースが連結されたＰＭＯＳトラ
ンジスター（Ｐ２２）、センス増幅及び電圧シフター
（１０）から出力される電圧（０１）をゲート入力と
し、ＰＭＯＳトランジスター（Ｐ２１）のゲートとドレ
インにドレインが連結されたＮＭＯＳトランジスター
（Ｎ２５）、センス増幅及び電圧シフター（１０）から
出力される電圧（０１Ｂ）をゲート入力とし、ＰＭＯＳ
トランジスター（Ｐ２２）のドレインにドレインが連結
されたＮＭＯＳトランジスター（Ｎ２６）、およびＮＭ
ＯＳトランジスター（Ｎ２５，Ｎ２６）のソースにドレ
インが連結され、センス増幅イネイブル信号（ＳＡＥ）
をゲート入力とし、グランドにソースが連結されたＮＭ
ＯＳトランジスター（Ｎ２７）で構成される。
【００２１】なお、インバーターセンス増幅部（１５）
は、電源にソースが連結され、電流ミラーセンス増幅部
（１４）からノード安定化部（１６）を通じて出力され
る信号をゲート入力とし、ノード安定化部（１７）とイ
ンバーティング部（１２）にドレインが連結されたＰＭ
ＯＳトランジスター（Ｐ２４）、及びＰＭＯＳトランジ
スター（Ｐ２４）のドレインにドレインが連結され、上
記電流ミラーセンス増幅部（１４）からノード安定化部
（１６）を通じて出力される信号をゲート入力とし、電
流ミラーセンス増幅部（１４）にソースが連結されたＮ
ＭＯＳトランジスター（Ｎ２８）で構成される。
は、電源にソースが連結され、電流ミラーセンス増幅部
（１４）からノード安定化部（１６）を通じて出力され
る信号をゲート入力とし、ノード安定化部（１７）とイ
ンバーティング部（１２）にドレインが連結されたＰＭ
ＯＳトランジスター（Ｐ２４）、及びＰＭＯＳトランジ
スター（Ｐ２４）のドレインにドレインが連結され、上
記電流ミラーセンス増幅部（１４）からノード安定化部
（１６）を通じて出力される信号をゲート入力とし、電
流ミラーセンス増幅部（１４）にソースが連結されたＮ
ＭＯＳトランジスター（Ｎ２８）で構成される。
【００２２】インバーティング部（１２）はフールレン
ジ電流ミラーセンス増幅部（１１）から出力される信号
をドライブするもので、フールレンジ電流ミラーセンス
増幅部（１１）から出力される信号を反転させるインバ
ーター（１９）、およびインバーター（１９）から出力
される信号を反転させるインバーター（２０）で構成さ
れる。
ジ電流ミラーセンス増幅部（１１）から出力される信号
をドライブするもので、フールレンジ電流ミラーセンス
増幅部（１１）から出力される信号を反転させるインバ
ーター（１９）、およびインバーター（１９）から出力
される信号を反転させるインバーター（２０）で構成さ
れる。
【００２３】このように構成される本発明によるセンス
増幅器の動作を図３を参照して説明する。メモリから読
み出してデータビットラインを通じて入力されるセルデ
ータ（ＲＤＢ，ＲＤＢＢ）はセンス増幅及び電圧シフタ
ー（１０）に入力されて電流量が調節されて適当な電圧
差のゲインを有しながら全体的に電圧がシフトされて出
力される。
増幅器の動作を図３を参照して説明する。メモリから読
み出してデータビットラインを通じて入力されるセルデ
ータ（ＲＤＢ，ＲＤＢＢ）はセンス増幅及び電圧シフタ
ー（１０）に入力されて電流量が調節されて適当な電圧
差のゲインを有しながら全体的に電圧がシフトされて出
力される。
【００２４】即ち、セルデータ（ＲＤＢ，ＲＤＢＢ）は
ＮＭＯＳトランジスター（Ｎ２１，Ｎ２２）のゲートに
入力されて電流量が調節され、ドレインを通じて出力さ
れる電圧（０１，０１Ｂ）はクロスカップルされたＮＭ
ＯＳトランジスター（Ｎ２３，Ｎ２４）によりセルデー
タ（ＲＤＢ，ＲＤＢＢ）の電圧差が適当なゲインを有し
ながら全体的にシフトされた電圧で出力されるようにな
る。
ＮＭＯＳトランジスター（Ｎ２１，Ｎ２２）のゲートに
入力されて電流量が調節され、ドレインを通じて出力さ
れる電圧（０１，０１Ｂ）はクロスカップルされたＮＭ
ＯＳトランジスター（Ｎ２３，Ｎ２４）によりセルデー
タ（ＲＤＢ，ＲＤＢＢ）の電圧差が適当なゲインを有し
ながら全体的にシフトされた電圧で出力されるようにな
る。
【００２５】なお、ＮＭＯＳトランジスター（Ｎ３０）
は、センス増幅イネイブル信号（ＳＡＥ）により動作し
て全体電流の量を調節する。待機状態ではノード安定化
部（１３）のＰＭＯＳトランジスター（Ｐ２０）により
センス増幅イネイブル信号（ＳＡＥ）に従ってセンス増
幅及び電圧シフター（１０）の出力電圧（０１，０１
Ｂ）が同じになってセンス増幅器が誤動作するのを防止
するようになる。
は、センス増幅イネイブル信号（ＳＡＥ）により動作し
て全体電流の量を調節する。待機状態ではノード安定化
部（１３）のＰＭＯＳトランジスター（Ｐ２０）により
センス増幅イネイブル信号（ＳＡＥ）に従ってセンス増
幅及び電圧シフター（１０）の出力電圧（０１，０１
Ｂ）が同じになってセンス増幅器が誤動作するのを防止
するようになる。
【００２６】ここで、セルデータ（ＲＤＢ，ＲＤＢＢ）
は、図３の（イ）であり、センス増幅及び電圧シフター
（１０）の出力（０１，０１Ｂ）は図３の（ロ）であ
る。
は、図３の（イ）であり、センス増幅及び電圧シフター
（１０）の出力（０１，０１Ｂ）は図３の（ロ）であ
る。
【００２７】センス増幅及び電圧シフター（１０）の出
力（０１，０１Ｂ）は、電流ミラーセンス増幅部（１
４）のＮＭＯＳトランジスター（Ｎ２５，Ｎ２６）のゲ
ートに入力されてＮＭＯＳトランジスター（Ｎ２５）に
よりＰＭＯＳトランジスター（Ｐ２１，Ｐ２２）に流れ
る電流が決定され、センス増幅及び電圧シフター（１
０）の出力（０１Ｂ）をゲート入力とするＮＭＯＳトラ
ンジスター（Ｎ２６）の電流量によりドレイン電圧が決
定される。
力（０１，０１Ｂ）は、電流ミラーセンス増幅部（１
４）のＮＭＯＳトランジスター（Ｎ２５，Ｎ２６）のゲ
ートに入力されてＮＭＯＳトランジスター（Ｎ２５）に
よりＰＭＯＳトランジスター（Ｐ２１，Ｐ２２）に流れ
る電流が決定され、センス増幅及び電圧シフター（１
０）の出力（０１Ｂ）をゲート入力とするＮＭＯＳトラ
ンジスター（Ｎ２６）の電流量によりドレイン電圧が決
定される。
【００２８】この際、電流ミラーセンス増幅部（１４）
の出力、即ち、ＮＭＯＳトランジスター（Ｎ２６）のド
レイン電圧はフールレンジ、即ち、電源電圧とグランド
電圧で動作しなくなるが、これは低い電源電圧でインバ
ーティング部（１２）の閾電圧に達しえなくインバータ
ー（１９）が信号を認識することができないことがある
ため、これをインバートセンス増幅部（１５）のＰＭＯ
Ｓトランジスター（Ｐ２４）とＮＭＯＳトランジスター
（Ｎ２８）で速度の損失なくフールレンジ信号に変えて
やり、次のインバーター（１９）で十分な入力信号マー
ジンを提供して、低い電源電圧でも動作能力が十分なセ
ンス増幅器を提供する。
の出力、即ち、ＮＭＯＳトランジスター（Ｎ２６）のド
レイン電圧はフールレンジ、即ち、電源電圧とグランド
電圧で動作しなくなるが、これは低い電源電圧でインバ
ーティング部（１２）の閾電圧に達しえなくインバータ
ー（１９）が信号を認識することができないことがある
ため、これをインバートセンス増幅部（１５）のＰＭＯ
Ｓトランジスター（Ｐ２４）とＮＭＯＳトランジスター
（Ｎ２８）で速度の損失なくフールレンジ信号に変えて
やり、次のインバーター（１９）で十分な入力信号マー
ジンを提供して、低い電源電圧でも動作能力が十分なセ
ンス増幅器を提供する。
【００２９】ここで、インバートセンス増幅部（１５）
から出力されてインバーター（１９，２０）を通じて最
終出力されるセンス増幅器の出力（ＯＵＴ）は図３
（ハ）の通りである。
から出力されてインバーター（１９，２０）を通じて最
終出力されるセンス増幅器の出力（ＯＵＴ）は図３
（ハ）の通りである。
【００３０】なお、待機状態でノード安定化部（１６）
のＰＭＯＳトランジスター（Ｐ３２）によりセンス増幅
イネイブル信号（ＳＡＥ）により電流ミラーセンス増幅
部（１４）の出力が安定化し、漏れ電流がなくなって、
センス増幅器が誤動作するのを防止する。
のＰＭＯＳトランジスター（Ｐ３２）によりセンス増幅
イネイブル信号（ＳＡＥ）により電流ミラーセンス増幅
部（１４）の出力が安定化し、漏れ電流がなくなって、
センス増幅器が誤動作するのを防止する。
【００３１】更に、待機状態でノード安定化部（１７）
のＮＭＯＳトランジスター（Ｎ２９）により、インバー
トセンス増幅部（１５）の出力が安定化し、漏れ電流が
なくなって、センス増幅器の誤動作を防止する。
のＮＭＯＳトランジスター（Ｎ２９）により、インバー
トセンス増幅部（１５）の出力が安定化し、漏れ電流が
なくなって、センス増幅器の誤動作を防止する。
【００３２】
【発明の効果】 以上説明した通り、本発明は、低い電源
電圧でセンシング速度および動作能力が低下するのを防
止して、低い電圧でも高い電圧におけると同様に高速動
作を可能にする効果があり、ＳＲＡＭに適用可能であ
る。
電圧でセンシング速度および動作能力が低下するのを防
止して、低い電圧でも高い電圧におけると同様に高速動
作を可能にする効果があり、ＳＲＡＭに適用可能であ
る。
【図１】従来のセンス増幅器の構成図である。
【図２】本発明によるセンス増幅器の構成図である。
【図３】図２の各部分の信号波形図である。
１０ センス増幅及び電圧シフター １１ フールレンジ電流ミラーセンス増幅器 １２ インバーティング部 １３ イコルライジング部 １４ 電流ミラーセンス増幅部 １５ インバートセンス増幅部 １６，１７ ノード安定化部 １８，１９，２０ インバーターＮ２１〜Ｎ３０ ＮＭＯＳトランジスター Ｐ２０〜Ｐ２４ ＰＭＯＳトランジスター
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−192078（ＪＰ，Ａ) 特開 昭61−204892（ＪＰ，Ａ) 特開 平１−298594（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/419
Claims (11)
- 【請求項１】 入力されるセンス増幅イネイブル信号
（ＳＡＥ）によりメモリから読み出したセルデータ（Ｒ
ＤＢ，ＲＤＢＢ）を入力として電流量を調節して適宜な
電圧差を増幅してシフトさせるセンス増幅及び電圧シフ
ター（１０）， 上記センス増幅イネイブル信号（ＳＡＥ）により上記セ
ンス増幅及び電圧シフター（１０）から出力される信号
をフールレンジ(Full Renge)信号に変換して低い電源電
圧でも動作可能ならしめるフールレンジ電流ミラーセン
ス増幅部(FullRenge Carrent Mirror Sense Amp)（１
１），および、 上記フールレンジ電流ミラーセンス増幅部（１１）から
出力される信号をドライブするインバーティング部（１
２）を含み、 上記センス増幅及び電圧シフター（１０）は、 電源にドレインが連結され上記セルデータ（ＲＤＢ）を
ゲート入力とする第１ＮＭＯＳプルアップトランジスタ
ー（Ｎ２１），電源にドレインが連結され上記反転セル
データ（ＲＤＢＢ）をゲート入力とする第２ＮＭＯＳプ
ルアップトランジスター（Ｎ２２）， 上記第１ＮＭＯＳプルアップトランジスター（Ｎ２１）
のソースにドレインが連結され上記第２ＮＭＯＳプルア
ップトランジスター（Ｎ２２）のソースにゲートが連結
された第３ＮＭＯＳプルダウントランジスター（Ｎ２
３）， 上記第２ＮＭＯＳプルアップトランジスター（Ｎ２２）
のソースにドレインが連結され上記第１ＮＭＯＳプルア
ップトランジスター（Ｎ２１）のソースにゲートが連結
された第４ＮＭＯＳプルダウントランジスター（Ｎ２
４），および、 上記センス増幅器イネイブル信号（ＳＡＥ）をゲート入
力とし、上記第３及び第４ＮＭＯＳプルダウントランジ
スター（Ｎ２３，Ｎ２４）のソースにドレインが連結さ
れグランドにソースが連結された第５ＮＭＯＳトランジ
スター（Ｎ３０）を含み構成されることを特徴とする低
電圧メモリ素子のセンス増幅器。 - 【請求項２】 請求項１において、 上記センス増幅器イネイブル信号（ＳＡＥ）により待機
状態で上記第１及び第２ＮＭＯＳプルアップトランジス
ター（Ｎ２１，Ｎ２２）のソース電圧（０１，０１Ｂ）
が同じになるよう安定化して誤動作を防止するイコルラ
イジング部（１３）を含み構成されることを特徴とする
低電圧メモリ素子のセンス増幅器。 - 【請求項３】 請求項２において、 上記イコルライジング部（１３）は、 上記センス増幅イネイブル信号（ＳＡＥ）をゲート入力
とし、上記第２ＮＭＯＳプルアップトランジスター（Ｎ
２２）のソースにソースが連結され、上記第１ＮＭＯＳ
プルアップトランジスター（Ｎ２１）のソースにドレイ
ンが連結されたＰＭＯＳトランジスター（Ｐ２０）を含
み構成されることを特徴とする低電圧メモリ素子のセン
ス増幅器。 - 【請求項４】 請求項１において、 上記フールレンジ電流ミラーセンス増幅部（１１）は、 上記センス増幅及び電圧シフター（１０）から出力され
る電圧（０１，０１Ｂ）を増幅する電流ミラーセンス増
幅器（１４），および、 上記電流ミラーセンス増幅部（１４）から出力される電
圧をフールレンジ信号に変換して、上記インバーティン
グ部（１２）に十分な入力信号マージンを提供すること
により、低い電源電圧でも動作可能ならしめるインバー
ト(Invert)センス増幅部（１５）を含み、構成されるこ
とを特徴とする低電圧メモリ素子のセンス増幅器。 - 【請求項５】 請求項４において、 上記センス増幅イネイブル信号（ＳＡＥ）により待機状
態で上記電流ミラーセンス増幅部（１４）の出力を安定
化して漏れ電流を除去するための第１ノード安定化部
（１６）を含み構成されることを特徴とする低電圧メモ
リ素子のセンス増幅器。 - 【請求項６】 請求項５において、 上記第１ノード安定化部（１６）は、 上記センス増幅イネイブル信号（ＳＡＥ）をゲート入力
とし電源にソースが連結され上記電流ミラーセンス増幅
部（１４）の出力端と上記インバートセンス増幅部（１
５）にドレインが連結されたＰＭＯＳトランジスター
（Ｐ２３）を含み構成されることを特徴とする低電圧メ
モリ素子のセンス増幅器。 - 【請求項７】 請求項５において、 上記センス増幅イネイブル信号（ＳＡＥ）により待機状
態で上記インバートセンス増幅部（１５）の出力を安定
化し漏れ電流を除去するための第２ノード安定化部（１
７）を含み構成されることを特徴とする低電圧メモリ素
子のセンス増幅器。 - 【請求項８】 請求項７において、 上記第２ノード安定化部（１７）は、 上記センス増幅イネイブル信号（ＳＡＥ）を反転させる
インバーター（１８），および、 上記インバーター（１８）の出力をゲート入力とし上記
インバートセンス増幅部（１５）の出力端とインバーテ
ィング部（１２）の入力端にドレインが連結されグラン
ドにソースが連結されたＮＭＯＳトランジスター（Ｎ２
９）を含み構成されることを特徴とする低電圧メモリ素
子のセンス増幅器。 - 【請求項９】 請求項５において、 上記電流ミラーセンス増幅部（１４）は、 電源にソースが連結された第１ＰＭＯＳトランジスター
（Ｐ２１）， 電源にソースが連結され上記第１ＰＭＯＳトランジスタ
ー（Ｐ２１）のゲートにゲートが連結され、上記第１ノ
ード安定化部（１６）にソースが連結された第２ＰＭＯ
Ｓトランジスター（Ｐ２２）， 上記センス増幅及び電圧シフター（１０）から出力され
る電圧（０１）をゲート入力とし上記第１ＰＭＯＳトラ
ンジスター（Ｐ２１）のゲートとドレインにドレインが
連結された第１ＮＭＯＳトランジスター（Ｎ２５）， 上記センス増幅及び電圧シフター（１０）から出力され
る電圧（０１Ｂ）をゲート入力とし上記第２ＰＭＯＳト
ランジスター（Ｐ２２）のドレインにドレインが連結さ
れた第２ＮＭＯＳトランジスター（Ｎ２６），および、 上記第１および第２ＮＭＯＳトランジスター（Ｎ２５，
Ｎ２６）のソースにドレインが連結され、上記センス増
幅イネイブル信号（ＳＡＥ）をゲート入力としグランド
にソースが連結された第３ＮＭＯＳトランジスター（Ｎ
２７）を含み構成されることを特徴とする低電圧メモリ
素子のセンス増幅器。 - 【請求項１０】 請求項７において、 上記インバートセンス増幅部（１５）は、 電源にドレインが連結され、上記電流ミラーセンス増幅
部（１４）から上記第１ノード安定化部（１６）を通じ
て出力される信号をゲート入力とし、上記第２ノード安
定化部（１７）とインバーティング部（１２）にドレイ
ンが連結されたＰＭＯＳトランジスター（Ｐ２４），お
よび、 上記ＰＭＯＳトランジスター（Ｐ２４）のドレインにド
レインが連結され上記電流ミラーセンス増幅部（１４）
から上記第１ノード安定化部（１６）を通じて出力され
る信号をゲート入力とし、上記電流ミラーセンス増幅部
（１４）にソースが連結されたＮＭＯＳトランジスター
（Ｎ２８）を含み構成されることを特徴とする低電圧メ
モリ素子のセンス増幅器。 - 【請求項１１】 請求項１において、 上記インバーティング部（１２）は、 上記フールレンジ電流ミラーセンス増幅部（１１）から
出力される信号を反転させる第１インバーター（１
９），および、 上記第１インバーター（１９）から出力される信号を反
転させて出力する第２インバーター（２０）を含み構成
されることを特徴とする低電圧メモリ素子のセンス増幅
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P62106 | 1995-12-28 | ||
| KR1019950062106A KR100196510B1 (ko) | 1995-12-28 | 1995-12-28 | 센스 증폭기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09330594A JPH09330594A (ja) | 1997-12-22 |
| JP3094281B2 true JP3094281B2 (ja) | 2000-10-03 |
Family
ID=19446114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08358682A Expired - Fee Related JP3094281B2 (ja) | 1995-12-28 | 1996-12-27 | センス増幅器 |
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|---|---|
| US (1) | US5789948A (ja) |
| JP (1) | JP3094281B2 (ja) |
| KR (1) | KR100196510B1 (ja) |
| GB (1) | GB2308697B (ja) |
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|---|---|---|---|---|
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| DE19713833C1 (de) * | 1997-04-03 | 1998-10-01 | Siemens Ag | Eingangsverstärker für Eingangssignale mit steilen Flanken, insbesondere High-Low-Flanken |
| US6062482A (en) | 1997-09-19 | 2000-05-16 | Pentech Energy Solutions, Inc. | Method and apparatus for energy recovery in an environmental control system |
| JP3061126B2 (ja) * | 1998-03-18 | 2000-07-10 | 日本電気株式会社 | 入力レシーバ回路 |
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| US9443567B1 (en) | 2015-04-16 | 2016-09-13 | Intel Corporation | High speed sense amplifier latch with low power rail-to-rail input common mode range |
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| JPH0773205B2 (ja) * | 1983-12-20 | 1995-08-02 | 株式会社日立製作所 | レベル変換回路 |
| JPS613390A (ja) * | 1984-06-15 | 1986-01-09 | Hitachi Ltd | 記憶装置 |
| US4618785A (en) * | 1984-09-06 | 1986-10-21 | Thomson Components - Mostek Corporation | CMOS sense amplifier with level shifter |
| JPS61224192A (ja) * | 1985-03-29 | 1986-10-04 | Sony Corp | 読出し増幅器 |
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-
1995
- 1995-12-28 KR KR1019950062106A patent/KR100196510B1/ko not_active IP Right Cessation
-
1996
- 1996-12-24 GB GB9626876A patent/GB2308697B/en not_active Expired - Fee Related
- 1996-12-27 JP JP08358682A patent/JP3094281B2/ja not_active Expired - Fee Related
- 1996-12-27 US US08/773,564 patent/US5789948A/en not_active Expired - Lifetime
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|---|---|---|---|---|
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| GB9626876D0 (en) | 1997-02-12 |
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| US5789948A (en) | 1998-08-04 |
| GB2308697B (en) | 2000-06-07 |
| JPH09330594A (ja) | 1997-12-22 |
| KR100196510B1 (ko) | 1999-06-15 |
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