JP3172430B2 - 半導体メモリ装置の電流感知増幅回路 - Google Patents
半導体メモリ装置の電流感知増幅回路Info
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
の感知増幅回路に関し、特に電流感知増幅回路に関す
る。
の感知増幅回路に関し、特に電流感知増幅回路に関す
る。
【０００２】
【従来の技術】図１に、一般的な半導体メモリ装置の電
流感知増幅回路(Current Sense Amplifier) の構成を示
す。入力される第１入力信号Ｉ１及び第２入力信号Ｉ２
の各電流は、バイアス手段であるＰＭＯＳトランジスタ
Ｑ１，Ｑ２により第１入力ノードＮ１及び第２入力ノー
ドＮ２で電圧信号に変換される。そして、この第１入力
ノードＮ１及び第２入力ノードＮ２の電圧が、差動増幅
手段のＰＭＯＳトランジスタＱ３及びＰＭＯＳトランジ
スタＱ４による正帰還で増幅され、第１出力ノードＮ３
及び第２出力ノードＮ４から出力が得られる。このと
き、第１出力信号Ｏ１及び第２出力信号Ｏ２の電圧の大
きさは、ＰＭＯＳトランジスタＱ３，Ｑ４と負荷手段の
ＰＭＯＳトランジスタＱ５，Ｑ６のサイズ比により決定
される。即ち、第１出力信号Ｏ１及び第２出力信号Ｏ２
の電圧を大きくしようとすれば、ＰＭＯＳトランジスタ
Ｑ３〜Ｑ６のサイズを調節するか、或いは第１入力信号
Ｉ１及び第２入力信号Ｉ２の電流量を大きくする必要が
ある。図２に、この電流感知増幅回路における第１入力
信号Ｉ１及び第２入力信号Ｉ２の差増幅による第１出力
信号Ｏ１及び第２出力信号Ｏ２の出力シミュレーション
結果を示している。
流感知増幅回路(Current Sense Amplifier) の構成を示
す。入力される第１入力信号Ｉ１及び第２入力信号Ｉ２
の各電流は、バイアス手段であるＰＭＯＳトランジスタ
Ｑ１，Ｑ２により第１入力ノードＮ１及び第２入力ノー
ドＮ２で電圧信号に変換される。そして、この第１入力
ノードＮ１及び第２入力ノードＮ２の電圧が、差動増幅
手段のＰＭＯＳトランジスタＱ３及びＰＭＯＳトランジ
スタＱ４による正帰還で増幅され、第１出力ノードＮ３
及び第２出力ノードＮ４から出力が得られる。このと
き、第１出力信号Ｏ１及び第２出力信号Ｏ２の電圧の大
きさは、ＰＭＯＳトランジスタＱ３，Ｑ４と負荷手段の
ＰＭＯＳトランジスタＱ５，Ｑ６のサイズ比により決定
される。即ち、第１出力信号Ｏ１及び第２出力信号Ｏ２
の電圧を大きくしようとすれば、ＰＭＯＳトランジスタ
Ｑ３〜Ｑ６のサイズを調節するか、或いは第１入力信号
Ｉ１及び第２入力信号Ｉ２の電流量を大きくする必要が
ある。図２に、この電流感知増幅回路における第１入力
信号Ｉ１及び第２入力信号Ｉ２の差増幅による第１出力
信号Ｏ１及び第２出力信号Ｏ２の出力シミュレーション
結果を示している。
【０００３】
【発明が解決しようとする課題】図１に示すような電流
感知増幅回路では、第１入力信号Ｉ１及び第２入力信号
Ｉ２の電流値が小さいと感知能力が低下する、或いは、
動作電圧が低くなったり配線の寄生キャパシタンスが大
きいと感知能力が低下するという問題点がある。そこで
本発明の目的は、微小レベルの入力信号でも高感度感知
可能な電流感知増幅回路を提供することにある。
感知増幅回路では、第１入力信号Ｉ１及び第２入力信号
Ｉ２の電流値が小さいと感知能力が低下する、或いは、
動作電圧が低くなったり配線の寄生キャパシタンスが大
きいと感知能力が低下するという問題点がある。そこで
本発明の目的は、微小レベルの入力信号でも高感度感知
可能な電流感知増幅回路を提供することにある。
【０００４】
【課題を解決するための手段】このような目的を達成す
るために本発明では、２つの入力ノードにおける信号電
流差を増幅して２つの出力ノードから差信号を出力する
差動増幅手段を備えた半導体メモリ装置の電流感知増幅
回路において、前記各出力ノードの電圧状態に応じて導
通制御される電流バイパスを前記各入力ノードに対しそ
れぞれ設けることを特徴とする。或いは、半導体メモリ
装置の電流感知増幅回路において、第１及び第２入力ノ
ードに入力される信号電流を感知して該２つの信号差を
増幅し第１及び第２出力ノードから出力する差動増幅手
段と、前記第２入力ノードと電流制御ノードとの間に設
けられ、制御端子が前記第１出力ノードに接続される第
１フィードバック素子と、前記第１入力ノードと電流制
御ノードとの間に設けられ、制御端子が前記第２出力ノ
ードに接続される第２フィードバック素子と、を備える
ことを特徴とする。つまり、出力ノードの電圧値に応じ
て対応入力ノードの電流量を制御することにより、低レ
ベルの入力信号でも効率的に感知可能な電流感知増幅回
路を提供するものである。
るために本発明では、２つの入力ノードにおける信号電
流差を増幅して２つの出力ノードから差信号を出力する
差動増幅手段を備えた半導体メモリ装置の電流感知増幅
回路において、前記各出力ノードの電圧状態に応じて導
通制御される電流バイパスを前記各入力ノードに対しそ
れぞれ設けることを特徴とする。或いは、半導体メモリ
装置の電流感知増幅回路において、第１及び第２入力ノ
ードに入力される信号電流を感知して該２つの信号差を
増幅し第１及び第２出力ノードから出力する差動増幅手
段と、前記第２入力ノードと電流制御ノードとの間に設
けられ、制御端子が前記第１出力ノードに接続される第
１フィードバック素子と、前記第１入力ノードと電流制
御ノードとの間に設けられ、制御端子が前記第２出力ノ
ードに接続される第２フィードバック素子と、を備える
ことを特徴とする。つまり、出力ノードの電圧値に応じ
て対応入力ノードの電流量を制御することにより、低レ
ベルの入力信号でも効率的に感知可能な電流感知増幅回
路を提供するものである。
【０００５】より具体的一態様としては、第１電圧と第
１入力ノードとの間及び前記第１電圧と第２入力ノード
との間にそれぞれ設けられたバイアストランジスタと、
前記第１入力ノードと第１出力ノードとの間及び前記第
２入力ノードと第２出力ノードとの間にそれぞれ設けら
れ、各ゲート電極が前記各出力ノードに交差接続された
増幅トランジスタと、前記第１出力ノードと電流制御ノ
ードとの間及び前記第２出力ノードと前記電流制御ノー
ドとの間にそれぞれ設けられたダイオード形の負荷トラ
ンジスタと、前記電流制御ノードと第２電圧との間に設
けられ、ゲート電極に制御信号が入力される電流制御ト
ランジスタと、前記第２入力ノードと前記電流制御ノー
ドとの間に設けられ、ゲート電極が前記第１出力ノード
に接続された第１フィードバックトランジスタと、前記
第１入力ノードと前記電流制御ノードとの間に接続さ
れ、ゲート電極が前記第２出力ノードに接続された第２
フィードバックトランジスタと、を備えてなることを特
徴とした半導体メモリ装置の電流感知増幅回路を提供す
る。
１入力ノードとの間及び前記第１電圧と第２入力ノード
との間にそれぞれ設けられたバイアストランジスタと、
前記第１入力ノードと第１出力ノードとの間及び前記第
２入力ノードと第２出力ノードとの間にそれぞれ設けら
れ、各ゲート電極が前記各出力ノードに交差接続された
増幅トランジスタと、前記第１出力ノードと電流制御ノ
ードとの間及び前記第２出力ノードと前記電流制御ノー
ドとの間にそれぞれ設けられたダイオード形の負荷トラ
ンジスタと、前記電流制御ノードと第２電圧との間に設
けられ、ゲート電極に制御信号が入力される電流制御ト
ランジスタと、前記第２入力ノードと前記電流制御ノー
ドとの間に設けられ、ゲート電極が前記第１出力ノード
に接続された第１フィードバックトランジスタと、前記
第１入力ノードと前記電流制御ノードとの間に接続さ
れ、ゲート電極が前記第２出力ノードに接続された第２
フィードバックトランジスタと、を備えてなることを特
徴とした半導体メモリ装置の電流感知増幅回路を提供す
る。
【０００６】
【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照して説明する。
面を参照して説明する。
【０００７】図３に、電流感知増幅回路の第１実施形態
の構成を示す。ＰＭＯＳトランジスタＱ１１は、電源電
圧Ｖｃｃと第１入力ノードＮ１との間に設けられ、その
ゲート電極を接地電圧Ｖｓｓへつないである。ＰＭＯＳ
トランジスタＱ１２は、電源電圧Ｖｃｃと第２入力ノー
ドＮ２との間に設けられ、そのゲート電極を接地電圧Ｖ
ｓｓへつないである。即ちこれらＰＭＯＳトランジスタ
Ｑ１１，Ｑ１２は、本例の場合Ｖｃｃとなる第１電圧と
第１入力ノードＮ１との間及び第１電圧と第２入力ノー
ドＮ２との間にそれぞれ設けられるバイアストランジス
タである。
の構成を示す。ＰＭＯＳトランジスタＱ１１は、電源電
圧Ｖｃｃと第１入力ノードＮ１との間に設けられ、その
ゲート電極を接地電圧Ｖｓｓへつないである。ＰＭＯＳ
トランジスタＱ１２は、電源電圧Ｖｃｃと第２入力ノー
ドＮ２との間に設けられ、そのゲート電極を接地電圧Ｖ
ｓｓへつないである。即ちこれらＰＭＯＳトランジスタ
Ｑ１１，Ｑ１２は、本例の場合Ｖｃｃとなる第１電圧と
第１入力ノードＮ１との間及び第１電圧と第２入力ノー
ドＮ２との間にそれぞれ設けられるバイアストランジス
タである。
【０００８】ＰＭＯＳトランジスタＱ１３は、第１入力
ノードＮ１と第１出力ノードＮ３との間に設けられ、そ
のゲート電極が第２出力ノードＮ４へ接続されている。
ＰＭＯＳトランジスタＱ１４は、第２入力ノードＮ２と
第２出力ノードＮ４との間に設けられ、そのゲート電極
が第１出力ノードＮ３へ接続されている。即ちこれらＰ
ＭＯＳトランジスタＱ１３，Ｑ１４は、第１入力ノード
Ｎ１と第１出力ノードＮ３との間及び第２入力ノードＮ
２と第２出力ノードＮ４との間にそれぞれ設けられ、そ
の各ゲート電極が相手方の出力ノードに接続（交差接
続）される増幅トランジスタである。
ノードＮ１と第１出力ノードＮ３との間に設けられ、そ
のゲート電極が第２出力ノードＮ４へ接続されている。
ＰＭＯＳトランジスタＱ１４は、第２入力ノードＮ２と
第２出力ノードＮ４との間に設けられ、そのゲート電極
が第１出力ノードＮ３へ接続されている。即ちこれらＰ
ＭＯＳトランジスタＱ１３，Ｑ１４は、第１入力ノード
Ｎ１と第１出力ノードＮ３との間及び第２入力ノードＮ
２と第２出力ノードＮ４との間にそれぞれ設けられ、そ
の各ゲート電極が相手方の出力ノードに接続（交差接
続）される増幅トランジスタである。
【０００９】ＮＭＯＳトランジスタＱ１５は、ドレイン
電極及びゲート電極が第１出力ノードＮ３に共通接続さ
れ、ソース電極が電流制御ノードＮ５に接続されてい
る。ＮＭＯＳトランジスタＱ１６は、ドレイン電極及び
ゲート電極が第２出力ノードＮ４に共通接続され、ソー
ス電極が電流制御ノードＮ５に接続されている。即ちこ
れらＮＭＯＳトランジスタＱ１５，Ｑ１６は、第１出力
ノードＮ３と電流制御ノードとの間及び第２出力ノード
と電流制御ノードとの間にそれぞれ設けられるダイオー
ド形の負荷トランジスタである。
電極及びゲート電極が第１出力ノードＮ３に共通接続さ
れ、ソース電極が電流制御ノードＮ５に接続されてい
る。ＮＭＯＳトランジスタＱ１６は、ドレイン電極及び
ゲート電極が第２出力ノードＮ４に共通接続され、ソー
ス電極が電流制御ノードＮ５に接続されている。即ちこ
れらＮＭＯＳトランジスタＱ１５，Ｑ１６は、第１出力
ノードＮ３と電流制御ノードとの間及び第２出力ノード
と電流制御ノードとの間にそれぞれ設けられるダイオー
ド形の負荷トランジスタである。
【００１０】ＮＭＯＳトランジスタＱ１７は、電流制御
ノードＮ５とこの例では接地電圧Ｖｓｓの第２電圧との
間に設けられ、そのゲート電極を制御信号ＹＳＥＬにつ
ないだ電流制御トランジスタで回路動作を制御する。Ｎ
ＭＯＳトランジスタＱ１８は、第２入力ノードＮ２と電
流制御ノードＮ５との間に設けられ、ゲート電極が第１
出力ノードＮ３に接続されるフィードバックトランジス
タで、ＮＭＯＳトランジスタＱ１９は、第１入力ノード
Ｎ１と電流制御ノードＮ５との間に設けられ、ゲート電
極が第２出力ノードＮ４に接続されるフィードバックト
ランジスタである。
ノードＮ５とこの例では接地電圧Ｖｓｓの第２電圧との
間に設けられ、そのゲート電極を制御信号ＹＳＥＬにつ
ないだ電流制御トランジスタで回路動作を制御する。Ｎ
ＭＯＳトランジスタＱ１８は、第２入力ノードＮ２と電
流制御ノードＮ５との間に設けられ、ゲート電極が第１
出力ノードＮ３に接続されるフィードバックトランジス
タで、ＮＭＯＳトランジスタＱ１９は、第１入力ノード
Ｎ１と電流制御ノードＮ５との間に設けられ、ゲート電
極が第２出力ノードＮ４に接続されるフィードバックト
ランジスタである。
【００１１】この図３に示す電流感知増幅回路では、第
１入力信号Ｉ１及び第２入力信号Ｉ２がそれぞれ第１入
力ノードＮ１及び第２入力ノードＮ２に印加されると、
バイアス用ＰＭＯＳトランジスタＱ１１，Ｑ１２がオン
状態を維持するので、各入力ノードＮ１，Ｎ２において
第１入力信号Ｉ１及び第２入力信号Ｉ２による電流が電
圧信号に変換される。そして、互いのゲート電極が相手
方出力端に交差接続されたトランジスタ(drain-to-gate
cross coupled transistor)であるＰＭＯＳトランジス
タＱ１３，Ｑ１４は、差動増幅手段として２つの入力信
号Ｉ１，Ｉ２の電流差を増幅し、出力ノードＮ３，Ｎ４
から出力することになる。また、これら出力ノードＮ
３，Ｎ４の信号は、負荷用のＮＭＯＳトランジスタＱ１
５，Ｑ１６を通して電流制御ノードＮ５に現れることに
なる。即ち、出力ノードＮ３，Ｎ４の増幅率は、トラン
ジスタＱ１３〜Ｑ１６のサイズにより決定される。
１入力信号Ｉ１及び第２入力信号Ｉ２がそれぞれ第１入
力ノードＮ１及び第２入力ノードＮ２に印加されると、
バイアス用ＰＭＯＳトランジスタＱ１１，Ｑ１２がオン
状態を維持するので、各入力ノードＮ１，Ｎ２において
第１入力信号Ｉ１及び第２入力信号Ｉ２による電流が電
圧信号に変換される。そして、互いのゲート電極が相手
方出力端に交差接続されたトランジスタ(drain-to-gate
cross coupled transistor)であるＰＭＯＳトランジス
タＱ１３，Ｑ１４は、差動増幅手段として２つの入力信
号Ｉ１，Ｉ２の電流差を増幅し、出力ノードＮ３，Ｎ４
から出力することになる。また、これら出力ノードＮ
３，Ｎ４の信号は、負荷用のＮＭＯＳトランジスタＱ１
５，Ｑ１６を通して電流制御ノードＮ５に現れることに
なる。即ち、出力ノードＮ３，Ｎ４の増幅率は、トラン
ジスタＱ１３〜Ｑ１６のサイズにより決定される。
【００１２】第１入力信号Ｉ１及び第２入力信号Ｉ２が
小電流信号であれば、出力ノードＮ３，Ｎ４における電
圧は小レベルの電圧となる。本回路ではこのとき、ドレ
イン電極が第２入力ノードＮ２に接続され且つソース電
極が電流制御ノードＮ５に接続されたＮＭＯＳトランジ
スタＱ１８に対する第１出力ノードＮ３の増幅電圧レベ
ルに従う導通制御により、第１出力ノードＮ３の出力状
態が第２入力ノードＮ２へフィードバックされるように
なっている。また同様に、ドレイン電極が第１入力ノー
ドＮ１に接続され且つソース電極が電流制御ノードＮ５
に接続されたＮＭＯＳトランジスタＱ１９に対する第２
出力ノードＮ４の増幅電圧レベルに従う導通制御によ
り、第２出力ノードＮ４の出力状態が第１入力ノードＮ
１へフィードバックされるようになっている。つまり、
第１出力ノードＮ３及び第２出力ノードＮ４の電圧が第
１入力ノードＮ１及び第２入力ノードＮ２へフィードバ
ックされ、その結果、第１入力信号Ｉ１と第２入力信号
Ｉ２との差が更に大きく開かれることになる。従って第
１入力信号Ｉ１と第２入力信号Ｉ２との電流差が大きく
なり、第１出力信号Ｏ１及び第２出力信号Ｏ２の増幅率
も大きくなる。
小電流信号であれば、出力ノードＮ３，Ｎ４における電
圧は小レベルの電圧となる。本回路ではこのとき、ドレ
イン電極が第２入力ノードＮ２に接続され且つソース電
極が電流制御ノードＮ５に接続されたＮＭＯＳトランジ
スタＱ１８に対する第１出力ノードＮ３の増幅電圧レベ
ルに従う導通制御により、第１出力ノードＮ３の出力状
態が第２入力ノードＮ２へフィードバックされるように
なっている。また同様に、ドレイン電極が第１入力ノー
ドＮ１に接続され且つソース電極が電流制御ノードＮ５
に接続されたＮＭＯＳトランジスタＱ１９に対する第２
出力ノードＮ４の増幅電圧レベルに従う導通制御によ
り、第２出力ノードＮ４の出力状態が第１入力ノードＮ
１へフィードバックされるようになっている。つまり、
第１出力ノードＮ３及び第２出力ノードＮ４の電圧が第
１入力ノードＮ１及び第２入力ノードＮ２へフィードバ
ックされ、その結果、第１入力信号Ｉ１と第２入力信号
Ｉ２との差が更に大きく開かれることになる。従って第
１入力信号Ｉ１と第２入力信号Ｉ２との電流差が大きく
なり、第１出力信号Ｏ１及び第２出力信号Ｏ２の増幅率
も大きくなる。
【００１３】言い換えればトランジスタＱ１８，Ｑ１９
は、差動増幅手段の入力ノードＮ１，Ｎ２に対しそれぞ
れ設けられ、出力ノードＮ３，Ｎ４の電圧状態に応じて
導通制御される電流バイパスとなる。この電流バイパス
により入力信号Ｉ１，Ｉ２の電流路が多くなることにな
るため、結果として入力信号Ｉ１，Ｉ２の差が増幅され
る。尚、電流バイパスは、直接的に接地接続するもので
もよい。また、トランジスタＱ１８，Ｑ１９をＰＭＯＳ
として、トランジスタＱ１８を入力ノードＮ１と電流制
御ノードＮ５との間に、トランジスタＱ１９を入力ノー
ドＮ２と電流制御ノードＮ５との間に、それぞれ接続す
る構成でも同様の機能を得られる。
は、差動増幅手段の入力ノードＮ１，Ｎ２に対しそれぞ
れ設けられ、出力ノードＮ３，Ｎ４の電圧状態に応じて
導通制御される電流バイパスとなる。この電流バイパス
により入力信号Ｉ１，Ｉ２の電流路が多くなることにな
るため、結果として入力信号Ｉ１，Ｉ２の差が増幅され
る。尚、電流バイパスは、直接的に接地接続するもので
もよい。また、トランジスタＱ１８，Ｑ１９をＰＭＯＳ
として、トランジスタＱ１８を入力ノードＮ１と電流制
御ノードＮ５との間に、トランジスタＱ１９を入力ノー
ドＮ２と電流制御ノードＮ５との間に、それぞれ接続す
る構成でも同様の機能を得られる。
【００１４】例えば、第１入力信号Ｉ１が第２入力信号
Ｉ２よりも大きい電流値を有する信号と仮定すれば、第
１入力ノードＮ１の電圧は第２入力ノードＮ２の電圧よ
り大きく現れる。すると、ＰＭＯＳトランジスタＱ１３
がＰＭＯＳトランジスタＱ１４よりも強く導通するの
で、第１出力ノードＮ３の電圧は第２出力ノードＮ４の
電圧より高くなる。これにより、ＮＭＯＳトランジスタ
Ｑ１８がＮＭＯＳトランジスタＱ１９よりも強く導通
し、従ってＮＭＯＳトランジスタＱ１８を通じる電流路
の電流量が、ＮＭＯＳトランジスタＱ１９を通じる電流
路の電流量よりも大きくなる。その結果、第２入力ノー
ドＮ２の電位が第１入力ノードＮ１の電位に比べ迅速に
低くなるので、最終的に第１入力信号Ｉ１と第２入力信
号Ｉ２との電流差を更に大きくするよう作用する。第１
入力信号Ｉ１と第２入力信号Ｉ２との差が大きくなれ
ば、図４に示すように、第１出力信号Ｏ１及び第２出力
信号Ｏ２も正確で十分な論理値を有して出力される。
尚、トランジスタＱ１１〜Ｑ１９のしきい値電圧は０．
５Ｖ以下としてある。
Ｉ２よりも大きい電流値を有する信号と仮定すれば、第
１入力ノードＮ１の電圧は第２入力ノードＮ２の電圧よ
り大きく現れる。すると、ＰＭＯＳトランジスタＱ１３
がＰＭＯＳトランジスタＱ１４よりも強く導通するの
で、第１出力ノードＮ３の電圧は第２出力ノードＮ４の
電圧より高くなる。これにより、ＮＭＯＳトランジスタ
Ｑ１８がＮＭＯＳトランジスタＱ１９よりも強く導通
し、従ってＮＭＯＳトランジスタＱ１８を通じる電流路
の電流量が、ＮＭＯＳトランジスタＱ１９を通じる電流
路の電流量よりも大きくなる。その結果、第２入力ノー
ドＮ２の電位が第１入力ノードＮ１の電位に比べ迅速に
低くなるので、最終的に第１入力信号Ｉ１と第２入力信
号Ｉ２との電流差を更に大きくするよう作用する。第１
入力信号Ｉ１と第２入力信号Ｉ２との差が大きくなれ
ば、図４に示すように、第１出力信号Ｏ１及び第２出力
信号Ｏ２も正確で十分な論理値を有して出力される。
尚、トランジスタＱ１１〜Ｑ１９のしきい値電圧は０．
５Ｖ以下としてある。
【００１５】図５は、電流感知増幅回路の第２実施形態
の回路図である。ＰＭＯＳトランジスタＱ２１は、第１
入力ノードＮ１と第１出力ノードＮ３との間に設けら
れ、ゲート電極が第１出力ノードＮ３に接続されてい
る。ＰＭＯＳトランジスタＱ２２は、第２入力ノードＮ
２と第２出力ノードＮ４との間に設けられ、ゲート電極
が第１出力ノードＮ３に接続されている。これらＰＭＯ
ＳトランジスタＱ２１，Ｑ２２が増幅トランジスタで、
差動増幅手段になる。
の回路図である。ＰＭＯＳトランジスタＱ２１は、第１
入力ノードＮ１と第１出力ノードＮ３との間に設けら
れ、ゲート電極が第１出力ノードＮ３に接続されてい
る。ＰＭＯＳトランジスタＱ２２は、第２入力ノードＮ
２と第２出力ノードＮ４との間に設けられ、ゲート電極
が第１出力ノードＮ３に接続されている。これらＰＭＯ
ＳトランジスタＱ２１，Ｑ２２が増幅トランジスタで、
差動増幅手段になる。
【００１６】ＮＭＯＳトランジスタＱ２３は、ドレイン
電極が第１出力ノードＮ３に接続されると共にゲート電
極が第２出力ノードＮ４に接続され、ソース電極が電流
制御ノードＮ５に接続される。ＮＭＯＳトランジスタＱ
２４は、ドレイン電極及びゲート電極が第２出力ノード
Ｎ４に共通接続され、ソース電極が電流制御ノードＮ５
に接続される。これらＮＭＯＳトランジスタＱ２３，Ｑ
２４が負荷トランジスタである。ＮＭＯＳトランジスタ
Ｑ２５は、電流制御ノードＮ５と接地電圧Ｖｓｓとの間
に設けられ、ゲート電極が制御信号ＹＳＥＬへつながれ
る電流制御トランジスタである。
電極が第１出力ノードＮ３に接続されると共にゲート電
極が第２出力ノードＮ４に接続され、ソース電極が電流
制御ノードＮ５に接続される。ＮＭＯＳトランジスタＱ
２４は、ドレイン電極及びゲート電極が第２出力ノード
Ｎ４に共通接続され、ソース電極が電流制御ノードＮ５
に接続される。これらＮＭＯＳトランジスタＱ２３，Ｑ
２４が負荷トランジスタである。ＮＭＯＳトランジスタ
Ｑ２５は、電流制御ノードＮ５と接地電圧Ｖｓｓとの間
に設けられ、ゲート電極が制御信号ＹＳＥＬへつながれ
る電流制御トランジスタである。
【００１７】ＮＭＯＳトランジスタＱ２６は、第２入力
ノードＮ２と電流制御ノードＮ５との間に設けられ、ゲ
ート電極が第１出力ノードＮ３に接続されるフィードバ
ックトランジスタである。またＮＭＯＳトランジスタＱ
２７は、第１入力ノードＮ１と電流制御ノードＮ５との
間に設けられ、ゲート電極が第２出力ノードＮ４に接続
されるフィードバックトランジスタである。
ノードＮ２と電流制御ノードＮ５との間に設けられ、ゲ
ート電極が第１出力ノードＮ３に接続されるフィードバ
ックトランジスタである。またＮＭＯＳトランジスタＱ
２７は、第１入力ノードＮ１と電流制御ノードＮ５との
間に設けられ、ゲート電極が第２出力ノードＮ４に接続
されるフィードバックトランジスタである。
【００１８】図５に示す電流感知増幅回路は、第１出力
ノードＮ３に現れる第１出力信号Ｏ１の電圧に従ってＰ
ＭＯＳトランジスタＱ２１，Ｑ２２の導通制御が行わ
れ、第２出力ノードＮ４に現れる第２出力信号Ｏ２の電
圧に従ってＮＭＯＳトランジスタＱ２３，Ｑ２４の導通
制御が行われる。このような構成は図３に示したような
差動増幅回路の変形であり、同じように動作する。ＮＭ
ＯＳトランジスタＱ２６，Ｑ２７は、図３のＮＭＯＳト
ランジスタＱ１８，Ｑ１９の場合と同様に、第１出力ノ
ードＮ３及び第２出力ノードＮ４の各電圧に従って第１
入力ノードＮ１及び第２入力ノードＮ２を制御し、第１
入力信号Ｉ１と第２入力信号Ｉ２との差を更に大きくす
る。
ノードＮ３に現れる第１出力信号Ｏ１の電圧に従ってＰ
ＭＯＳトランジスタＱ２１，Ｑ２２の導通制御が行わ
れ、第２出力ノードＮ４に現れる第２出力信号Ｏ２の電
圧に従ってＮＭＯＳトランジスタＱ２３，Ｑ２４の導通
制御が行われる。このような構成は図３に示したような
差動増幅回路の変形であり、同じように動作する。ＮＭ
ＯＳトランジスタＱ２６，Ｑ２７は、図３のＮＭＯＳト
ランジスタＱ１８，Ｑ１９の場合と同様に、第１出力ノ
ードＮ３及び第２出力ノードＮ４の各電圧に従って第１
入力ノードＮ１及び第２入力ノードＮ２を制御し、第１
入力信号Ｉ１と第２入力信号Ｉ２との差を更に大きくす
る。
【００１９】図６に、電流感知増幅回路の第３実施形態
を示す。ＮＭＯＳトランジスタＱ３１は、電源電圧Ｖｃ
ｃと電流制御ノードＮ５との間に設けられ、ゲート電極
が電流制御信号ＹＳＥＬへつながれる電流制御トランジ
スタである。ＮＭＯＳトランジスタＱ３２は、電流制御
ノードＮ５と第１出力ノードＮ３との間に設けられ、ゲ
ート電極が電源電圧Ｖｃｃへつながれる負荷トランジス
タで、ＮＭＯＳトランジスタＱ３３は、電流制御ノード
Ｎ５と第２出力ノードＮ４との間に設けられ、ゲート電
極が電源電圧Ｖｃｃへつながれる負荷トランジスタであ
る。ＮＭＯＳトランジスタＱ３４は、第１出力ノードＮ
３と第１入力ノードＮ１との間に設けられ、ゲート電極
が第２出力ノードＮ４に接続される。ＮＭＯＳトランジ
スタＱ３５は、第２出力ノードＮ４と第２入力ノードＮ
２との間に接続され、ゲート電極が第１出力ノードＮ３
に接続される。これらトランジスタＱ３４，Ｑ３５が差
動増幅手段になる。
を示す。ＮＭＯＳトランジスタＱ３１は、電源電圧Ｖｃ
ｃと電流制御ノードＮ５との間に設けられ、ゲート電極
が電流制御信号ＹＳＥＬへつながれる電流制御トランジ
スタである。ＮＭＯＳトランジスタＱ３２は、電流制御
ノードＮ５と第１出力ノードＮ３との間に設けられ、ゲ
ート電極が電源電圧Ｖｃｃへつながれる負荷トランジス
タで、ＮＭＯＳトランジスタＱ３３は、電流制御ノード
Ｎ５と第２出力ノードＮ４との間に設けられ、ゲート電
極が電源電圧Ｖｃｃへつながれる負荷トランジスタであ
る。ＮＭＯＳトランジスタＱ３４は、第１出力ノードＮ
３と第１入力ノードＮ１との間に設けられ、ゲート電極
が第２出力ノードＮ４に接続される。ＮＭＯＳトランジ
スタＱ３５は、第２出力ノードＮ４と第２入力ノードＮ
２との間に接続され、ゲート電極が第１出力ノードＮ３
に接続される。これらトランジスタＱ３４，Ｑ３５が差
動増幅手段になる。
【００２０】ＰＭＯＳトランジスタＱ３６は、電流制御
ノードＮ５と第２入力ノードＮ２との間に設けられ、ゲ
ート電極が第１出力ノードＮ３に接続されるフィードバ
ックトランジスタ、そしてＰＭＯＳトランジスタＱ３７
は、電流制御ノードＮ５と第１入力ノードＮ１との間に
設けられ、ゲート電極が第２出力ノードＮ４に接続され
るフィードバックトランジスタである。即ち図６の回路
は、フィードバックトランジスタ(gate controlled cur
rent feedback transistor) をＰＭＯＳトランジスタＱ
３６，Ｑ３７にて実施した例である。
ノードＮ５と第２入力ノードＮ２との間に設けられ、ゲ
ート電極が第１出力ノードＮ３に接続されるフィードバ
ックトランジスタ、そしてＰＭＯＳトランジスタＱ３７
は、電流制御ノードＮ５と第１入力ノードＮ１との間に
設けられ、ゲート電極が第２出力ノードＮ４に接続され
るフィードバックトランジスタである。即ち図６の回路
は、フィードバックトランジスタ(gate controlled cur
rent feedback transistor) をＰＭＯＳトランジスタＱ
３６，Ｑ３７にて実施した例である。
【００２１】
【発明の効果】本発明によれば、電流感知増幅回路にお
いて出力ノードの電圧状態を入力ノードに対しフィード
バックするようにしたことによって、微細電流値の入力
信号の差を大きくでき、これにより、低電圧、小電流信
号、大きな入力負荷容量を有する回路でも安定した感知
出力を発生できる長所がある。
いて出力ノードの電圧状態を入力ノードに対しフィード
バックするようにしたことによって、微細電流値の入力
信号の差を大きくでき、これにより、低電圧、小電流信
号、大きな入力負荷容量を有する回路でも安定した感知
出力を発生できる長所がある。
【図１】従来の電流感知増幅回路を示す回路図。
【図２】図１に示す回路の入力及び出力特性を示したグ
ラフ。
ラフ。
【図３】本発明による電流感知増幅回路の第１実施形態
を示す回路図。
を示す回路図。
【図４】図３に示す回路の入力及び出力特性を示したグ
ラフ。
ラフ。
【図５】本発明による電流感知増幅回路の第２実施形態
を示す回路図。
を示す回路図。
【図６】本発明による電流感知増幅回路の第３実施形態
を示す回路図。
を示す回路図。
Ｑ１３，Ｑ１４ 増幅トランジスタ Ｑ１５，Ｑ１６ 負荷トランジスタ Ｑ１７ 電流制御トランジスタ Ｑ１８，Ｑ１９ フィードバックトランジスタ Ｑ２１，Ｑ２２ 増幅トランジスタ Ｑ２３，Ｑ２４ 負荷トランジスタ Ｑ２５ 電流制御トランジスタ Ｑ２６，Ｑ２７ フィードバックトランジスタ Ｑ３１ 電流制御トランジスタ Ｑ３２，Ｑ３３ 負荷トランジスタ Ｑ３４，Ｑ３５ 増幅トランジスタ Ｑ３６，Ｑ３７ フィードバックトランジスタ
Claims (5)
- 【請求項１】 半導体メモリ装置の電流感知増幅回路に
おいて、第１及び第２入力ノードに入力される信号電流
を感知して該２つの信号差を増幅し第１及び第２出力ノ
ードから出力する差動増幅手段と、前記第２入力ノード
と電流制御ノードとの間に設けられ、制御端子が前記第
１出力ノードに接続される第１フィードバック素子と、
前記第１入力ノードと電流制御ノードとの間に設けら
れ、制御端子が前記第２出力ノードに接続される第２フ
ィードバック素子と、を備えることを特徴とする電流感
知増幅回路。 - 【請求項２】 各フィードバック素子がＮＭＯＳトラン
ジスタである請求項１記載の電流感知増幅回路。 - 【請求項３】 半導体メモリ装置の電流感知増幅回路で
あって、第１電圧と第１入力ノードとの間及び前記第１
電圧と第２入力ノードとの間にそれぞれ設けられたバイ
アストランジスタと、前記第１入力ノードと第１出力ノ
ードとの間及び前記第２入力ノードと第２出力ノードと
の間にそれぞれ設けられ、各ゲート電極が前記各出力ノ
ードに交差接続された増幅トランジスタと、前記第１出
力ノードと電流制御ノードとの間及び前記第２出力ノー
ドと前記電流制御ノードとの間にそれぞれ設けられたダ
イオード形の負荷トランジスタと、前記電流制御ノード
と第２電圧との間に設けられ、ゲート電極に制御信号が
入力される電流制御トランジスタと、前記第２入力ノー
ドと前記電流制御ノードとの間に設けられ、ゲート電極
が前記第１出力ノードに接続された第１フィードバック
トランジスタと、前記第１入力ノードと前記電流制御ノ
ードとの間に接続され、ゲート電極が前記第２出力ノー
ドに接続された第２フィードバックトランジスタと、を
備えてなることを特徴とする電流感知増幅回路。 - 【請求項４】 各トランジスタのしきい値電圧が０．５
Ｖ以下である請求項３記載の電流感知増幅回路。 - 【請求項５】 第１電圧が電源電圧、第２電圧が接地電
圧である請求項４記載の電流感知増幅回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P7518 | 1995-03-31 | ||
| KR1019950007518A KR0142952B1 (ko) | 1995-03-31 | 1995-03-31 | 반도체 메모리장치의 감지증폭기 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08279294A JPH08279294A (ja) | 1996-10-22 |
| JP3172430B2 true JP3172430B2 (ja) | 2001-06-04 |
Family
ID=19411300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07570696A Expired - Fee Related JP3172430B2 (ja) | 1995-03-31 | 1996-03-29 | 半導体メモリ装置の電流感知増幅回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5619467A (ja) |
| JP (1) | JP3172430B2 (ja) |
| KR (1) | KR0142952B1 (ja) |
| GB (1) | GB2299426B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101596578B1 (ko) * | 2014-05-16 | 2016-02-22 | 사단법인 한국화재보험협회 | 방사각도 조절이 가능한 소방용 미분무수 분사노즐 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5931898A (en) * | 1997-02-25 | 1999-08-03 | Lucent Technologies Inc | Finite impulse response filter |
| JPH10255480A (ja) * | 1997-03-14 | 1998-09-25 | Oki Electric Ind Co Ltd | センスアンプ |
| KR100422814B1 (ko) * | 1997-06-30 | 2004-05-24 | 주식회사 하이닉스반도체 | 반도체 메모리 셀의 전원 측정 장치 |
| FR2768847B1 (fr) * | 1997-09-23 | 2001-05-18 | St Microelectronics Sa | Dispositif et procede de lecture/re-ecriture d'une cellule-memoire vive dynamique |
| US5901088A (en) * | 1998-02-11 | 1999-05-04 | Ramtron International Corporation | Sense amplifier utilizing a balancing resistor |
| JP3609260B2 (ja) * | 1998-07-17 | 2005-01-12 | 沖電気工業株式会社 | 半導体装置の増幅回路 |
| DE19841446C2 (de) * | 1998-09-10 | 2003-06-18 | Infineon Technologies Ag | Elektronische Schaltungsanordnung |
| US6288575B1 (en) * | 1999-08-24 | 2001-09-11 | Micron Technology, Inc. | Pseudo-differential current sense amplifier with hysteresis |
| KR100355235B1 (ko) * | 2000-07-18 | 2002-10-11 | 삼성전자 주식회사 | 전류센스앰프의 센싱 이득을 조절 할 수 있는 반도체메모리 장치 |
| KR100370240B1 (ko) * | 2000-10-31 | 2003-02-05 | 삼성전자 주식회사 | 안정도와 증폭도 개선을 위한 반도체 메모리 장치의 전류감지 증폭 회로 |
| US8249247B2 (en) * | 2006-12-27 | 2012-08-21 | Silicon Laboratories Inc. | Tracking voltage regulator for a subscriber line interface circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4670675A (en) * | 1986-02-07 | 1987-06-02 | Advanced Micro Devices, Inc. | High gain sense amplifier for small current differential |
| US5438287A (en) * | 1994-06-01 | 1995-08-01 | United Memories Inc. | High speed differential current sense amplifier with positive feedback |
-
1995
- 1995-03-31 KR KR1019950007518A patent/KR0142952B1/ko not_active IP Right Cessation
-
1996
- 1996-03-12 GB GB9605228A patent/GB2299426B/en not_active Expired - Fee Related
- 1996-03-29 US US08/623,790 patent/US5619467A/en not_active Expired - Lifetime
- 1996-03-29 JP JP07570696A patent/JP3172430B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101596578B1 (ko) * | 2014-05-16 | 2016-02-22 | 사단법인 한국화재보험협회 | 방사각도 조절이 가능한 소방용 미분무수 분사노즐 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5619467A (en) | 1997-04-08 |
| JPH08279294A (ja) | 1996-10-22 |
| KR0142952B1 (ko) | 1998-08-17 |
| GB9605228D0 (en) | 1996-05-15 |
| KR960035629A (ko) | 1996-10-24 |
| GB2299426B (en) | 1997-05-21 |
| GB2299426A (en) | 1996-10-02 |
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