JP2808664B2 - 差動アンプ - Google Patents
差動アンプInfo
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- JP2808664B2 JP2808664B2 JP1119623A JP11962389A JP2808664B2 JP 2808664 B2 JP2808664 B2 JP 2808664B2 JP 1119623 A JP1119623 A JP 1119623A JP 11962389 A JP11962389 A JP 11962389A JP 2808664 B2 JP2808664 B2 JP 2808664B2
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Description
【発明の詳細な説明】 以下の順序に従って本発明を説明する。
A.産業上の利用分野 B.発明の概要 C.従来技術［第２図］ D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例［第１図］ H.発明の効果 （A.産業上の利用分野） 本発明は差動アンプ、特にCMOS回路からなり、２個の
カレントミラー型差動増幅部により構成された差動アン
プに関する。
カレントミラー型差動増幅部により構成された差動アン
プに関する。
（B.発明の概要） 本発明は、上記の差動アンプにおいて、 高速性を低下させることなく消費電力を少なくするた
め、 各差動増幅部それぞれに、「ハイ」の信号出力時に電
流を制限するMOSトランジスタと「ロウ」の信号出力時
に電流を制限するMOSトランジスタを、直列に接続した
ものである。
め、 各差動増幅部それぞれに、「ハイ」の信号出力時に電
流を制限するMOSトランジスタと「ロウ」の信号出力時
に電流を制限するMOSトランジスタを、直列に接続した
ものである。
（C.従来技術）［第２図］ スタティックRAM等のメモリ装置のセンスアンプは、
信号入力の微小な電位差を増幅するものであり、特に中
間電位の入力信号に対して激しく増幅動作をして迅速に
信号を読み出すことができるようにしなければならな
い。
信号入力の微小な電位差を増幅するものであり、特に中
間電位の入力信号に対して激しく増幅動作をして迅速に
信号を読み出すことができるようにしなければならな
い。
第２図はそのような差動アンプの従来例の一を示す回
路図である。
路図である。
Q1a、Q2aはカレントミラー回路を構成する一対のｐチ
ャンネルMOSトランジスタで、そのソースは共に電源端
子Vddに接続され、ゲートどうしが互いに接続され、そ
して、MOSトランジスタQ1aのゲートとドレインとが接続
されている。
ャンネルMOSトランジスタで、そのソースは共に電源端
子Vddに接続され、ゲートどうしが互いに接続され、そ
して、MOSトランジスタQ1aのゲートとドレインとが接続
されている。
Q3aは入力信号Ｄを受けるｎチャンネルMOSトランジス
タで、ドレインはMOSトランジスタQ1aのドレインに接続
されている。Q4aは入力信号を受けるｎチャンネルMOS
トランジスタで、ドレインはMOSトランジスタQ2aのドレ
インに接続されている。そして、MOSトランジスタQ3aと
Q4aのソースどうしは互いに接続されており、上記カレ
ントミラー回路及びMOSトランジスタQ3aとQ4aによって
差動増幅部が構成されている。
タで、ドレインはMOSトランジスタQ1aのドレインに接続
されている。Q4aは入力信号を受けるｎチャンネルMOS
トランジスタで、ドレインはMOSトランジスタQ2aのドレ
インに接続されている。そして、MOSトランジスタQ3aと
Q4aのソースどうしは互いに接続されており、上記カレ
ントミラー回路及びMOSトランジスタQ3aとQ4aによって
差動増幅部が構成されている。
Q5aはｎチャンネルの電流制限用MOSトランジスタで、
ゲートがMOSトランジスタQ1aとQ3aとの接続点に接続さ
れ、ドレインがMOSトランジスタQ3aとQ4aのソースに接
続されている。この電流制限用MOSトランジスタQ5aは差
動増幅部の出力信号outが「ハイ」の時に電流制限して
消費電力を抑制する働きをする。
ゲートがMOSトランジスタQ1aとQ3aとの接続点に接続さ
れ、ドレインがMOSトランジスタQ3aとQ4aのソースに接
続されている。この電流制限用MOSトランジスタQ5aは差
動増幅部の出力信号outが「ハイ」の時に電流制限して
消費電力を抑制する働きをする。
Q1b〜Q5bはMOSトランジスタQ1a〜Q5bからなる差動増
幅部と全く同じ構成でそれに対して相補的に動作する差
動増幅部であり、電流制限用MOSトランジスタQ5aとQ5b
のソースは共にコントロール信号であるディセーブル信
号（あるいはイネーブル信号）によりスイッチングされ
るｎチャンネルMOSトランジスタQ7を介して接地されて
いる。
幅部と全く同じ構成でそれに対して相補的に動作する差
動増幅部であり、電流制限用MOSトランジスタQ5aとQ5b
のソースは共にコントロール信号であるディセーブル信
号（あるいはイネーブル信号）によりスイッチングされ
るｎチャンネルMOSトランジスタQ7を介して接地されて
いる。
第２図に示した差動アンプにおいて、電流制限用MOS
トランジスタQ5a、Q5bを設けるのは、各差動増幅部の出
力信号が「ハイ」の時における消費電力を少なくするた
めである。即ち、差動アンプをメモリ装置のセンスアン
プとして用いる場合、一対の入力信号Ｄ、が中間電位
付近のレベルであれば早く入力信号Ｄ・間の僅かな差
を検出するため激しく増幅動作しなければならないが、
増幅がある程度進んで出力信号out、▲▼の一方
が「ハイ」レベルに、他方が「ロウ」レベルに近づけば
増幅動作を激しくする必要性がなく、それよりも動作電
流を制限して消費電力の低減を図ることの必要性の方が
高い。そこで、電流制限用MOSトランジスタQ5a、Q5bを
設けているのである。
トランジスタQ5a、Q5bを設けるのは、各差動増幅部の出
力信号が「ハイ」の時における消費電力を少なくするた
めである。即ち、差動アンプをメモリ装置のセンスアン
プとして用いる場合、一対の入力信号Ｄ、が中間電位
付近のレベルであれば早く入力信号Ｄ・間の僅かな差
を検出するため激しく増幅動作しなければならないが、
増幅がある程度進んで出力信号out、▲▼の一方
が「ハイ」レベルに、他方が「ロウ」レベルに近づけば
増幅動作を激しくする必要性がなく、それよりも動作電
流を制限して消費電力の低減を図ることの必要性の方が
高い。そこで、電流制限用MOSトランジスタQ5a、Q5bを
設けているのである。
（D.発明が解決しようとする問題点） ところが、第２図に示すような差動アンプにおいても
消費電力の低減効果が充分であるとはいえなかった。こ
の点についてMOSトランジスタQ1a〜Q5aからなる差動増
幅部を例にして説明すると次のとおりである。
消費電力の低減効果が充分であるとはいえなかった。こ
の点についてMOSトランジスタQ1a〜Q5aからなる差動増
幅部を例にして説明すると次のとおりである。
出力信号outが「ハイ」レベルになるときというの
は、電流制限用MOSトランジスタQ5aのゲートの電位が
「ロウ」レベルになるので電流制限用MOSトランジスタQ
5aを流れる電流が少なくなり、従って、電流制限用MOS
トランジスタQ5aによって電流制限が為されることにな
る。依って、消費電力の低減を図ることができるのであ
る。
は、電流制限用MOSトランジスタQ5aのゲートの電位が
「ロウ」レベルになるので電流制限用MOSトランジスタQ
5aを流れる電流が少なくなり、従って、電流制限用MOS
トランジスタQ5aによって電流制限が為されることにな
る。依って、消費電力の低減を図ることができるのであ
る。
しかし、出力信号outが「ロウ」レベルになるとき
は、電流制限用MOSトランジスタQ5aのゲートの電位が
「ハイ」レベルになるときであるので電流制限用MOSト
ランジスタQ5aを流れる電流が大きくなる。従って、こ
のときは電流制限効果が得られないどころか、逆に消費
電力が増えることになりかねない。尤も、電流制限用MO
SトランジスタQ5aの駆動能力を小さめとすることにより
出力信号outが「ロウ」レベルのときの電流を徒らに大
きくならないようにすることができ、延いては消費電力
を全体的に減少させることができるが、もしそのように
すると、入力信号が中間電位付近のときの電流が電流制
限用MOSトランジスタQ5aによって制約され、動作スピー
ドが低下してしまうことになる。
は、電流制限用MOSトランジスタQ5aのゲートの電位が
「ハイ」レベルになるときであるので電流制限用MOSト
ランジスタQ5aを流れる電流が大きくなる。従って、こ
のときは電流制限効果が得られないどころか、逆に消費
電力が増えることになりかねない。尤も、電流制限用MO
SトランジスタQ5aの駆動能力を小さめとすることにより
出力信号outが「ロウ」レベルのときの電流を徒らに大
きくならないようにすることができ、延いては消費電力
を全体的に減少させることができるが、もしそのように
すると、入力信号が中間電位付近のときの電流が電流制
限用MOSトランジスタQ5aによって制約され、動作スピー
ドが低下してしまうことになる。
本発明はこのような問題点を解決すべく為されたもの
であり、高速性を低下させることなく消費電力を少なく
することを目的とする。
であり、高速性を低下させることなく消費電力を少なく
することを目的とする。
（E.問題点を解決するための手段） 本発明差動アンプは上記問題点を解決するため、各差
動増幅部それぞれに、「ハイ」の信号出力時に電流を制
限するMOSトランジスタと「ロウ」の信号出力時に電流
を制限するMOSトランジスタを、直列に接続したことを
特徴とする。
動増幅部それぞれに、「ハイ」の信号出力時に電流を制
限するMOSトランジスタと「ロウ」の信号出力時に電流
を制限するMOSトランジスタを、直列に接続したことを
特徴とする。
（F.作用） 本発明差動アンプによれば、各差動増幅部はそれぞれ
出力信号が「ハイ」になるときと「ロウ」になるときに
各別の電流制限用MOSトランジスタによって電流が制限
されるので有効に低消費電力化することができる。そし
て、各電流制限用MOSトランジスタは電流能力を制限す
る必要がないので、入力信号が中間電位近傍のときの電
流が電流制限用MOSトランジスタによって制限され、動
作スピードが低下するということを回避することができ
る。
出力信号が「ハイ」になるときと「ロウ」になるときに
各別の電流制限用MOSトランジスタによって電流が制限
されるので有効に低消費電力化することができる。そし
て、各電流制限用MOSトランジスタは電流能力を制限す
る必要がないので、入力信号が中間電位近傍のときの電
流が電流制限用MOSトランジスタによって制限され、動
作スピードが低下するということを回避することができ
る。
しかして、高速性を低下させることなく消費電力を少
なくすることが可能となるのである。
なくすることが可能となるのである。
（G.実施例）［第１図］ 以下、本発明差動アンプを図示実施例に従って詳細に
説明する。
説明する。
第１図は本発明差動アンプの一つの実施例を示す回路
図である。本差動アンプは第２図に示した差動アンプと
は電流制限用MOSトランジスタQ6a及びQ6bを付加した点
で異なっている。
図である。本差動アンプは第２図に示した差動アンプと
は電流制限用MOSトランジスタQ6a及びQ6bを付加した点
で異なっている。
即ち、電流制限用MOSトランジスタQ5aとMOSトランジ
スタQ7との間にｎチャンネルの電流制限用MOSトランジ
スタQ6aが介挿されている。該MOSトランジスタQ6aのゲ
ートはMOSトランジスタQ1bとQ3bとの接続点に接続され
ている。そして、電流制限用MOSトランジスタQ5bとMOS
トランジスタQ7との間にｎチャンネルの電流制限用MOS
トランジスタQ6bが介挿されている。該電流制限用MOSト
ランジスタQ6bのゲートはMOSトランジスタQ1aとQ3aとの
接続点に接続されている。
スタQ7との間にｎチャンネルの電流制限用MOSトランジ
スタQ6aが介挿されている。該MOSトランジスタQ6aのゲ
ートはMOSトランジスタQ1bとQ3bとの接続点に接続され
ている。そして、電流制限用MOSトランジスタQ5bとMOS
トランジスタQ7との間にｎチャンネルの電流制限用MOS
トランジスタQ6bが介挿されている。該電流制限用MOSト
ランジスタQ6bのゲートはMOSトランジスタQ1aとQ3aとの
接続点に接続されている。
尚、電流制限用MOSトランジスタQ6a及びQ6b以外の点
では、本差動アンプと第２図に示した差動アンプとは構
成が共通しており、その共通点については既に説明済で
あるので説明は省略する。次にMOSトランジスタQ1a〜Q6
aからなる差動増幅部の方を中心にして動作の説明をす
る。
では、本差動アンプと第２図に示した差動アンプとは構
成が共通しており、その共通点については既に説明済で
あるので説明は省略する。次にMOSトランジスタQ1a〜Q6
aからなる差動増幅部の方を中心にして動作の説明をす
る。
入力信号Ｄが中間電位［1/2（Vdd−Vss）に近い値の
ときは電流制限用MOSトランジスタQ5a及びQ6aは共に充
分に低インピーダンスで、差動増幅部に流れる電流は電
流制限用MOSトランジスタQ5a、Q6aによってほとんど制
限されない。従って、入力信号Ｄととの僅かな差を差
動増幅する動作を激しく行う。
ときは電流制限用MOSトランジスタQ5a及びQ6aは共に充
分に低インピーダンスで、差動増幅部に流れる電流は電
流制限用MOSトランジスタQ5a、Q6aによってほとんど制
限されない。従って、入力信号Ｄととの僅かな差を差
動増幅する動作を激しく行う。
次に、差動増幅が進んで差動増幅部の出力outが「ハ
イ」レベルになる場合の動作を説明する。この場合は入
力信号Ｄが「ハイ」、入力信号が「ロウ」であるの
で、MOSトランジスタQ3aのドレイン電位は下がる。それ
とは逆にMOSトランジスタQ4bのドレインの電位が上が
る。ここで、電流制限用MOSトランジスタQ5aのソース電
位について従来の場合と比較すると、本差動アンプの方
が従来の場合よりも電流制限用MOSトランジスタQ6aのオ
ン抵抗分だけ高電位になっており、従って、同様に電流
制限用MOSトランジスタQ5aのドレイン電位も高くなって
いる。従って、出力信号out（即ち、MOSトランジスタQ4
aとQ2aとの接続点の電位）がより「ハイ」レベルになり
易くなる。
イ」レベルになる場合の動作を説明する。この場合は入
力信号Ｄが「ハイ」、入力信号が「ロウ」であるの
で、MOSトランジスタQ3aのドレイン電位は下がる。それ
とは逆にMOSトランジスタQ4bのドレインの電位が上が
る。ここで、電流制限用MOSトランジスタQ5aのソース電
位について従来の場合と比較すると、本差動アンプの方
が従来の場合よりも電流制限用MOSトランジスタQ6aのオ
ン抵抗分だけ高電位になっており、従って、同様に電流
制限用MOSトランジスタQ5aのドレイン電位も高くなって
いる。従って、出力信号out（即ち、MOSトランジスタQ4
aとQ2aとの接続点の電位）がより「ハイ」レベルになり
易くなる。
前とは逆に、差動増幅部の出力信号outが「ロウ」に
なる場合の動作を説明する。
なる場合の動作を説明する。
この場合は入力信号Ｄが「ロウ」、入力信号が「ハ
イ」になった場合であり、MOSトランジスタQ3aがよりハ
イインピーダンスになり、これのソース電位が上がり、
それとは逆にMOSトランジスタQ3bのドレインの電位が下
がる。このときMOSトランジスタQ5aのソース電位はMOS
トランジスタQ6aがオフ傾向（ハイインピーダンス）な
ので出力信号が「ハイ」の場合よりも更に高くなってい
る。そして、MOSトランジスタQ3a、Q5a、Q6aを流れる電
流はMOSトランジスタQ1aとQ6aによって制限されている
ので、その電流について従来の場合と比較すると本差動
アンプの場合の方が小電流となる。従って、MOSトラン
ジスタQ3aのソース電位の上昇速度が従来よりも速くな
り、電流制限用MOSトランジスタQ5aのオン傾向がより速
く進行する。従って、差動増幅部の出力信号outの「ロ
ウ」になる動作も速くなる。
イ」になった場合であり、MOSトランジスタQ3aがよりハ
イインピーダンスになり、これのソース電位が上がり、
それとは逆にMOSトランジスタQ3bのドレインの電位が下
がる。このときMOSトランジスタQ5aのソース電位はMOS
トランジスタQ6aがオフ傾向（ハイインピーダンス）な
ので出力信号が「ハイ」の場合よりも更に高くなってい
る。そして、MOSトランジスタQ3a、Q5a、Q6aを流れる電
流はMOSトランジスタQ1aとQ6aによって制限されている
ので、その電流について従来の場合と比較すると本差動
アンプの場合の方が小電流となる。従って、MOSトラン
ジスタQ3aのソース電位の上昇速度が従来よりも速くな
り、電流制限用MOSトランジスタQ5aのオン傾向がより速
く進行する。従って、差動増幅部の出力信号outの「ロ
ウ」になる動作も速くなる。
以上のように、「ハイ」出力のときも「ロウ」出力の
ときも動作スピードを従来よりも速くすることができ
る。そして、「ハイ」出力のときはMOSトランジスタQ5a
が、「ロウ」出力のときはMOSトランジスタQ6aがオフ
（ハイインピーダンス）傾向になって電流制限をするの
で、低消費電力を図ることができ、センスアンプとして
理想的な中間電位入力時に最も電流が大きくなる特性が
得られる。
ときも動作スピードを従来よりも速くすることができ
る。そして、「ハイ」出力のときはMOSトランジスタQ5a
が、「ロウ」出力のときはMOSトランジスタQ6aがオフ
（ハイインピーダンス）傾向になって電流制限をするの
で、低消費電力を図ることができ、センスアンプとして
理想的な中間電位入力時に最も電流が大きくなる特性が
得られる。
しかして、動作スピードを速くしつつ低消費電力化を
図ることができる。
図ることができる。
（H.発明の効果） 以上に述べたように、本発明差動アンプは、ゲートと
ドレインが互いに接続された第１のMOSトランジスタと
該MOSトランジスタのゲートとドレインとの接続点にゲ
ートが接続された第２のMOSトランジスタからなるカレ
ントミラー回路と、該カレントミラー回路に接続されゲ
ートに相補入力信号を受ける一対の駆動MOSトランジス
タとからなる２個の差動増幅部を有し、各差動増幅部の
上記第２のMOSトランジスタのドレインが相補出力信号
の出力点となる差動アンプにおいて、一方の差動増幅部
に、該差動増幅部の上記ゲート・ドレイン接続点の信号
により制御されるMOSトランジスタと、他方の差動増幅
部の上記ゲート・ドレイン接続点の信号により制御され
るMOSトランジスタが直列に接続され、他方の差動増幅
部に、該差動増幅部の上記ゲート・ドレイン接続点の信
号により制御されるMOSトランジスタと、上記一方の差
動増幅部の上記ゲート・ドレイン接続点の信号により制
御されるMOSトランジスタが直列に接続されてなること
を特徴とするものである。
ドレインが互いに接続された第１のMOSトランジスタと
該MOSトランジスタのゲートとドレインとの接続点にゲ
ートが接続された第２のMOSトランジスタからなるカレ
ントミラー回路と、該カレントミラー回路に接続されゲ
ートに相補入力信号を受ける一対の駆動MOSトランジス
タとからなる２個の差動増幅部を有し、各差動増幅部の
上記第２のMOSトランジスタのドレインが相補出力信号
の出力点となる差動アンプにおいて、一方の差動増幅部
に、該差動増幅部の上記ゲート・ドレイン接続点の信号
により制御されるMOSトランジスタと、他方の差動増幅
部の上記ゲート・ドレイン接続点の信号により制御され
るMOSトランジスタが直列に接続され、他方の差動増幅
部に、該差動増幅部の上記ゲート・ドレイン接続点の信
号により制御されるMOSトランジスタと、上記一方の差
動増幅部の上記ゲート・ドレイン接続点の信号により制
御されるMOSトランジスタが直列に接続されてなること
を特徴とするものである。
従って、本発明差動アンプによれば、各差動増幅部は
それぞれ出力信号が「ハイ」になるときと「ロウ」にな
るときに各別の電流制限用MOSトランジスタによって電
流が制限されるので有効に低消費電力化することができ
る。そして、各電流制限用MOSトランジスタは低消費電
力化のために電流能力を制限する必要がないので、入力
信号が中間電位近傍のときの電流が電流制限用MOSトラ
ンジスタによって制限され、動作スピードが低下すると
いうことを回避することができる。
それぞれ出力信号が「ハイ」になるときと「ロウ」にな
るときに各別の電流制限用MOSトランジスタによって電
流が制限されるので有効に低消費電力化することができ
る。そして、各電流制限用MOSトランジスタは低消費電
力化のために電流能力を制限する必要がないので、入力
信号が中間電位近傍のときの電流が電流制限用MOSトラ
ンジスタによって制限され、動作スピードが低下すると
いうことを回避することができる。
しかして、高速性を低下させることなく消費電力を少
なくすることができるのである。
なくすることができるのである。
第１図は本発明差動アンプの一つの実施例を示す回路
図、第２図は差動アンプの従来例の一を示す回路図であ
る。 符号の説明 Q1a、Q1b……第１のMOSトランジスタ、 Q2a、Q2b……第２のMOSトランジスタ、 Q3a、Q4b……一対の駆動MOSトランジスタ、 Q3b、Q4b……一対の駆動MOSトランジスタ、 Q5a、Q5b、Q6a、Q6b……電流制限用MOSトランジスタ。
図、第２図は差動アンプの従来例の一を示す回路図であ
る。 符号の説明 Q1a、Q1b……第１のMOSトランジスタ、 Q2a、Q2b……第２のMOSトランジスタ、 Q3a、Q4b……一対の駆動MOSトランジスタ、 Q3b、Q4b……一対の駆動MOSトランジスタ、 Q5a、Q5b、Q6a、Q6b……電流制限用MOSトランジスタ。
Claims (1)
- 【請求項１】ゲートとドレインが互いに接続された第１
のMOSトランジスタと該MOSトランジスタのゲートとドレ
インとの接続点にゲートが接続された第２のMOSトラン
ジスタからなるカレントミラー回路と、該カレントミラ
ー回路に接続されゲートに相補入力信号を受ける一対の
駆動MOSトランジスタとからなる２個の差動増幅部を有
し、 上記各差動増幅部の上記第２のMOSトランジスタのドレ
インが相補出力信号の出力点となる 差動アンプにおいて、 一方の差動増幅部に、該差動増幅部の上記ゲート・ドレ
イン接続点の信号により制御されるMOSトランジスタ
と、他方の差動増幅部の上記ゲート・ドレイン接続点の
信号により制御されるMOSトランジスタが直列に接続さ
れ、 他方の差動増幅部に、該差動増幅部の上記ゲート・ドレ
イン接続点の信号により制御されるMOSトランジスタ
と、上記一方の差動増幅部の上記ゲート・ドレイン接続
点の信号により制御されるMOSトランジスタが直列に接
続され てなることを特徴とする差動アンプ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1119623A JP2808664B2 (ja) | 1989-05-12 | 1989-05-12 | 差動アンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1119623A JP2808664B2 (ja) | 1989-05-12 | 1989-05-12 | 差動アンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02297798A JPH02297798A (ja) | 1990-12-10 |
| JP2808664B2 true JP2808664B2 (ja) | 1998-10-08 |
Family
ID=14766025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1119623A Expired - Fee Related JP2808664B2 (ja) | 1989-05-12 | 1989-05-12 | 差動アンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808664B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105145B2 (ja) * | 1989-07-20 | 1995-11-13 | 株式会社東芝 | センス回路 |
| JPH06266596A (ja) | 1993-03-11 | 1994-09-22 | Hitachi Ltd | フラッシュメモリファイル記憶装置および情報処理装置 |
-
1989
- 1989-05-12 JP JP1119623A patent/JP2808664B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02297798A (ja) | 1990-12-10 |
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