KR890004773B1 - 입력회로 - Google Patents

입력회로 Download PDF

Info

Publication number
KR890004773B1
KR890004773B1 KR1019850001123A KR850001123A KR890004773B1 KR 890004773 B1 KR890004773 B1 KR 890004773B1 KR 1019850001123 A KR1019850001123 A KR 1019850001123A KR 850001123 A KR850001123 A KR 850001123A KR 890004773 B1 KR890004773 B1 KR 890004773B1
Authority
KR
South Korea
Prior art keywords
transistor
circuit
mos transistor
input
threshold voltage
Prior art date
Application number
KR1019850001123A
Other languages
English (en)
Other versions
KR850007172A (ko
Inventor
히로시 야스다
기요후미 오찌이
후지오 마스오까
Original Assignee
가부시끼가이샤 도오시바
시바 쇼오이찌
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도오시바, 시바 쇼오이찌 filed Critical 가부시끼가이샤 도오시바
Publication of KR850007172A publication Critical patent/KR850007172A/ko
Application granted granted Critical
Publication of KR890004773B1 publication Critical patent/KR890004773B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

내용 없음.

Description

입력회로
제1(a)도~제1(c)도는 종래의 입력회로도.
제2도는 제1도에 도시된 회로의 입출력특성도.
제3(a)도~제3(c)도는 히스테리시스특성을 가지고 있는 종래의 입력회로도.
제4도는 제3도에 도시된 회로의 입출력특성도.
제5도는 본 발명에 따른 일실시예의 회로도.
제6도는 본 발명에 따른 실시예의 회로도.
제7도는 상기 실시예의 입출력특성도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 부하 MOS 트랜지스터 121: I형 MOS 트랜지스터(제1MOS트랜지스터)
13 : 제2MOS 트랜지스터 14 : 제3MOS 트랜지스터
본 발명은 반도체 LSI(대규모 집적회로) 회로에 있어서, 여러가지 잡음에 대하여 안정된 동작을 보장하는 입력회로에 관한 것이다.
첨부도면 제1도에는 종래에는 입력회로가 도시되어 있는 바, 제1(a)도는 트랜지스터(1)(2)로 구성된 CMOS인버터어로서 도면의 미설명부호 3은 전원단자를 나타낸 것이다.
또한, 제1(b)도는 엔헨스멘트형(4 : enhancement type TR)와 디플리션형 트랜지스터(5 : defletion type TR)로 구성된 인버터이고, 제1(c)도는 트랜지스터(6~8)로 구성된 인버터로서, 제1(c)도의 회로는 분비시(
Figure kpo00002
=하이레벨)에 입력회로로의 관통전류통로를 막을수 있기 때문에 신호(
Figure kpo00003
)로써 게이트를 제어하는 트랜지스터(6)를 추가하여서 된 인버터이다.
상기 입력회로들의 입출력특성은 제2도에 도시한 바와 같다. 즉, 상기 입력회로들은 입력신호를 내부회로로 전달하는 동시에 TTL(Transistor-Transistor Logic)레벨로 된 입력신호의 전위를 MOS레벨의 전위로 변환시키는 기능을 가지고 있다.
통상 5V의 전원을 사용하는 경우에 TTL신호의 로우레벨은 0.8V이고 하이레벨은 2.0V정도이기 때문에, 이러한 전위를 MOS레벨의 하이, 로우전위로 효율 높게 변환시키기 위해서는 입력회로의 드레솔드전압(=VM)을 1.0V~1.5V정도의 낮은 전위이로 설정해둘 필요가 있다.
또한, 근래에는 LSI회로의 대규모화와 고집적화에 수반하여 여러가지 잡음에 대해서 안정된 도작을 실시할 수 있도록 하는 회로기술이 요구되고 있는데, 특히 입력신호(Vi)의 노이즈에 대하여 안정된 입력회로는 내부회로의 오동작을 막고 소비전류를 절감시키는등의 의미로서 다양하게 검토되고 있다.
제3도에는 슈미트 트리거회로를 응용하여서 된 입력회로가 도시되어 있는바, 제3(a)도는 트랜지스터(11~14)로 구성된 것이고, 제3(b)도는 트랜지스터(15~18)로 구성된 것이며, 제3(c)도는 트랜지스터(19~23)로 구성된 것이다.
상기 회로들은 제1(a)도~제1(c)도에 대응되는 것으로서, 그 입출력특성은 제4도에 도시한 바와같다.
즉, 입력신호(Vi)의 상승과 하강에 의하여 출력신호의 변화경로가 달라진다.
그 동작을 제3(a)도에 도시한 회로에 의거하여 설명하면 다음과 같다.
우선, 입력신호(Vi)가 하이레벨에서 로우레벨로 내려가는 경우, 최초출력(VA)은 로우레벨이기 때문애 트랜지스터(14)는 OFF되어 있으며, 입력신호(Vi)에 대한 출력(VA)의 응답은 트랜지스터(11~13)의 콘덕턴스비에 의해서 결정되는 인버터특성을 나타낸다. 따라서 입벽신호(Vi)가 인버터회로의 드레솔드전압(Vi)에 도달할 때 출력(VA)은 로우레벨에서 하이레벨로 천이된다.
상기한 것과는 반대로 입력신호(Vi)가 로우레벨로부터 하이레벨로 올라가는 경우, 최초출력(VA)은 하이레벨이기 때문에 트랜지스터(14)는 ON되어 있으며, VB점은 하이레벨로 되어 있다. 이 VB는 트랜지스터(12)의 소오스 전위이기 때문에 트랜지스터(12)의 드레솔드전압은 기판효과(基板效果)를 받아서 상승하고 있다.
따라서 입력신호(Vi)가 상승하더라도 트랜지스터(12)는 ON도지 않으며, 출력 (VA)는 하이레벨을 유지하게 된다.
한편, 입력신호(Vi)가 상승함과 함께 트랜지스터(13)는 ON되기 때문에 점차 VB의 전위는 내려간다.
VB전위가 하강함에 따라 트랜지스터(12)의 드레솔드전압도 내려가게 되고, 트랜지스터(12)의 게이트-소오스간 전압 Vi-VB가 트랜지스터(12)의 드레솔드전압을 넘을때 트랜지스터(12)는 ON되어 출력(VA)이 하강한다. 이러한 VA의 하강은 트랜지스터(14)의 전달콘덕턴스를 작게해서 VB를 낮추게 되고, 그것은 점차 출력(VA)을 하강시킨다. 이와같이 하여 정궤환이 걸리므로써 출력(VA)은 급격히 하강하게 된다. 이때의 입력신호(Vi)를 V2로 하면, 이 전압은 입력신호(Vi)가 하강할 경우의 회로드레솔드전압(V1)과는 달라지며, 이러한 입출력특성은 제4도와 같이 입력(Vi)의 상승시와 하강시에 각기 다른 경로를 거치게 되어서 히스테리시스특성을 가지게 되는 것이다.
상기한 히스테리시스특성을 가지는 입력회로는 히스테리시스폭 이하의 입력신호변화에 응답하지 않기 때문에, 입력신호변화에 응답하지 않기 때문에, 입력신호(Vi)에 실린 잡음에 대한 대책으로서 효과가 있다.
따라서 슈미트트리거회로를 사용한 입력회로는 잡음에 대하여 안정된 회로로서 대규모 고접적 LSI에 응용되고 있다.
TTL레벨로부터 MOS레벨로의 변환회로로 사용하기 위해서는 입력회로의 회로드레솔드전압(V1)(V2)이 제2도에 도시한 회로의 드레솔드전압1.0V~1.5V ; threshold 전압)과 같은 정도가 되지 않으면 안된다. 그러나 제3(a)도회로에 대한 상기 설명에서 분명한 바와같이, V2는 기판 효과가 걸린 트랜지스터(12)의 드레솔드전압 이상이 되며 그 값은 최소한 1.5V를 초과하게 된다. 특히 CMOS구조의 경우에는 NMOS의 기판농드가 진하기 때문에 기판 효과도 크고, 드레솔드전압은 다시 상승하게 된다.
따라서 슈미트 트리거리회로를 사용하는 입력회로로써 TTL레벨로부터 MOS레벨의 전위변환을 실시하기 위해서는 그 회로의 드레솔드전압을 내리는 방안이 모색되어야 한다.
본 발명은 전술한 문제점을 고려하여서 만들어진 것으로서, TTL레벨로부터 MOS레벨로의 변환이 가능한 동시에 시스테리시스 특성을 가지는 슈미트 트리거 회로로서의 입력회로를 제공하고자 함에 그 목적이 있는 것이다. 상기한 취지로 된 본 발명의 개략적인 요지는 다음과 같다.
회로드레솔드전압(V2)은 기판효가가 걸린 트랜지스터(12)의 드레솔드전압에 의해서 거의 결정되는 것이다.
본 발명에서는 트랜지스터(12)에 상응하는 것의 드레솔드 전압만 낮아지게 하고 회로드레솔드전압(V2)을 적당한 레벨로설정할 수 있게 하였다. 다른 방법으로는 트랜지스터(12)의 게이트 전압을 전원전압으로 하여 해당 트랜지스터(12)의 임피던스를 낮추므로써 드레솔드전압을 저하시켰다.
이로써 전술한 것과 동등한 효과를 얻게 된다. 이하 첨부도면을 참고로 하여 본 발명의 일실시예를 상세히 설명하면 다음과 같다.
제5도는 본 발명에 따른 일 실시예의 회로도로서, 이는 제3(a)도의 회로에 대응되는 경우이므로 대응되는 곳에는 동일한 부호를 기입하였다.
도시한 바와같이, 본 실시예에서는 입력신호(Vi)에 의해 게이트 전압이 제어되는 I(진성)형 트랜지스터(121)와 트랜지스터(13 : 엔헨스멘트형에 대해서는 특이한 형태로 부르지 아니함)를 직렬로 접속시키고, 트랜지스터(121)의 드레인단이 게이트에 접속되는 한편 전원전압이 드레인에 입력되는 트랜지스터(14)를 설치하며, 이트랜지스터(14)의 소오스를 트랜지스터(121)(13)의 접속점에 접속시키고, 트랜지스터(121)의 드레인단에 부하MOS트랜지스터(11)를 접속시켰다.
상기한 것처럼 하여서 제3(a)도의 트랜지스터(12)에 대응되는 트랜지스터(121)의 드레솔드전압을 저하시켰기 때문에 제7도에 도시한 것과 같이 입출력특성이 내려가게 되고, 이 입력회로의 회로드레솔드전압(V1)(V2)은 제2도에 도시한 회로드레솔드전압(VM; 1.0V~1.50V)과 같은 정도가 되므로, TTL레벨로부터 MOS레벨로의 변환회로로 이용할 수 있게된다.
통상적으로 MOS트랜지스터를 제조하는 경우에는 그 드레솔드전압을 적당한 값으로 설정하기 때문에 기판과 동일한 형의 불순물을 챈널부에 주입한다. 이러한 불순물주입을 하지 않으면 드레솔드전압이 낮은 트랜지스터를 구현할 수가 있다.
따라서, 불순물주입공정에서 트랜지스터(121)에만 불순물이 주입되지 않도록 마스크를 사용한다면, 새로운 공정을 추가시키지 않고서도 트랜지스터(121)만의 드레솔드전압을 낮게 설정할 수 있게 된다.
이상과 같이, 제5도의 회로에서는 드레솔드전압을 낮게한 트랜지스터(121)를 이용하므로써 슈미트 트리거회로의 회로드레솔드전압을 낮게 설정하고 있는바, 이 실시예는 종래의 경우와 동일한 공정으로 제조가능하게 된다.
제6도는 본 발명의 다른 실시예로서, 여기에서는 트랜지스터(12)의 게이트에 전원전압을 인가하여 임피던스를 낮추므로써 드레솔드전압을 실효적으로 낮추는 경우와 동등한 효과를 얻을 수 있도록 하였다.
이것은 회로적인 방법으로 회로드레솔드전압이 낮은 입력회로(슈미트 트리거회로)를 구현한 예이다.
본 발명은 상기 실시예에만 국한되는 것이 아니고 여러가지로 응용이 가능하다.
이를테면 제3(a)도에 대응되는 제5도의 구성뿐만 아니라, 제3(b)도, 제3(c)도에 대해서도 응용이 가능한 것이다.
이상에서 설명한 바와같이, 본 발명에 따르면 회로드레솔드전압을 트랜지스터의 드레솔드전압으로 제한하지 않는 채 임의의 값으로 설정할 수 있다.
또한 히스테리시스특성을 갖는 슈미트 트리거회로를 구현할 수 있으며, 이로써 TTL레벨로부터 MOS레벨로의 전압변환을 실시할 수 있고, 입력신호의 잡음에 응답하지 않으면서 안정된 동작을 실시하는 입력회로를 구현할 수 있다.

Claims (2)

  1. 동일한 신호에 의해서 게이트전압이 제어되는 제1, 제2MOS트랜지스터를 직렬로 접속시키고, 상기 제1MOS트랜지스터의 드레인단이 게이트에 접속되어 있으며 드레인에 전원전압이 입력되는 제3MOS트랜지스터를 출력측에 설치하며, 제3MOS트랜지스터의 소오스를 상기 제1, 제2MOS트랜지스터의 접속점에 접속시키는 한편, 제1MOS트랜지스터의 드레인단에 부하 MOS트랜지스터를 접속시켜서 된 입력회로에 있어서, 상기 제1MOS트랜지스터의 드레솔드전압을 제2, 제 3MOS트랜지스터의 드레솔드전압보다 낮게 설정한 것을 특징으로 하는 입력회로.
  2. 제1, 제2MOS트랜지스터를 직렬로 접속시키고, 상기 제1MOS트랜지스터의 드레인단이 게이트에 접속되어 있으며 드레인에 전원전압이 입력되는 제3MOS트랜지스터를 출력측에 설치하며, 제3MOS트랜지스터의 소오스를 상기 제1, 제2MOS트랜지스터의 접속점에 접속시키는 한편, 제1MOS트랜지스터의 드레인단에 부하 MOS트랜지스터를 접속시켜서 입력회로에 있어서, 상기 제1MOS트랜지스터의 게이트에 전원전압을 입력시키도록 되어 있는 것을 특징으로 하는 입력회로.
KR1019850001123A 1984-03-06 1985-02-22 입력회로 KR890004773B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP59042754A JPS60187122A (ja) 1984-03-06 1984-03-06 入力回路
JP59-42754 1984-03-06

Publications (2)

Publication Number Publication Date
KR850007172A KR850007172A (ko) 1985-10-30
KR890004773B1 true KR890004773B1 (ko) 1989-11-25

Family

ID=12644785

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019850001123A KR890004773B1 (ko) 1984-03-06 1985-02-22 입력회로

Country Status (2)

Country Link
JP (1) JPS60187122A (ko)
KR (1) KR890004773B1 (ko)

Also Published As

Publication number Publication date
JPS60187122A (ja) 1985-09-24
KR850007172A (ko) 1985-10-30

Similar Documents

Publication Publication Date Title
US4475050A (en) TTL To CMOS input buffer
KR940001251B1 (ko) 전압 제어회로
KR940003809B1 (ko) Ttl 대 cmos 입력 버퍼
KR920005358B1 (ko) 버퍼회로
KR940006965B1 (ko) 출력회로
JP2913095B2 (ja) 電気回路
KR100245360B1 (ko) 반도체 출력 회로
US4908528A (en) Input circuit having improved noise immunity
US20040090259A1 (en) CMOS level shifters using native devices
US20110006810A1 (en) Low-swing cmos input circuit
JPS62208657A (ja) 温度補償形ｎ−チヤンネル電界効果トランジスタ構造を有するｃｍｏｓ入力レベルシフト回路
US4410813A (en) High speed CMOS comparator circuit
US4642488A (en) CMOS input buffer accepting TTL level inputs
US6281731B1 (en) Control of hysteresis characteristic within a CMOS differential receiver
US4071784A (en) MOS input buffer with hysteresis
JP3492765B2 (ja) レベル変換回路
KR0137857B1 (ko) 반도체 장치
US4124808A (en) MOS on-chip voltage sense amplifier circuit
CN112803721A (zh) 一种电压转换器
US4596939A (en) Schmitt trigger input gate having delayed feedback for pulse width discrimination
KR100241201B1 (ko) 버스홀드회로
KR890004773B1 (ko) 입력회로
US5225721A (en) Signal translator for interconnecting CMOS and BiCMOS logic gates
ITMI991476A1 (it) Traslatore di tensione in particolare di tipo cmos
KR100196609B1 (ko) 반도체 집적 회로 장치

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20041101

Year of fee payment: 16

EXPY Expiration of term