JPS60187122A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPS60187122A JPS60187122A JP59042754A JP4275484A JPS60187122A JP S60187122 A JPS60187122 A JP S60187122A JP 59042754 A JP59042754 A JP 59042754A JP 4275484 A JP4275484 A JP 4275484A JP S60187122 A JPS60187122 A JP S60187122A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- mos
- input
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体ＬＳＩ （大規模集積回路） ｌｊ」１
路において柚々の雑音（ノイズ）に対し、て安定Ｆた動
作を保証できるようにし／仁入力回路に関ｊる。
路において柚々の雑音（ノイズ）に対し、て安定Ｆた動
作を保証できるようにし／仁入力回路に関ｊる。
１〜発明の技術的背景とその問題点〕
第１図に従来使用されている入力回路の例を示す。第１
図（ＩＬ）はトランジスタ１，２よりなるＣＭＯＳイン
バータで、３は電源端子である。第１図（ｂ） ハエン
ハンスメント型トランジスタ４、デプレッション型トラ
ンジスタ５よりなるＥ／Ｄインバータ、第１図（Ｃ）は
トランジスタ６〜８よりなシ、スタンドパイ時（ＣＥ＝
″Ｈｐｒ・・・Ｈ，レペル）において入力回路での貫通
電流経路を禁じるため、信号ＣＦでダート制御するトラ
ンジスタ６を追加したＣＭＯＳインバータである。
図（ＩＬ）はトランジスタ１，２よりなるＣＭＯＳイン
バータで、３は電源端子である。第１図（ｂ） ハエン
ハンスメント型トランジスタ４、デプレッション型トラ
ンジスタ５よりなるＥ／Ｄインバータ、第１図（Ｃ）は
トランジスタ６〜８よりなシ、スタンドパイ時（ＣＥ＝
″Ｈｐｒ・・・Ｈ，レペル）において入力回路での貫通
電流経路を禁じるため、信号ＣＦでダート制御するトラ
ンジスタ６を追加したＣＭＯＳインバータである。
これらの回路の入出力特性を第２図に示す。
この入力回路は、入力信号を内部回路へ伝達すると同時
にＴＴＬ （Ｔｒａｓｌｓｔｏｒ Ｔｒａｎｓｌａｔｏ
ｒ Ｌｏｇｉｎ）レベルの入力信号電位’１ＭＯｓレベ
ルの電位へ変換する機能を有している。通常５ｖｙｌ、
源で使用した場合、ＴＴＩ、信号のＬ″（低）レベルは
ｏ、 ８ Ｖ 、Ｉｔ ＨＩＩ ｔ、 ベルは２．０Ｖ
程度であるため、これらの電位を効率よ＜ＭＯＳレベル
のＨ”。
にＴＴＬ （Ｔｒａｓｌｓｔｏｒ Ｔｒａｎｓｌａｔｏ
ｒ Ｌｏｇｉｎ）レベルの入力信号電位’１ＭＯｓレベ
ルの電位へ変換する機能を有している。通常５ｖｙｌ、
源で使用した場合、ＴＴＩ、信号のＬ″（低）レベルは
ｏ、 ８ Ｖ 、Ｉｔ ＨＩＩ ｔ、 ベルは２．０Ｖ
程度であるため、これらの電位を効率よ＜ＭＯＳレベル
のＨ”。
” Ｌ ” ｔｌｆ、位に変換するためには、入力回路
の回路しきいイｉｌ′ｔ （＝ ＶＭ）を１．０Ｖ〜１
．５Ｖといった低い電位に設定しておく必要がある。
の回路しきいイｉｌ′ｔ （＝ ＶＭ）を１．０Ｖ〜１
．５Ｖといった低い電位に設定しておく必要がある。
また昨今のＬＳＩ回路の大規模化、高集積化に伴ない、
ｉｔ々のノイズに対して安定した動作をする回路技術が
要求されているが、特に入力信号Ｖｌのノーｆズに対し
て安定した入力回路は、内部回路の誤動作を防き゛、消
費電流を低減させるといった意味で種々検討されている
。
ｉｔ々のノイズに対して安定した動作をする回路技術が
要求されているが、特に入力信号Ｖｌのノーｆズに対し
て安定した入力回路は、内部回路の誤動作を防き゛、消
費電流を低減させるといった意味で種々検討されている
。
第３図にシュミツ） ５１ｖガ回路を応用し／ζ入力回
路を示す。第３図（、）はトランジスタ１１−１４よシ
なり、同図（ｂ）はトランジスタ１５・〜Ｉ８よυなシ
、同図（ｃ）はトランジスタＩＱ〜２３よｐなシ、と第
１、ら第３図（ａ）〜（ｃ）はそれぞれ第１図（ａ）〜
（ｃ）に苅応している。これらの回路の入出力特性を第
４図に示す。図示されるようにこの場合、入力信号ＶＩ
の立ち上がりと立ち下がりどで、出力信号の変化する経
路が異なる。この動作を第３図（ａ）の回路に従って説
明する。
路を示す。第３図（、）はトランジスタ１１−１４よシ
なり、同図（ｂ）はトランジスタ１５・〜Ｉ８よυなシ
、同図（ｃ）はトランジスタＩＱ〜２３よｐなシ、と第
１、ら第３図（ａ）〜（ｃ）はそれぞれ第１図（ａ）〜
（ｃ）に苅応している。これらの回路の入出力特性を第
４図に示す。図示されるようにこの場合、入力信号ＶＩ
の立ち上がりと立ち下がりどで、出力信号の変化する経
路が異なる。この動作を第３図（ａ）の回路に従って説
明する。
まず入力信号ｖ１がＨ１１がら°゛Ｉ７′”へ丁がる場
合、最初出力ＶＡは°Ｌ″であるためＩ・ランノスタ１
４はオフしてｊ−′−リ、入力Ｖｌに交ｌする出力■Ａ
の応答はトランジスタ１１〜１３のフンダクタンス比に
よって決まるインバータ’Ｉ’ｌ性台：示す。
合、最初出力ＶＡは°Ｌ″であるためＩ・ランノスタ１
４はオフしてｊ−′−リ、入力Ｖｌに交ｌする出力■Ａ
の応答はトランジスタ１１〜１３のフンダクタンス比に
よって決まるインバータ’Ｉ’ｌ性台：示す。
従って入力ＶＩがそのインバータの回路しきい（ＩＩ＋
Ｖ工に達した時に出力ＶＡは” Ｌ ”から“’ Ｈ”
−、、遷移する。
Ｖ工に達した時に出力ＶＡは” Ｌ ”から“’ Ｈ”
−、、遷移する。
逆に入力Ｖｌが“Ｌ ＩＴから”Ｈ”へ−ヒがる場合、
最初出力ｙＡｌ’ｔ″ＨｎであるためトランジスタＪ４
ｄ、オンしておシ、７８点はＨＩｊにある。とのｖＢは
トランジスタ１２のソース電位であるため、トランジス
タ１２のしきい値電圧は基板効果を受けて上昇している
。従って入力Ｖｉが上昇してもトランジスタ１２はオン
せず、出力ｖＡは’Ｈ”を保持しでいる。入力ＶＩの上
昇と共にトランジスタ１３ｆ才強くオンするため、次第
にＶｎの電位は下がってぐる。ｖＢの′電位の下降と共
にトランジスタ１２のしきい値電圧も下がってくる。ぞ
Ｌ−ｒ）ランラスタ１２０ケ９−ト、ソース間電圧Ｖ１
− ＶＢがｌ・ランゾスタ１２のしきい値′取出を１１
頁えｌコときトランジスタ１２はオンし、出力■８が一
１＝ １ｔ；“トＪる。このＶ、の１・＋＋ｔｐはトラ
ン ノスタ１４ノ伝・全コンダクタンスを小さくしてＶ
ｎ’に下げ、そ冶、は益々出力ＶＡを■゛降させる。こ
のようにボッチイブなフィードバックがかかり、出力ｖ
Ａは急１ｆｆｌ ＆ｃ： ’Ｆ降することになる。この
時の入力４Ｎ−号Ｖ１會Ｖ２とすると、この値は入力Ｖ
ｌが「降する場合の回路しきい値■、とは異なり、第３
図１に、入力ＶＩの上昇時と下降時とで異なった＃￥路
をたどシ、ヒステリシス特性を准することＩ／？−在る
。
最初出力ｙＡｌ’ｔ″ＨｎであるためトランジスタＪ４
ｄ、オンしておシ、７８点はＨＩｊにある。とのｖＢは
トランジスタ１２のソース電位であるため、トランジス
タ１２のしきい値電圧は基板効果を受けて上昇している
。従って入力Ｖｉが上昇してもトランジスタ１２はオン
せず、出力ｖＡは’Ｈ”を保持しでいる。入力ＶＩの上
昇と共にトランジスタ１３ｆ才強くオンするため、次第
にＶｎの電位は下がってぐる。ｖＢの′電位の下降と共
にトランジスタ１２のしきい値電圧も下がってくる。ぞ
Ｌ−ｒ）ランラスタ１２０ケ９−ト、ソース間電圧Ｖ１
− ＶＢがｌ・ランゾスタ１２のしきい値′取出を１１
頁えｌコときトランジスタ１２はオンし、出力■８が一
１＝ １ｔ；“トＪる。このＶ、の１・＋＋ｔｐはトラ
ン ノスタ１４ノ伝・全コンダクタンスを小さくしてＶ
ｎ’に下げ、そ冶、は益々出力ＶＡを■゛降させる。こ
のようにボッチイブなフィードバックがかかり、出力ｖ
Ａは急１ｆｆｌ ＆ｃ： ’Ｆ降することになる。この
時の入力４Ｎ−号Ｖ１會Ｖ２とすると、この値は入力Ｖ
ｌが「降する場合の回路しきい値■、とは異なり、第３
図１に、入力ＶＩの上昇時と下降時とで異なった＃￥路
をたどシ、ヒステリシス特性を准することＩ／？−在る
。
このようなヒスブリシス特性ヲ治゛する入力回路は、ヒ
ステリシス幅以下の入力信月の変化には応答しないため
、入力信号ｖ１にのった雑音に対する対策として効果が
ある。従ってシュミツトトリガ回路を用いた入力回路は
、鼾１音に対して安定した回路として大規模、高集積Ｌ
ＳＩ−ＬＬ５、用されようとしている。
ステリシス幅以下の入力信月の変化には応答しないため
、入力信号ｖ１にのった雑音に対する対策として効果が
ある。従ってシュミツトトリガ回路を用いた入力回路は
、鼾１音に対して安定した回路として大規模、高集積Ｌ
ＳＩ−ＬＬ５、用されようとしている。
と（Ｄ場合ＴＴＬレベルからＭＯＳレベルへの変換回路
として用いらｉするためにＶＪ１入力回路の回路しきい
値Ｖ、、Ｖ、が第２図に〉りる回路しきい値（１，０〜
１５■）と同程度でなけノ１ばならない。しかし第３図
（、）の回路動作の説明から明らかなように、■、は基
板効果のかかったトランジスタ１２のしきい値電圧以上
となり、この値は少くとも１．５ｖを超えてしまう。特
に０ＭＯ８構造の場合にはＮＭＯ８の基板ｏＩＷが鑓い
／ζめ、ることになる。従ってシーミツトトリガ回路を
用いた入力回路でＴＴＬレベルからＭＯＳレベルへの電
位の変換を行なうためには、この回路のしきい値を下げ
る工夫を施さねばならない。
として用いらｉするためにＶＪ１入力回路の回路しきい
値Ｖ、、Ｖ、が第２図に〉りる回路しきい値（１，０〜
１５■）と同程度でなけノ１ばならない。しかし第３図
（、）の回路動作の説明から明らかなように、■、は基
板効果のかかったトランジスタ１２のしきい値電圧以上
となり、この値は少くとも１．５ｖを超えてしまう。特
に０ＭＯ８構造の場合にはＮＭＯ８の基板ｏＩＷが鑓い
／ζめ、ることになる。従ってシーミツトトリガ回路を
用いた入力回路でＴＴＬレベルからＭＯＳレベルへの電
位の変換を行なうためには、この回路のしきい値を下げ
る工夫を施さねばならない。
本発明Ｑよ上記実情に鑑みてなされたもので、ＴＴＬレ
ベルかうＭＯＳレベルへの変換が可能でかつヒスプリシ
ス特性を有するシュミットトリガ回路としての入力回路
を提供しようとするものである。
ベルかうＭＯＳレベルへの変換が可能でかつヒスプリシ
ス特性を有するシュミットトリガ回路としての入力回路
を提供しようとするものである。
ｒｉｆ＋ ；７１Ｓの回路しきい値ｖ２は、基板効果の
かかったトランジスタＩ２のしきい値電圧によって略決
゛まる。そこで本発明では、トランジスタ１２に相当す
るもののしきい値電圧のみ低くすることにより、回路し
きい値Ｖ２を適当なレベルに設定することを可能とした
。また別の方法トシて、トランジスタ１２のダート電圧
を電源電圧とすることにより、ｉ亥トランジスタ１２の
インピーダンスを下げて上記しきい値電圧を下げた場合
と同等な効果が得られるようにしたものである。
かかったトランジスタＩ２のしきい値電圧によって略決
゛まる。そこで本発明では、トランジスタ１２に相当す
るもののしきい値電圧のみ低くすることにより、回路し
きい値Ｖ２を適当なレベルに設定することを可能とした
。また別の方法トシて、トランジスタ１２のダート電圧
を電源電圧とすることにより、ｉ亥トランジスタ１２の
インピーダンスを下げて上記しきい値電圧を下げた場合
と同等な効果が得られるようにしたものである。
以下図面を参照して本発明の一実施例を説明す°る。第
５図は同実施例であるが、これは第３図（ａ）のものと
対応させた場合の例であるから、対応個所には同一符号
を用いる。図示される如く入力信号Ｖｉによってり“゛
−ト電圧が制御されるＩ（真性）型トランジスタ１２１
、トランジスタ１３（エンハンスメント型についてＩｄ
−％ ニＢｑ式を云わない）を直列接続し、トランジス
タ１２１のドレイン端をダートに接続しかつ市、源電圧
をドレインに入力したトランジスタ１４″ｆ：設け、こ
のトランジスタ１４のソースをトランジスタ１２．．１
３の接続点に接続し、トランジスタ１２１０ドレイン端
に負荷ＭＯ８）ランゾスタ１１を接続したものである。
５図は同実施例であるが、これは第３図（ａ）のものと
対応させた場合の例であるから、対応個所には同一符号
を用いる。図示される如く入力信号Ｖｉによってり“゛
−ト電圧が制御されるＩ（真性）型トランジスタ１２１
、トランジスタ１３（エンハンスメント型についてＩｄ
−％ ニＢｑ式を云わない）を直列接続し、トランジス
タ１２１のドレイン端をダートに接続しかつ市、源電圧
をドレインに入力したトランジスタ１４″ｆ：設け、こ
のトランジスタ１４のソースをトランジスタ１２．．１
３の接続点に接続し、トランジスタ１２１０ドレイン端
に負荷ＭＯ８）ランゾスタ１１を接続したものである。
このように第３図（、）のトランジスタ１２に相当する
トランジスタ１２１のしきい値電圧を下けたため、第７
図に示す如く入出力特性が下がり、この入力回路の回路
しきい値Ｖ１ 、Ｖ、が第２図における回路しきい値Ｖ
Ｍ（ｉ、 ｏ〜１．５Ｖ）と同程度となり、ＴＴＬレベ
ルかうＭＯＳレベルへの変換回路として用いることがで
きるものである。
トランジスタ１２１のしきい値電圧を下けたため、第７
図に示す如く入出力特性が下がり、この入力回路の回路
しきい値Ｖ１ 、Ｖ、が第２図における回路しきい値Ｖ
Ｍ（ｉ、 ｏ〜１．５Ｖ）と同程度となり、ＴＴＬレベ
ルかうＭＯＳレベルへの変換回路として用いることがで
きるものである。
り市常ＮＭＯ８）ランジスタを製造する場合には、その
しきい値電圧を適当な値に設定するために、チャネル部
に基板と同一ノイズの不純物を注入する。との不純物注
入全行なわなければ、しきイ（＋＆、 ’ｔａ； 圧の
低いトランジスタを実現することができる。従って不純
物注入の工程で、トランジスタ１２．のみ不純物が注入
されないようなマスク’ｃ 、ｌＨいｈば、新たな１Ｌ
程を追加することなくトランジスタ１２、のみし２きい
値電１圧を低く設定できるものである。このように第５
図の回路例では、しへい値電１．（Ｅを低くしたトラン
ジスタ１２．金用いることによってンユミソトトリガ回
路の回路しきい値を低く設定しているが、従来と全く同
一の工程で製造することが可能で第６図は本発明の他の
実施例である。ここではトランジスタ１２のケ゛−トに
電源電圧を与えることにより、インピーダンスを下げ、
実効的にしきい値電圧を下げた場合と同等の効果が得ら
れるようにした。とれは回路的な−Ｌ夫のみで回路しき
い値電圧の低い入力回路（シっミツトトリが回路）を実
現した例である。
しきい値電圧を適当な値に設定するために、チャネル部
に基板と同一ノイズの不純物を注入する。との不純物注
入全行なわなければ、しきイ（＋＆、 ’ｔａ； 圧の
低いトランジスタを実現することができる。従って不純
物注入の工程で、トランジスタ１２．のみ不純物が注入
されないようなマスク’ｃ 、ｌＨいｈば、新たな１Ｌ
程を追加することなくトランジスタ１２、のみし２きい
値電１圧を低く設定できるものである。このように第５
図の回路例では、しへい値電１．（Ｅを低くしたトラン
ジスタ１２．金用いることによってンユミソトトリガ回
路の回路しきい値を低く設定しているが、従来と全く同
一の工程で製造することが可能で第６図は本発明の他の
実施例である。ここではトランジスタ１２のケ゛−トに
電源電圧を与えることにより、インピーダンスを下げ、
実効的にしきい値電圧を下げた場合と同等の効果が得ら
れるようにした。とれは回路的な−Ｌ夫のみで回路しき
い値電圧の低い入力回路（シっミツトトリが回路）を実
現した例である。
なお、本発明は実施例のみに限られることなく種々の応
用が可能である。例えば実施例では第３図（ａ）に対応
する第５図の場合を説明したが、第３図（ｂ） 、 （
ｅ）のものにも本発明ｆ、 Ｊｍ用できる。
用が可能である。例えば実施例では第３図（ａ）に対応
する第５図の場合を説明したが、第３図（ｂ） 、 （
ｅ）のものにも本発明ｆ、 Ｊｍ用できる。
以上説明した如く本発明によれば、回路１２へい値電圧
がトランジスタのしきい値′峙１用によって制限されず
任意の値に設定することが町ロヒて、かつヒステリシス
特性を有するシュミットトリガ回路を実現することがで
き、これによりＴＴＬレベルからＭＯＳレベルへの電圧
変換全行ない、かつ人力信号のノイズに応答せず安定し
た動作を行なう入力回路が提供できるものである。
がトランジスタのしきい値′峙１用によって制限されず
任意の値に設定することが町ロヒて、かつヒステリシス
特性を有するシュミットトリガ回路を実現することがで
き、これによりＴＴＬレベルからＭＯＳレベルへの電圧
変換全行ない、かつ人力信号のノイズに応答せず安定し
た動作を行なう入力回路が提供できるものである。
第１図（、）ないしくｃ）は従来の入力回路図、第２図
は同回路の入出力特性図、第３図（ａ）ないしくｃ）は
ヒスプリシスｌ特性を有する従来の入力回路図、第４図
は同回路の入出力特性図、第５図は本発明の一実施例の
回路図、第６図は本発明の他の実施例の回路１ヌ１、第
７図は上記実施例の入出力特性図である。 １ノ・・負荷ＭＯ８）ランジスタ、１２１・・・Ｉ型Ｍ
Ｏ８）ランソスタ（第１のＭＯＳ ）ランゾスタ）、１
３・・・第２のＭＯＳトランノスタ、１４・・・第３の
ＭＯＳ ＋−ランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第１図 （ａ） （ｂ） （ｃ） 第２図 第３図 第４図 ＶＩＶ２Ｖ＋ 第５ 第６ 第７
は同回路の入出力特性図、第３図（ａ）ないしくｃ）は
ヒスプリシスｌ特性を有する従来の入力回路図、第４図
は同回路の入出力特性図、第５図は本発明の一実施例の
回路図、第６図は本発明の他の実施例の回路１ヌ１、第
７図は上記実施例の入出力特性図である。 １ノ・・負荷ＭＯ８）ランジスタ、１２１・・・Ｉ型Ｍ
Ｏ８）ランソスタ（第１のＭＯＳ ）ランゾスタ）、１
３・・・第２のＭＯＳトランノスタ、１４・・・第３の
ＭＯＳ ＋−ランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第１図 （ａ） （ｂ） （ｃ） 第２図 第３図 第４図 ＶＩＶ２Ｖ＋ 第５ 第６ 第７
Claims (2)
- （１）同一の信号によってダート電圧が制御される第１
．第２のＭＯＳ ）ランジスタを直列接続し、前記第１
のＭＯＳトランジスタのドレイン端をケ゛−１−に接続
し電源電圧をドレインに入力した第３のＭＯＳ トラン
ジスタを設け、この第３のＭＯＳ ）ランジスタのソー
スを前記第１．第２のＭＯＳ ｌ−ランソスタの接続点
に接続し、前記ｆＡ １のＭＯＳトランジスタのドレイ
ン端に負荷ＭＯ８＋・ラン・ソスタを十夛糸光してなり
、＋１ｉｌｉｊ己第１のＭＯＳ ）ランゾスタのしきい
値電圧を前ｄ１１第２．第３のＭＯＳトランジスタのそ
ｆ＋より低く設定したことを特徴とする入力回路。 - （２）ｉ＠１．＠２のＭＯＳ トランジスタを直列接続
し、１ｌｔｌＲ己第１のＭＯＳ ）ランジスタのドレイ
ン端をケ゛−トに接続し電源電圧をドレインに入力した
第３のＭＯＳ ）ランジスタを設け、この第３のＭＯＳ
トランジスタのソースを前記ｍｌ、！’、２のＭＯＳ
）ランジスタの接続点に接続し、前記第１のＭＯＳ ）
ランジスタのドレイン端に負荷ＭＯＳトランジスタを接
続し、前記第１のＭＯＳ ）ランジスタのダートに電源
電圧層：入力【７たこと全４１徴とする入力回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59042754A JPS60187122A (ja) | 1984-03-06 | 1984-03-06 | 入力回路 |
| KR1019850001123A KR890004773B1 (ko) | 1984-03-06 | 1985-02-22 | 입력회로 |
| US06/708,508 US4687954A (en) | 1984-03-06 | 1985-03-05 | CMOS hysteresis circuit with enable switch or natural transistor |
| DE8585102529T DE3585239D1 (de) | 1984-03-06 | 1985-03-06 | Transistorschaltung fuer halbleitervorrichtung mit hysterese-verhalten und ihre herstellungsverfahren. |
| EP85102529A EP0154337B1 (en) | 1984-03-06 | 1985-03-06 | Transistor circuit for semiconductor device with hysteresis operation and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59042754A JPS60187122A (ja) | 1984-03-06 | 1984-03-06 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60187122A true JPS60187122A (ja) | 1985-09-24 |
Family
ID=12644785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59042754A Pending JPS60187122A (ja) | 1984-03-06 | 1984-03-06 | 入力回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS60187122A (ja) |
| KR (1) | KR890004773B1 (ja) |
-
1984
- 1984-03-06 JP JP59042754A patent/JPS60187122A/ja active Pending
-
1985
- 1985-02-22 KR KR1019850001123A patent/KR890004773B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR890004773B1 (ko) | 1989-11-25 |
| KR850007172A (ko) | 1985-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1316871A2 (en) | Reduced potential generation circuit operable at low power-supply potential | |
| JP3002555B2 (ja) | 信号処理装置 | |
| JPH08321763A (ja) | 電力制御機能を有する論理回路 | |
| TW200541206A (en) | Low voltage differential amplifier circuit for wide voltage range operation | |
| JP3217818U (ja) | チップ回路用の超低圧二段リング型電圧制御発振器 | |
| JPS60187122A (ja) | 入力回路 | |
| JPS6021605A (ja) | 正帰還を利用するｃｍｏｓ高利得増幅器 | |
| JP2621140B2 (ja) | センスアンプ回路 | |
| JPH1127137A (ja) | 半導体集積回路 | |
| JPH0257721B2 (ja) | ||
| JP2000196436A (ja) | 半導体集積回路装置の入出力回路 | |
| JPH0344692B2 (ja) | ||
| CN106547300B (zh) | 一种低功耗低温度系数的电压基准源电路 | |
| JPH05327465A (ja) | 半導体集積回路 | |
| JPH04154207A (ja) | シュミットトリガー回路 | |
| JPH04280512A (ja) | 半導体集積回路装置 | |
| JPS6331123B2 (ja) | ||
| JPH02195718A (ja) | 半導体集積回路装置の入力回路 | |
| JPS63161719A (ja) | ラツチ回路 | |
| JPS5939122A (ja) | スイツチ回路 | |
| JPH06282991A (ja) | センスアンプ回路 | |
| JPH04237214A (ja) | クロックドインバータ | |
| JPH0563464A (ja) | 演算増幅器回路 | |
| JPH02186716A (ja) | 出力回路 | |
| JPH05315938A (ja) | ノイズマージン入力回路装置 |