KR100245360B1 - 반도체 출력 회로 - Google Patents

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이쿠에 야마모토
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니시무로 타이죠
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Abstract

특별한 공정 기술없이도, 고속으로 고구동력을 갖는 고/저 레벨 동시 대응 반도체 출력 회로를 제공한다.
외부 회로에 의해 고레벨 전압을 인가할 수 있는 출력 패드와 저레벨 전원 사이에 접속되어 프리버퍼의 출력에 따라 온/오프 동작하는 풀업용 트랜지스터를 갖는 출력단을 구비한다. 이 회로에 있어서, 상기 프리버퍼를 접지레벨에서 고레벨 범위의 전압을 출력하는 구성으로 하고, 상기 출력단은 게이트 전극에 상기 프리버퍼의 출력이 인가되어 상기 풀업용 트랜지스터로서 기능하는 풀업용 N채널 MOS형 트랜지스터와, 저레벨 전원과 상기 풀업용 N채널 MOS형 트랜지스터와의 사이에 접속되어 출력 패드에 고레벨의 전압이 인가된 때, 저레벨 전원으로서의 전류의 역류를 차단하는 역류 방지 회로를 구비한다.

Description

반도체 출력 회로
본 발명은 다른 2종류 이상의 신호 전압 레벨을 가지는 LSI 등에 있어서, 다른 전압 레벨간의 인터페이스를 가능하게 하는 반도체 출력 회로에 관한 것이다.
최근, LSI의 저전압화가 진행되고 있고, 장래에도 이러한 경향은 계속될거라고 생각되지만, 이 저전압화의 과도기에서는 이종(異種) 전압을 가지는 LSI의 혼재(混在)는 피할 수 없기 때문에, 여기에 다른 레벨간의 인터페이스를 필요로 한다. 최근, 특히 5V 전원에서 3V 전원으로의 이행이 행해지고 있고, 그 브릿지 역할로서 5V/3V 인터페이스 기술이 여러 가지 검토되고 있다.
도 10은 종래의 반도체 출력 회로(제 1의 종래 회로)의 구성을 도시한 회로도이다.
이 반도체 출력 회로는 입력 신호 IN을 반전 구동하는 프리버퍼(201)를 가지며, 그 출력측의 노드(N201)가 P채널 MOS 트랜지스터(이하, P-MOS라함)(202)의 게이트에 접속되어 있다. P-MOS(202)는 소스 및 기판을 VCC 전원(3V:저레벨 전원)에, 드레인을 노드(N202)에 접속하고, 3V(저레벨)를 노드(N202)에 출력하는 풀업 회로를 구성하고 있다.
또한, 노드(N202)와 출력 패드(204)간에는 N채널 MOS 트랜지스터(이하, N-MOS라고 함)(203)가 접속되어 있다. 이 N-MOS(203)는 게이트를 VCC 전원에, 드레인(또는 소스)을 노드(N202)에 소스(또는 드레인)를 출력 패드(204)에 각각 접속함과 동시에, 기판을 접지에 접속한 공핍형(D-type)의 N-MOS이고, 출력 패드(204)에 접속된 버스 라인(210)에 인가되는 5V(고레벨) 공차(5V 대응) 동작을 가능하게 한다.
상기 구성의 반도체 출력 회로(5V 공차 3V 출력)의 동작을 설명한다.
우선, 출력 패드(204)가 저레벨(3V)에 있는 경우를 생각한다. 프리버퍼(201)에 ＆quot;1＆quot; 레벨의 입력 신호(IN)가 입력해 노드(N201)가 OV의 전위로 되는 풀업시에서는, P-MOS(202)가 온 상태로 되어 노드(N202)에는 3V의 전위가, 그리고, N-MOS를 통해 노드(N202)에는 3V의 전위가 전달되고, 이어서 N-MOS(203)를 통해 노드(N202)의 전위가 출력 패드(204)에 전달된다.
이때, 통상 N-MOS(203)의 게이트 전위(3V)로부터 소자 임계치 Vth분 만큼 전위가 내려간다. 즉, 출력 패드(204)의 전위 3V에서 소자 임계치 Vth를 뺀(3V-Vth)치로 되는 것이 일반적이지만, N-MOS(203)는 Vth가 「0」(제로)인 공핍형의 트랜지스터이므로, 이 저하를 방지하도록 동작한다.
또한, 출력 패드(204)가 버스라인(210)을 거쳐 외부로부터 5V(고레벨)로 올려진 경우에는, 공핍형인 N-MOS(203)의 게이트 전압으로서 역바이어스가 인가되기 때문에, 이 N-MOS(203)는 차단된다. 이 N-MOS(203)의 동작에 의해, 노드(N202)는 N-MOS(203)의 게이트 전압과 같은 3V(저레벨)까지만 올라간다. 따라서, 출력 패드(204)를 거쳐 5V(고레벨) 버스라인(210)에서 3V(저레벨) 전원으로 전류가 역류하지 않는다.
도 11은 특허 공개 공고 7-86910 호 공보에 개시된 종래의 반도체 출력 회로(제 2의 종래 회로)의 구성을 도시하는 회로도이다.
이 반도체 출력 회로에서는, 데이터 in 입력용 입력 단자(221)와, 출력인에 이블 신호 en(바아) 입력용 입력단자(222)를 가지고 있다. 더욱이, 입력 단자(221,222)를 거쳐 각각 입력된 데이터 in과 출력인 에이블 신호 en(바아)과의 논리합을 취하는 OR 게이트(223)와, 인버터(224)에 의한 출력 인에이블 신호 en(바아)의 반전 신호와 상기 데이터 in과의 논리곱을 취하는 AND 게이트(225)를 구비하고 있다.
한편, 출력단은 VCC(3.3V) 전원과 접지와의 사이에 P-MOS(226), P-MOS(227), N-MOS(228) 및 N-MOS(229)가 직렬접속되고, 그중 P-MOS(227)와 N-MOS(228)의 접속점이 출력단자(230)에 접속되어 있다. 풀업용 P-MOS(226)와 풀다운용 N-MOS(229)의 게이트에는, 각각 상기 OR게이트(223) 및 AND 게이트(225)의 출력이 공급되도록 되어 있고, N-MOS(228)의 게이트는 VCC 전원에 접속되고, P-MOS(227)의 게이트는 노드(N210)에 접속되어 있다.
또한, 상기 노드(N210)와 접지간에는 N-MOS(231,232)가 직렬접속되고, 그중 N-MOS(231)의 게이트는 VCC 전원에 접속되며, N-MOS(232)의 게이트는 상기 인버터(224)의 출력측에 접속되어 있다. 또한, 노드(N210)와 출력단자(230)간에는 게이트가 VCC 전원에 접속된 P-MOS(233)가 접속되어 있다.
또한, P-MOS(226)의 기판은 소스와 함께 VCC 전원에 접속되고, N-MOS(228,229,231,232)의 각 기판은 접지에 접속되며, P-MOS(227,233)의 기판은 출력단자(230)에 접속되어 있다. 그리고, 출력신호 OUT을 출력하는 출력단자(230)에는 외부의 버스라인(241)이 접속되어 있다.
상기 구성의 반도체 출력회로에 의하면, ＆quot;0＆quot;로 설정된 출력 인에이블 신호 en(바아)가 단자(222)에 인가되는 출력 인에이블 상태에 있어서, 입력 단자(221)에 ＆quot;O＆quot; 레벨의 데이터 in이 입력되는 경우에는, 출력단자(230)의 레벨이 ＆quot;1＆quot;로 되고, ＆quot;1＆quot; 레벨인 때는 ＆quot;0＆quot;레벨로 되도록 인버터 동작을 행한다.
그리고, 버스라인(241)이 구동되지 않는 출력 디스에이블 상태에서는, 출력 인에이블 신호 en(바아)이 ＆quot;1＆quot;레벨로 설정된다. 이때, P-MOS(226), N-MOS(229) 및 N-MOS(232)는 전부 오프상태로 되고, 출력단자(230)는 하이 임피던스 상태로 된다.
이 상태에 있어서, 버스라인(231)이 전원전압 3.3V 보다도 높은 전압(예를들면 5V)으로 되면, P-MOS(233)가 온 상태로 되기 때문에 노드(N210)는 출력단자(230)와 같은 전위로 된다. 이에 의해, P-MOS(227)는 완전히 오프상태로 되기 때문에 출력단자(230)와 VCC 전원간의 전류경로가 단절된다. 이와 같이하여, 출력단자(230)를 거쳐 버스라인(241)에서 VCC전원(저레벨)으로 전류가 역류하는 것을 방지한다.
도 12는 특허 공개 공고 제 64-72618 호 공보에 개시된 종래의 반도체 출력회로(제 3의 종래회로)의 구성을 도시하는 회로도이다.
이 반도체 출력회로는 데이터 in 입력용 입력단자(251)와, 츨력인에이블 신호 en 입력용 입력단자(252)를 가지고 있다. 더욱이, 입력단자(251,252)를 거쳐 각각 입력된 데이터 in과 출력 인에이블 신호 en 과의 부정논리곱을 취하는 NAND 게이트(253)와, 인버터(254)에 의한 출력인에이블 신호 en의 반전신호와 상기 데이터 in과의 부정논리합을 취하는 NOR 게이트(255)를 구비하고 있다.
또한, 출력인에이블 신호 en는 입력단자(252)를 거쳐 N-MOS(256)(입력트랜지스터)의 게이트에 인가되도록 되며, 이 N-MOS(256)(입력 트랜지스터)는 N-MOS(257)를 거쳐 노드(N250)와 접지 사이에 접속되어 있다.
한편, 출력단은 VCC전원(3.3V)과 접지와의 사이에 P-MOS(258)(스위칭·트랜지스터), P-MOS(259)(풀업·트랜지스터), N-MOS(260)(버스트랜지스터) 및 N-MOS(261)(풀다운·트랜지스터)가 직렬접속되어 있다.
또한, P-MOS(258)의 게이트에는 상기 노드(N250)가 접속되며, P-MOS(259) 및 N-MOS(261)의 게이트에는 각각 상기 NAND 게이트(253) 및 NOR 게이트(255)의 출력이 공급되도록 되어 있다. 또한, N-MOS(260)의 게이트는 VCC 전원에 접속되어 있다.
또한, 상기 노드(N250)는 게이트가 입력 단자(252)에 접속된 P-MOS(262)(제어 트랜지스터)를 거쳐, 상기 P-MOS(258)와 P-MOS(259)의 접속점에 접속되고, P-MOS(259)와 N-MOS(260)의 접속점이 출력 단자(263)에 접속되어 있다.
또한, 출력 단자(263)는 P-MOS(264)(N-웰·바이어스·트랜지스터)의 게이트에 접속되며, 그 소스에는 VCC 전원이, 그 드레인 및 기판에는 상기 P-MOS(258), P-MOS(259) 및 P-MOS(262)의 기판과 함께 N형 웰 영역(270)이 접속되어 있다. 그리고, 출력 단자(263)에는 외부 회로(280)가 접속 가능하게 되어 있다.
상기 구성이 반도체 출력 회로에 의하면, 출력 인에이블시 (신호 en = ＆quot;1＆quot; 레벨)에 있어서, 데이터 입력 단자(251)에 3.3V의 입력 데이터 in 이 인가되면, 출력 단자(263)의 전압이 높아져 제 1 출력 상태를 나타내며, 데이터 입력 단자(251)에 0 V 의 입력 데이터 in 이 인가되면, 출력 단자(263)의 전압이 낮아져 제 2 의 출력 상태를 나타낸다.
그리고, 외부 단자(280)를 출력 단자(263)에 접속할 때에는, 출력 인에이블 신호 en 을 ＆quot;0＆quot; 레벨로 하여 출력 단자(263)를 하이 임피던스 상태로 한다.
이 상태에 있어서, 외부 회로(280)로부터 3.3V를 초과하는 5.5 V 까지의 높은 전압(예를 들면 4V)이 출력 단자(263)에 인가되면, P-MOS(259)이 온되기 때문에 게이트에 0 V 가 인가된 P-MOS(262)도 온된다. 그 결과, 출력 단자(263)상의 높은 전압이 노드(N250)에도 공급되기 때문에 P-MOS(258)이 오프되어, 전류가 VCC 전원으로 역류하는 것을 방지하고 있다.
그러나, 상기 종래의 반도체 출력 회로에서는 다음과 같은 문제가 있었다. 우선, 상기 제 1 의 종래 회로에서는 3V(저레벨)를 풀로 출력하기 위해 공핍형인 N-MOS(203)를 이용하고 있기 때문에, 증가형에 비해 이온 주입 공정이 증가해 제조 공정이 복잡하게 되고, 비용이 많이 든다. 또한, N-MOS(203)에서 3V 빠듯하게 출력을 행하지만, 이 3V 근방의 N-MOS 구동력은 극히 낮고, 그 때문에 ＆quot;1＆quot; 레벨의 출력 전류를 충분히 취하는 것이 곤란하다.
상기 제 2 의 종래 회로에서는 역류 방지용 P-MOS(227)의 기판이 출력 패드(230)에 접속되어 있다. 그 때문에, P-MOS(226,227)가 온 되는 풀업시에는 P-MOS(227)의 개략 단면 구조를 도시하는 도 13에서 D1 으로 나타내도록, P형 영역(227a)(소스)과 N형 웰 영역(227b)(기판)이 PN 다이오드의 순방향 바이어스 상태로 되고, P형 영역(227a)과 N형 웰 영역(22b)과 P형 영역(227c)에 의해 바이폴라 동작을 일으키게 된다. 그 결과, VCC 전원으로부터 P형 영역(227a), N형 웰 영역(227b) 및 P형 영역(227c)을 거쳐 접지로 과전류가 흘러 소자를 파괴하는(레치업) 등의 우려가 있었다.
제 3 의 종래 회로에서는 출력 단자(263)에 접속된 폴업용 P-MOS(259)의 게이트는 출력 단자(263)에 3.3V를 초과하는 높은 전압이 인가되고 있는 때라도, 0 V 로 바이어스 될 가능성이 있다. 그 때문에, P-MOS(259)에 고내압 공정(게이트 산화막을 두껍게 하는 등)이 요구된다고 하는 문제가 있다.
본 발명은 상술된 바와 같은 종래의 문제점을 해결하기 위해 이루어진 것으로, 그 목적은 특별한 공정 기술을 필요로 하지 않고, 고속으로 고구동력을 갖는 고/저레벨 동시 대응 반도체 출력 회로를 제공하는 것이다. 또 그 외의 목적은, 레치업 등이 없는 정확한 동작을 행할 수 있으며, 특별한 공정 기술을 필요로 하지 않으며, 고속으로 고구동력을 갖는 고/저레벨 동시 대응 반도체 출력 회로를 제공하는 것이다. 기타의 목적은 특별한 공정 기술을 필요로 하지 않으며, 회로 전체를 저레벨용 디바이스로 구성할 수 있으며, 고속으로 고구동력을 갖는 고/저레벨 동시 대응 반도체 출력 회로를 제공하는 것이다.
도 1은 본 발명의 제 1 실시 형태에 따른 반도체 출력 회로의 구성도.
도 2는 도 1에 도시한 반도체 출력 회로의 구체적 구성을 도시한 회로도.
도 3은 본발명의 제 2 실시 형태에 따른 반도체 출력 회로의 구성도.
도 4는 도 2에 도시한 반도체 출력 회로의 구체적 구성을 도시한 회로도.
도 5는 도 4에 도시한 출력 전위 전달 회로(24)의 다른 구성예를 도시한 회로도.
도 6은 도 4에 도시한 반도체 출력 회로의 변형예를 도시한 회로도.
도 7은 본 발명의 제 3 실시 형태에 따른 반도체 출력 회로의 구성도.
도 8은 도 7에 도시한 반도체 출력 회로의 구체적 구성을 도시한 회로도.
도 9는 5V 공차의 개념도.
도 10은 종래의 반도체 출력 회로(제 1의 종래 회로)의 구성을 도시하는 회로도.
도 11은 종래의 반도체 출력 회로(제 2의 종래 회로)의 구성을 도시하는 회로도.
도 12는 종래의 반도체 출력 회로(제 3의 종래 회로)의 구성을 도시하는 회로도.
도 13은 도 11에 도시된 P-MOS(227)의 개략 단면 구조도.
＆lt;도면의 주요부분에 대한 부호의 설명＆gt;
1,21,51 : 프리버퍼
2 : 역류 방지 회로
3 : 풀업용 N채널 MOS형 트랜지스터
4,26,52 : 출력 패드
22,53 : 풀업용 P채널 MOS형 트랜지스터
23 : 제 1 전위 전달 회로(P-MOS)
24 : 출력 전위 전달 회로(제 2 전위 전달 회로)
25,55 : 스위치드·프로팅·N웰 회로
41 : 제 1 프리버퍼
42 : 제 2 프리버퍼
41a : 제 1 P채널 MOS형 트랜지스터
41b : 제 1 N채널 MOS형 트랜지스터
41c : 제 2 N채널 MOS형 트랜지스터
42a : 제 2 P채널 MOS형 트랜지스터
42b : 제 3 N채널 MOS형 트랜지스터
54 : 역류 방지용 P채널 MOS형 트랜지스터
56 : 출력 전위 전달 회로
상기 목적을 달성하기 위해, 제 1 발명의 특징은 입력 전압을 증폭하는 프리버퍼와, 외부 회로에 의해 고레벨의 전압을 인가할 수 있는 출력 패드와 상기 고레벨보다도 낮은 레벨의 저레벨 전원과의 사이에 접속되어 상기 프리버퍼의 출력에 따라 온/오프 동작하는 풀업용 트랜지스터를 갖는 출력단을 구비한 반도체 출력 회로에 있어서, 상기 프리버퍼를 접지 레벨에서 상기 고레벨 범위의 전압을 출력하는 구성으로 하고, 상기 출력단은 제 1 전극이 상기 출력 패드에 직접 접속되며, 게이트 전극에 상기 프리버퍼의 출력이 인가되어 상기 풀업용 트랜지스터로서 기능을 하는 풀업용 N채널 MOS형 트랜지스터와, 상기 저레벨 전원과 상기 풀업용 N채널 MOS형 트랜지스터의 제 2 전극과의 사이에 접속되며, 상기 출력 패드에 상기 고레벨의 전압이 인가될 때 상기 저레벨 전원으로의 전류의 역류를 차단하는 역류 방지 회로를 구비한 것에 있다.
제 1 의 발명에 의하면, 입력 전압에 따라 저레벨의 전압을 출력 패드에 출력하는 한편, 출력 패드에 고레벨의 전압이 인가되어도 역류 방지 회로가 저레벨 전원으로의 전류의 역류를 차단함으로써, 전혀 지장을 주지 않는다. 더욱이, 풀업시에는 풀업용 N채널 MOS형 트랜지스터의 게이트 전극에는 프리버퍼로부터의 고레벨의 전압이 인가되므로, 종래 회로보다도 상당히 큰 전류를 공급할 수 있다.
제 2 발명의 특징은 상기 제 1 의 발명에 있어서, 상기 역류 방지 회로는 상기 저레벨 전원과 상기 풀업용 N채널 MOS형 트랜지스터의 제 2 전극에 각각 제 1 및 제 2 전극이 접속된 P채널 MOS형 트랜지스터와, 상기 P채널 MOS형 트랜지스터의 게이트 전극과 접지와의 사이에 접속된 풀다운 회로와, 게이트 전극과 제 1 전극이 상기 출력 패드에 접속되어 제 2 전극이 상기 P채널 MOS형 트랜지스터의 게이트 전극에 접속된 N채널 MOS형 트랜지스터로 구성한 것에 있다.
제 2 의 발명에 의하면, 역류 방지 회로를 간단한 구성으로 할 수 있으며, 또한 래치업 등의 지장도 없이 정확히 동작시킬 수 있다.
제 3 의 발명의 특징은 외부 회로에 의해 고레벨의 전압을 인가할 수 있는 출력 패드와 상기 고레벨보다도 낮은 저레벨의 전압원인 저레벨 전원과의 사이에 접속되어 입력 전압에 따라 온/오프 동작하는 풀업용 P채널 MOS형 트랜지스터를 갖는 반도체 출력 회로에 있어서, 상기 출력 패드의 전위가 소정의 레벨보다 높아진 때에, 이 전위를 상기 풀업용 P채널 MOS형 트랜지스터의 게이트 전극에 전달하는 제 1 의 전위 전달 회로와, 적어도 상기 풀업용 P채널 MOS형 트랜지스터의 기판을, 상기 출력 패드의 전위가 상기 저레벨보다도 낮아진 때에 이 저레벨로 바이어스하고, 이 출력 패드의 전위가 상기 저레벨보다도 높아진 때에 플로팅 상태로 하는 스위치드·플로팅·N웰 회로를 구비한 것에 있다.
제 3 의 발명에 의하면, 입력 전압에 따라 저레벨의 전압을 출력 패드에 출력하는 한편, 출력 패드의 전위가 소정의 레벨보다 높아진 때는 제 1 전위 전달 회로에 의해 그 전위가 풀업용 P채널 MOS형 트랜지스터의 게이트 전극에 전달되고, 이 풀업용 P채널 MOS형 트랜지스터가 오프된다. 이것에 의해, 출력 패드로부터 풀업용 P채널 MOS형 트랜지스터를 거쳐 저레벨 전원으로 전류가 역류하지 않는다. 이와 동시에, 출력 패드의 전위가 소정의 레벨보다 높아진 경우는 스위치드·플로팅·N웰 회로가 적어도 풀업용 P채널 MOS형 트랜지스터의 기판을 플로팅 상태로 함으로써, 적어도 이 트랜지스터의 기판으로부터 저레벨 전원으로의 전류 역류도 방지할 수 있다. 그리고, 회로 전체를 저레벨의 단일 전압으로 동작시키는 것도 가능하다.
제 4 발명의 특징은, 상기 제 3 의 발명에 있어서 제 1 신호에 따라 동작이 인에이블 상태 또는 디스에이블 상태로 되고, 인에이블 상태인 때에는 접지 레벨에서 상기 저레벨의 범위의 전압을 상기 풀업용 P채널 MOS형 트랜지스터의 게이트 전극으로 출력하는 프리버퍼와, 상기 출력 패드의 전위가 상기 소정의 레벨보다 높아진 때에 상기 프리버퍼를 디스에이블 상태로, 상기 출력 패드의 전위가 상기 소정의 레벨보다도 낮은 때에는 상기 프리버퍼를 인에이블 상태로 하도록 상기 제 1 신호를 출력하는 제 2 전위 전달 회로를 구비한 것에 있다.
제 4 의 발명에 의하면, 출력 패드의 전위가 소정의 레벨보다 높아진 때는 제 2 전위 전달 회로에서의 제 1 신호에 의해 프리버퍼가 디스에이블 상태로 된다. 이에 의해, 출력 패드의 전위가 소정의 레벨보다 높아진 때에 제 1 전위 전달 회로에 의해 그 전위가 풀업용 P채널 MOS형 트래지스터의 게이트 전극측에 전달되어도, 이 게이트 전극측으로부터 프리버퍼로 전류가 역류하는 것을 방지할 수 있다.
제 5 발명의 특징은, 상기 제 3 의 발명에 있어서, 상기 저레벨 전원과 출력 노드와의 사이에 접속되어 입력 전압에 의해 온/오프 동작하는 제 1 P채널 MOS형 트랜지스터와, 상기 출력 노드와 접지와의 사이에 접속되어, 상기 입력 전압에 의해 상기 제 1 P채널 MOS형 트랜지스터에 대해 상보적으로 온/오프 동작하는 제 1 N채널 MOS형 트랜지스터와, 상기 출력 노드와 접지와의 사이에 상기 제 1 N채널 MOS형 트랜지스터와 직렬 접속되고, 제 1 신호에 따라 오프하는 제 2 N채널 MOS형 트랜지스터를 갖는 제 1 프리버퍼와, 제 1 전극이 상기 출력 노드에 접속됨과 동시에 제 2 전극 및 게이트 전극이 상기 풀업용 P채널 MOS형 트랜지스터의 게이트 전극에 접속된 제 2 P채널 MOS형 트랜지스터와, 제 1 및 제 2 전극이 상기 풀업용 P채널 MOS형 트랜지스터의 게이트 전극 및 상기 출력 노드에 각각 접속됨과 동시에 게이트 전극이 상기 저레벨 전원에 접속된 제 3 N형채널 MOS형 트랜지스터를 갖는 제 2 프리버퍼와, 상기 출력 패드의 전위가 상기 소정의 레벨보다 높을 경우 상기 제 1 신호를 출력하는 제 2 전위 전달 회로를 구비한 것에 있다.
본 제 5 의 발명에 의하면, 출력 패드의 전위가 소정 레벨보다 높은 경우에는 제 2 전위 전달 회로로부터 제 1 신호가 출력되고, 제 1 프리버퍼의 제 2 N형 채널 MOS형 트랜지스터가 오프된다. 이에 의해, 출력 패드의 전위가 소정 레벨보다 높은 경우에 제 1 전위 전달 회로에 의해 그 전위가 풀업용 P채널 MOS형 트랜지스터의 게이트 전극측에 전달되어도, 이 게이트 전극측에서 제 1 프리버퍼로 전류가 역류하는 것을 방지할 수 있다. 그리고 이 작용에 있어서, 어떠한 트랜지스터도 저레벨 이상의 전압이 인가되지 않고도, 회로 전체를 저레벨용의 트랜지스터로 구성하는 것도 가능하게 된다.
제 6 발명의 특징은, 외부 회로에 의해 고레벨의 전압을 인가할 수 있는 출력 패드와 상기 고레벨보다도 낮은 저레벨의 전압원인 저레벨 전원과의 사이에 접속되며, 입력 전압에 따라 온/오프 동작하는 풀업용 P채널 MOS형 트랜지스터를 갖는 반도체 출력 회로에 있어서, 상기 출력 패드의 전위가 상기 소정의 레벨보다 높은 경우에 제 1 신호를 출력하는 전위 전달 회로와, 상기 풀업용 P채널 MOS형 트랜지스터와 상기 출력 패드와의 사이에 접속되고, 상기 제 1 신호에 의해 오프되는 역류 방지용 P채널 MOS형 트랜지스터와, 적어도 상기 역류 방지용 P채널 MOS형 트랜지스터의 기판을, 상기 출력 패드의 전위가 상기 저레벨보다도 낮아진 때에 이 저레벨로 바이어스하고, 이 출력 패드의 전위가 상기 저레벨보다도 높은 경우에는 플로팅 상태로 하는 스위치드 플로팅 N웰 회로를 구비한 것에 있다.
제 6 의 발명에 의하면, 입력 전압에 따라 저레벨의 전압을 출력 패드에 출력하는 한편, 출력 패드의 전위가 소정의 레벨보다 높은 경우에는 스위치드 플로팅 N웰 회로에 의해 적어도 역류 방지용 P채널 MOS형 트랜지스터의 기판이 플로팅 상태로 된다. 이에 의해, 적어도 이 트랜지스터의 기판에서 저레벨 전원으로의 전류 역류를 방지할 수 있다. 또한, 전위 전달 회로의 제 1 신호에 의해 역류 방지용 P채널 MOS형 트랜지스터가 오프되므로, 출력 패드에서 풀업용 P채널 MOS형 트랜지스터를 거쳐 저레벨 전원으로 전류가 역류하지 않는다. 그리고 이 작용에 있어서, 어떠한 트랜지스터도 저레벨이상의 전압이 인가되지 않고도, 회로 전체를 저레벨용 트랜지스터로 구성될 수 있다.
이하, 도면을 참조하여 본 발명의 실시 형태에 대해 설명한다. 도 1은 본 발명의 제 1 실시 형태에 따른 반도체 출력 회로의 구성도이다(제 1 및 제 2 발명에 대응).
이 반도체 출력 회로는 VDD(5V) 전윈에 접속되어 입력 전압 IN에 따라 0-5V를 출력하는 프리버퍼(1)를 구비하고, 그 출력측이 노드(N1)에 접속되어 있다. 한편, 출력단에는 VCC(3V) 전원과 노드(N2)와의 사이에 역류 방지 회로(2)가 접속되며, 노드(N2)가 N-MOS(3)(풀업용 N채널 MOS형 트랜지스터: 증가형)를 거쳐 출력 패드(4)에 접속되어 있다.
또한, 상기 N-MOS(3)는 그 게이트가 상기 프리버퍼(1)의 출력측의 노드(N1)에 드레인(또는 소스)이 노드(N2)에, 소스(또는 드레인)가 출력 패드(4)에 각각 접속되고, 또한 기판이 접지에 접속되어 있다. 그리고, 출력 패드(4)에는 버스라인(10)이 접속되어 있다. 여기서, 역류 방지 회로(2)는 출력 패드(4)에 3V이상의 전압이 인가되는 경우에 출력단의 VCC 전원으로 전류가 역류하는 것을 방지하는 기능을 갖는다.
도 2는 도 1에 도시한 반도체 출력 회로의 구체적 구성을 도시한 회로도이다.
도 1에 도시한 반도체 출력 회로에 있어서, 상기 역류 방지 회로(2)는 P-MOS(2a), 저항(풀다운 회로)(2b) 및 N-MOS(2c)(증가형)로 구성되어 있다. 즉, P-MOS(2a)는 그 소스 및 기판이 VCC 전원에 접속되고, 드레인이 노드(N2)에 접속되어 있다. 또한, P-MOS(2a)의 게이트는 노드(N3)에 접속되며, 이 노드(N3)는 저항(2b)을 거쳐 접지에 접속됨과 동시에, N-MOS(2c)의 드레인(또는 소스)에 접속되어 있다. 그리고, N-MOS(2c)의 게이트와 소스(또는 트레인)가 공통으로 출력 패드(4)에 접속되며, 그 기판이 접지에 접속되어 있다.
다음으로, 본 실시 형태의 동작을 설명한다.
출력 패드(4)가 VCC(저레벨: 3V) 보다도 낮은 전압에 있는 경우에는, 노드(N3)는 N-MOS(2c)의 동작에 의해 출력 패드(4)의 전압에서 N-MOS(2c)의 임계치 전압 Vth를 뺀 값으로 정해지는 전위로 바이어스 된다. 이때, 저항(2b)은 N-MOS(2c)의 온저항에 비해 극히 큰 것으로 한다.
이 상태에서는 P-MOS(2a)는 온 되어 있기 때문에, 노드(N1)에 5V가 인가되어 회로가 풀업 상태에 있을 때, 다시 말해 N-MOS(3)가 온 상태에 있을 때는, 출력 패드(4)는 VCC(3V)까지 올라간다. 이때, 풀업용으로서 N-MOS(3)를 사용하고 있지만, 이 N-MOS(3)의 게이트에는 5V(고레벨)의 전압이 인가되고 있기 때문에 출력 전위로서는 통상 3.6V 전후까지 출력하는 능력을 갖게 된다. 따라서, 전술의 제 1 종래 회로(도 10)보다도 상당히 큰 전류를 공급할 수 있다.
이러한 풀업시에 있어서, 출력 패드(4)에 버스 라인(10)을 거쳐 외부로부터 5V가 인가되면 노드(N2)는 3.6V 전후까지 바이어스 된다. 즉, 출력 패드(4)(N-MOS(3)의 드레인)의 전위가 5V까지 상승하는 과정에서, 게이트에 5V가 인가된 N-MOS(3)의 N형 영역(드레인)에서의 전자와 P형 영역(기판)에서의 홀은 각각의 전극측으로 이동하여, 이 N형 영역과 P형 영역과의 경계부근에는 공핍층이 넓어지기(배게이트 효과) 때문에, 이 N-MOS(3)의 드레인이 5V로 상승해도 그 소스측(노드 N2)의 전위는 3.6V 전후까지 밖에 상승하지 않는다.
한편, N-MOS(2c)도 게이트·드레인에 5V(고레벨)가 인가되어 N-MOS(3)와 같은 상태로 되고, 따라서 노드(N3)도 3.6V 전후로 바이어스 된다. 그 결과, P-MOS(2a)의 게이트·소스간에 P-MOS(2a)가 온되는데 필요한 전압이 인가되지 않고, 이 P-MOS(2a)는 오프된다. 다시말해, 출력 패트(4)에서 VCC 전원으로의 전류 역류는 일어나지 않는다.
이와 같이 본실시형태에서는, 공핍형의 트랜지스터를 이용하는 일이 없기 때문에, 특별히 여분의 공정 기술없이도 고속에서 고구동력을 갖는 5V/3V 양 레벨 동시 대응 인터페이스용 반도체 출력 회로를 실현할 수 있다.
도 3은 본 발명의 제 2 실시형태에 따른 반도체 출력 회로의 구성도이다(제 3, 제 4 및 제 5 발명에 대응).
이 제 2 실시 형태에서는 회로 전체가 3V(저레벨)의 단일 전압에서 동작하는 반도체 출력 회로의 예를 설명하는 것이다.
이 반도체 출력 회로는 VCC(3V) 전원에 접속되어 입력 전압 IN에 따라 0-3V의 전압을 출력하는 프리버퍼(21)를 구비하며, 그 출력측이 노드(N2)에 접속되어 있다. 이 프리버퍼(21)는 드라이 스테이트형인 노드(N22)의 전위에 의해 출력이 인에이블/디스에이블 상태로 제어된다.
한편, 출력단은 VCC 전원과 노드(N23)와의 사이에, 상기 노드(N22)에 게이트가 접속되는 플업용의 P-MOS(22)가 접속되며, 그 노드(N22)와 상기 노드(N23)긴에는 3V보다도 P-MOS의 임계치(Vth)분만큼 낮은 전압이 게이트에 인가된 P-MOS(23)(제 1 전위 전달 회로)가 접속되어 있다. 이 P-MOS(23)는 노드(N23)의 전위가 3V보다 높은 경우에 이 전위를 상기 P-MOS(22)의 게이트에 전하는 기능을 한다.
또한, 상기 노드(N23)와 상기 노드(N22)간에는 출력 전위 전달 회로(24)(제 2 전위 전달 회로)가 접속되어 있다. 이 출력 전위 전달 회로(24)는 노드(N23)의 전위가 3V이상의 레벨인 경우에 이 전위를 상기 노드(N22)로 전달하는 회로이다. 그리고, 노드(N23)에는 출력 패드(26)를 거쳐 5V용 버스 라인(30)이 접속되어 있다.
더욱이, 노드(N23)에는 스위치드·플로팅·N웰 회로(25)가 접속되어 있다. 이 회로(25)는 상기 P-MOS(22)를 포함하는 P-MOS의 기판(N형 웰 영역)의 전위를, 노드(N23)의 전위가 3V보다 낮은 경우에 3V의 저레벨로 바이어스하고, 노드(N23)의 전위가 3V보다 높은 경우에는 플로팅 상태로 하는 회로이다.
도 4는 도 3에 도시된 반도체 출력 회로의 구체적 구성을 도시한 회로도이다(제 4 발명에 대응).
도 3에 도시한 반도체 출력 회로에 있어서, 드라이 스테이트형 프리버터(21)는 VCC 전원과 접지와의 사이에 P-MOS(21a, 21b)와 N-MOS(21c, 21d)가 직렬 접속되며, 그 중 P-MOS(21b)와 N-MOS(21c)와의 접속점이 상기 노드(N21)에 접속되어 있다. 또한 P-MOS(21b)와 N-MOS(21c)의 게이트에는 공통으로 입력 전압 IN이 공급되도록 되어 있으며, 상기 출력 전위 전달 회로(24)의 출력이 노드(N22)를 거쳐 P-MOS(21a)의 게이트에 공급됨과 동시에 인버터(21e)를 거쳐 N-MOS(21d)의 게이트에 공급되도록 되어 있다.
출력 전위 전달 회로(24)는 출력 패드(26)가 접속된 상기 노드(N23)와, 접지 사이에 직렬 접속된 P-MOS(24a)와 저항(24b)으로 구성되며, 그 접속점이 출력단으로 되어 상기 노드(N22)에 접속되어 있다. 여기서, P-MOS(24a)의 게이트에는 3V보다도 P-MOS의 임계치(Vth)분만큼 낮은 전압이 인가되어 있다.
또한, 스위치드·플로팅·N웰 회로(25)는 P-MOS(25a)로 구성되며, 그 소스가 VCC 전원에 접속되며, 그 기판 및 드레인이 P-MOS(21a, 21b), P-MOS(22), P-MOS(23) 및 P-MOS(24a)의 각 기판에 공통 접속되어 있다.
다음으로, 이상과 같이 구성되는 반도체 출력 회로의 동작을 풀업시를 예로 하여 설명한다.
입력 전압 IN이 ＆quot;1＆quot; 레벨의 풀업시에서는, 프리버퍼(21)로부터 노드(N21)에 0V가 인가됨으로써 P-MOS(22)는 온되고, VCC(3V) 레벨을 출력 패드(26)에 출력한다. 이때, 출력 패드(26)(노드 N23)가 VCC로부터 P-MOS의 임계치 전압(Vth)을 뺀 값보다도 낮은 전위에 있을 때, P-MOS(25a)는 VCC의 전위를 P-MOS(21a,21b), P-MOS(22,23) 및 P-MOS(24a)의 각 기판(N형 웰)에 공급한다. 또한, P-MOS(23) 및 P-MOS(24a)는 오프상태에 있으므로, 노드(N22)의 전위는 0V(접지)로 된다. 이에 의해, 프리버퍼(21)는 통상 인버터 회로로서 동작하고 있다.
이러한 풀업시의 상태에서 출력 패드(26)에 버스 라인(30)으로부터 5V가 인가되면, P-MOS(22)의 드레인(P형 영역)과 기판(N형 웰영역)사이가 PN다이오드의 순방향 바이어스 상태로 되고, P-MOS(22)의 기판은 4.3V 전후로 바이어스 된다. 그러나 이때, P-MOS(25a)는 오프 상태로 되므로, 이 기판에서 VCC 전원으로 전류가 흐르지 않는다.
또한, P-MOS(23)는 그 게이트(3V-Vth)로 바이어스되어 있기 때문에, 온되고, 출력 패드(26)의 전위를 노드(N21)로 전하고, 노드(N21)는 5V로 바이어스된다. 그 결과, P-MOS(22)가 오프되고, 따라서, 출력 패드(26)에 인가된 5V가 출력단에서 VCC 전원으로 역류하는 일은 전혀 없어진다.
또한, 이때 프리버퍼(21)의 출력 노드(N21)가 강제적으로 5V로 바이어스되기 때문에, 이 노드(N21)로부터의 프리버터(21)로의 전류의 흐름이 염려되지만, 회로(24)의 P-MOS(24a)와 프리버퍼(21)의 동작에 의해 이 염려도 쓸데없게 된다. 즉, 출력 패드(26)가 5V인 경우에는 P-MOS(24a)는 온 상태로 되고, 노드(N22)는 출력 패드(26) 및 노드(N21)와 같은 전위로 된다. 이때, 프리버퍼(21)에 있어서 접지측의 N-MOS(21d)가 오프하고, 또한 VCC측의 P-MOS(21a)도 오프로 되어, 프리버퍼(21)는 고임피던스 상태로 된다. 이것에 의해, 노드(N21)로부터의 전류의 흘러듬은 없어진다. 출력 패드(26)의 전위가 3V(저레벨)이하로 되므로 이 고임피던스 상태는 해제되고, 통상의 동작에 지장을 주는 일은 없다.
또한, P-MOS(23,24a)의 게이트 전압은 (3V-Vth)의 전압으로서 설명했지만, 이것은 자유로 설정할 수 있다는 것은 말할것도 없다. 또한, P-MOS(24a)가 오프 상태에 있을때 노드(N22)의 전위를 OV(정지)로 하는 수단도, 저항(24a)이외에 예를들면, 도 5에 도시한 바와같이 게이트를 VCC 전원에 접속함과 동시에 소스 및 기판을 접지에 접속한 N-MOS(24')로 구성해도 좋다.
도 6은 도 4에 도시된 반도체 출력회로의 변형예를 도시한 회로도이며, 도 4와 공통인 요소에는 동일부호가 붙여져 있다(제 5 발명에 대응).
실시예의 회로 특징은 상기 도 4에 도시된 회로와 같은 3V(저레벨)의 단일 전원으로 동작하는 것 외에, 게이트와 소스 또는 드레인 혹은 기판 사이에 5V 전압을 인가할 수 없는 3V 디바이스로 구성할 수 있는 것에 있다.
도 6 회로가 상기 도 4에 도시한 회로와 다른 점은, 도 4의 프리버퍼(21)대신에 제 1 프리버퍼(41)를 구비하며, 또한 그 출력측과 상기 노드(N21)와의 사이에 제 2 프리버퍼(42)를 구비한 것으로, 그외의 구성은 도 4와 동일하다.
보다 구체적으로 설명하면, 제 1 프리버퍼(41)는 VCC(3V)전원과 접지사이에 P-MOS(41a)(제 1 P채널 MOS형 트랜지스터), N-MOS(41b)(제 1 N채널 MOS형 트랜지스터), 및 N-MOS(41C)(제 2 N채널 MOS형 트랜지스터)가 직렬접속된 인버터회로와, P-MOS(41d) 및 저항(41e)으로 이루어진 전위 변환 회로로 구성되어 있다.
즉, P-MOS(41a)는 VCC전원과 출력노드(N24)와의 사이에 접속되어 입력전압 IN에 의해 온/오프 동작한다. N-MOS(41b,41c)는 상기 출력노드(N24)와 접지와의 사이에 직렬 접속되고, N-MOS(41b)는 입력전압 IN에 의해 상기 P-MOS(41a)에 대해 상보적으로 온/오프 동작하며, N-MOS(41c)는 상기 전위 변환회로의 출력에 의해 온/오프 동작한다. 또한, 상기 전위 변환회로는 VCC 전원과 접지와의 사이에 P-MOS(41d) 및 저항(41e)이 직렬 접속되며, 그 접속점이 상기 N-MOS(41c)의 게이트에 접속되어 노드(N22)의 전위에 의해 P-MOS(41d)가 온/오프 동작하도록 되어 있다.
또한, 제 2 프리버퍼(42)는 노드(N21)와 노드(N24)와의 사이에 병렬접속된 P-MOS(42a)(제 2채널 MOS형 트랜지스터)와 N-MOS(42b)(제 3N채널 MOS형 트랜지스터)로 구성된다. 여기서, P-MOS(42a)의 기판(N형웰영역)은 상기 P-MOS(22), P-MOS(23), P-MOS(24a) 및 P-MOS(25a)의 각 기판(N형웰영역)과 공통이며, N-MOS(42b)의 기판은 접지에 접속되어 있다.
다음에, 본예 회로의 동작을 설명한다.
출력패드(26)에 5V(고레벨)가 인가되는 경우, 노드(N21)는 5V로 바이어스된다. 이때, 제 2 프리버퍼(42)의 P-MOS(42a)는 오프하고, N-MOS(42b)는 온되지만, N-MOSSS(42a)의 백게이트 효과에 의해 노드 N(24)의 전위는 3V 전후로 된다. 한편, 출력패드(26)의 전위, 다시말해 5V(고레벨)로 바이스된 노드(N22)상의 제 1신호는 제 1 프리버퍼(41)의 전위변환 회로에서 ＆quot;0＆quot;레벨로 변환되고, N-MOS(41c)를 오프시킨다.
그 결과, 노드(N24)에서 VCC 전류 또는 접지로 전류가 흐르는 일은 없어진다. 또한 상기 동작에 있어서, 어떤 트랜지스터도 그 게이트와 소스, 혹은 드레인 또는 기판 사이에 3V(저레벨)이상의 전압이 인가되는 일은 없다.
또한 제 2 프리버퍼(42)에서는, 제 1 프리버퍼(41)가 ＆quot;0＆quot;레벨을 출력하는 경우에는 N-MOS(42b)측이 동작하고, ＆quot;1＆quot; 레벨을 출력하는 경우에는 P-MOS(42a)측이 동작하며, 본 반도체 출력 회로의 동작에 하등 문제를 일으키지 않는다.
도 7은 본 발명의 제 3 실시형태에 따른 반도체 출력회로의 구성도이다(제 6 발명에 대응).
본 실시형태의 회로도 도 6에 도시한 회로와 동일하여, 3V(저레벨)단일 전원으로 동작하고, 순수한 3V 디바이스를 이용할 수 있다.
이 반도체 출력회로는 VCC(3V)전원에 접속되어 입력전압 IN에 따라 0 - 3V의 전압을 출력하는 프리버퍼(51)를 구비하여, 그 출력측이 노드(N51)에 접속되어 있다.
한편, 출력단은 VCC 전원과 출력패드(52) 사이에 상기 노드(N51)에 게이트가 접속되는 풀업용 P-MOS(53)와, 역류방지용 P-MOS(54)가 직렬 접속되어 있다. 또한, 출력패드(52)와 상기 P-MOS(54)의 게이트 사이에는 출력전위 전달 회로(56)가 접속되어 있다. 이 출력전위 전달 회로(56)는 출력패드(52)의 전위가 3V 이상의 레벨인 경우에 이 전위를 P-MOS(54)의 전위가 3V 이상의 레벨인 경우에 이 전위를 P-MOS(54)의 게이트로 전달하는 회로이다.
또한, 출력패드(52)에는 스위치드·플로팅·N웰 회로(55)가 접속되어 있다. 이 회로(55)는 상기 P-MOS(53,54)등의 P-MOS의 기판(N형웰)을, 출력패드(52)의 전위가 3V보다 낮은 경우 3V의 저레벨로 바이어스하고, 3V보다 높은 경우에는 프로팅 상태로 하는 회로이다. 그리고, 출력패드(52)에는 5V용 버스라인(60)이 접속되어 있다.
도 8은 도 7에 도시된 반도체 출력회로의 구체적 구성을 도시한 회로이다.
도 7에 도시한 반도체 출력회로에 있어서, 출력전위 전달 회로(56)는 출력패드(52)와 접지 사이에 직렬 접속된 P-MOS(56a)와 저항(56b)으로 구성되며, 그 접속점이 출력단으로 되어 P-MOS(54)의 게이트에 접속되어 있다. 여기서 P-MOS(56a)의 게이트에는 3V 보다도 P-MOS 임계치(Vth)분만큼 낮은 전압이 인가되어 있다.
또한, 스위치드·플로팅·N웰 회로(55)는 P-MOS(55a)로 구성되며, 그 소스가 VCC 전원에 접속되며, 그 기판 및 드레인이 P-MOS(54)와 P-MOS(56a)의 각 기판에 공통접속되어 있다.
다음에, 동작에 대해 풀업시를 예로 설명한다.
프리버퍼(51)에 의해 노드(N51)에 ＆quot;0＆quot; 레벨이 인가되면, P-MOS(53)가 온되면서 P-MOS(56a)로 부터 ＆quot;0＆quot;레벨이 인가되어 있는 P-MOS(54)도 온되고, 출력 패드(52)의 전위는 VCC(3V.저레벨)의 레벨로 된다.
이러한 풀업시에 있어서, 출력패드(52)에 5V가 인가되면, 우선 P-MOS(55a)가 오프되고, PN 다이오드의 순방향 바이어스 상태에 있는 P-MOS(54)의 기판(N형 웰 영역)을 거쳐 VCC 전원에 전류가 역류하는 것을 막는다. 한편, P-MOS(54)의 게이트는 출력패드(52)와 같은 전위로 되며, 이 결과 이 P-MOS(54)가 오프된다.
따라서, 풀업시에 출력패드(52)에서 VCC 전원으로 전류가 역류하는 것은 전혀 없어진다. 또한, 이때 어떠한 트랜지스터의 게이트와 소스, 혹은 드레인 또는 기판과의 사이에 3V(저레벨)이상의 전압이 인가되는 것도 없다.
본 발명은 도시된 상기 각 실시예 형태에 한정되지 않고 여러가지의 변형이 가능하다. 예를들면, 상기 각각의 실시형태에서는 도 9에 도시된 바와같이, 0-3V(저레벨)를 출력함과 동시에 출력핀은 외부의 5V버스(70)에 접속이 가능한 5V 공차 3V출력의 반도체 출력회로(71)를 도시했지만, 0-2V(저레벨)를 출력함과 동시에 출력핀은 외부의 3V버스(70')에 접속가능한 3V 공차 2V 출력등, 다른 전위 관계에 있어서도 이용가능한 것이다.
이상 상세히 설명한 바와같이, 제 1 발명에 의하면 프리버퍼를 접지레벨에서 고레벨의 범위의 전압을 출력하는 구성으로 하고, 출력단은 제 1 전극이 출력패드에 직접접속되며, 게이트 전극에 상기 프리버퍼의 출력이 인가되어 풀업용 트랜지스터로서 기능하는 풀업용 N채널 MOS형 트랜지스터와, 저레벨 전원과 상기 풀업용 N채널 MOS형 트랜지스터의 제 2전극과의 사이에 접속되며, 출력패드에 고레벨의 전압이 인가된때 저레벨 전원으로의 전류의 역류를 차단하는 역류방지회로를 구비하였음으로, 특별한 공정 기술이 필요하지 않고 비용 부담이 적으며, 고속으로 고구동력을 갖는 고/저레벨 동시대응의 반도체 출력회로를 실현하는 것이 가능하게 된다.
제 2 발명에 의하면, 상기 제 1 발명에 있어서 상기 역류 방지 회로는 P채널 MOS형 트랜지스터와, 풀다운회로와, N채널 MOS형 트랜지스터로 구성되어 역류방지회로를 간단한 구성으로 할 수 있으며, 더우기 래치업 등의 지장도 없이 정확히 동작시킬 수 있게 된다.
제3발명에 의하면, 출력패드의 전위가 소정레벨보다 높은 경우에, 이 전위를 풀업용 P채널 MOS형 트랜지스터의 게이트 전극에 전달하는 제 1 전위 전달 회로와, 적어도 상기 풀업용 P채널 MOS형 트랜지스터의 기판을, 출력 패드의 전위가 저레벨보다도 낮은 경우에 이 레벨로 바이어스하고, 출력 패드의 전위가 저레벨보다도 높아진 때에 플로팅 상태로 하는 스위치드·플로팅·N웰 회로를 구비하였음으로, 상기 제 1 발명의 효과에 덧붙여 회로 전체를 저레벨의 단일 전압으로 동작시키는 것이 가능하게 된다.
제 4 발명에 의하면, 상기 제 3의 발명에 있어서 프리버퍼와, 제 2 전위 전달 회로를 구비하였음으로, 출력 패드의 전위가 소정 레벨보다 높은 경우에 풀업용 P채널 MOS형 트랜지스터의 게이트 전극측에서 프리버퍼로 전류가 역류하는 것을 방지할 수 있게 된다.
제 5 발명에 의하면, 상기 제 3의 발명에 있어서 제 1 및 제 2 프리버퍼와, 제 2 전위 전달 회로를 구비하였음으로, 출력 패드의 전위가 소정의 레벨보다 높은 경우에 풀업용 P채널 MOS형 트랜지스터의 게이트 전극측에서 제 1 프리버퍼로 전류가 역류하는 것을 방지할 수 있고, 더우기 회로 전체를 저레벨용의 트랜지스터로 구성할 수가 있게 된다.
제 6 발명에 의하면, 출력패드의 전위가 소정레벨보다 높아진 때에 제 1 신호를 출력하는 전위 전달 회로와, 풀업용 P채널 MOS형 트랜지스터와 출력패드와의 사이에 접속되며, 상기 제 1 신호에 의해 오프하는 역류방지용 P채널 MOS형 트랜지스터와, 적어도 상기 역류방지용 P채널 MOS형 트랜지스터의 기판을, 상기 출력패스의 전위가 저레벨보다도 낮은 경우에 이 저레벨로 바이어스하고, 이 출력 패드의 전위가 저레벨보다도 높은 경우에 플로팅 상태로 하는 스위치드·플로팅·N웰 회로를 구비하였음으로, 상기 제 1 발명의 효과에 덧붙여 회로전체를 저레벨용 트랜지스터로 구성할 수 있게 된다.
본원 청구범위의 각 구성요소에 병기한 도면 참조부호는, 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정하는 의도로 병기한 것이 아니다.

Claims (6)

  1. 입력 전압을 증폭하는 프리버퍼(1)와, 외부 회로에 의해 고레벨의 전압을 인가할 수 있는 출력 패드(VDD)와 상기 고레벨 보다도 낮은 레벨의 저레벨 전원(VCC) 사이에 접속되어 상기 프리버퍼의 출력에 따라 온/오프 동작하는 풀업용 트랜지스터(3)를 갖는 출력단을 구비한 반도체 출력 회로에 있어서,
    상기 프리버퍼를 접지레벨에서 상기 고레벨 범위의 전압을 출력하는 구성으로 하고, 상기 출력단은
    제 1 전극이 상기 출력 패드에 직접접속되며, 게이트 전극에 상기 프리버퍼의 출력이 인가되어 상기 풀업용 트랜지스터로서 기능하는 풀업용 N채널 MOS형 트랜지스터(3)와,
    상기 저레벨 전원과 상기 풀업용 N채널 MOS형 트랜지스터의 제 2 전극 사이에 접속되며, 상기 출력 패드에 상기 고레벨의 전압이 인가되는 경우 상기 저레벨 전원으로의 전류 역류를 차단하는 역류방지회로(2)를 구비한 것을 특징으로 하는 반도체 출력 회로.
  2. 제 1 항에 있어서, 상기 역류방지회로는,
    상기 저레벨 전원과 상기 풀업용 N채널 MOS형 트랜지스터의 제 2 전극에 각각 제 1 및 제 2 전극이 접속된 P채널 MOS형 트랜지스터(2a)와,
    상기 P채널 MOS형 트랜지스터의 게이트 전극과 접지 사이에 접속된 풀다운 회로(26)와,
    게이트 전극과 제 1 전극이 상기 출력 패드에 접속되어 제 2 전극이 상기 P채널 MOS형 트랜지스터의 게이트 전극에 접속된 N채널 MOS형 트랜지스터(2c)로 구성한 것을 특징으로 하는 반도체 출력 회로.
  3. 외부회로에 의해 고레벨의 전압을 인가할 수 있는 출력 패드(VDD)와 상기 고레벨 보다도 낮은 저레벨의 전압원인 저레벨 전원(VCC)과의 사이에 접속되어 입력전압에 따라 온/오프 동작하는 풀업용 P채널 MOS형 트랜지스터(22)를 갖는 반도체 출력 회로에 있어서,
    상기 출력 패드의 전위가 소정의 레벨보다 높은 경우에, 상기 전위를 상기 풀업용 P채널 MOS형 트랜지스터의 게이트 전극에 전달하는 제 1 전위 전달 회로(23)와,
    적어도 상기 풀업용 P채널 MOS형 트랜지스터의 기판을, 상기 출력패드의 전위가 상기 저레벨보다도 낮은 경우에 상기 저레벨로 바이어스하고. 상기 출력 패드의 전위가 상기 저레벨보다도 높은 경우에 플로팅 상태로 하는 스위치드·필로팅·N웰 회로(25)를 구비한 것을 특징으로 하는 반도체 출력 회로.
  4. 제 3 항에 있어서, 제 1 신호에 따라 동작이 인에이블 상태 또는 디스에이블 상태로 되고, 인에이블 상태인 때에는 접지레벨에서 상기 저레벨의 범위의 전압을 상기 풀업용 P채널 MOS형 트랜지스터의 게이트 전극으로 출력하는 프리버퍼(21)와,
    상기 출력 패드의 전위가 상기 소정의 레벨보다 높은 경우에 상기 프리버퍼를 디스에이블 상태로, 상기 출력패드의 전위가 상기 소정의 레벨보다도 낮은 경우에는 상기 프리버퍼를 인에이블 상태로 하도록 상기 제 1 신호를 출력하는 제 2 전위 전달 회로(24)를 구비한 것을 특징으로 하는 반도체 출력 회로.
  5. 제 3 항에 있어서, 상기 저레벨 전원과 출력 노드 사이에 접속되어 입력전압에 의해 온/오프 동작하는 제 1 P채널 MOS형 트랜지스터(41a)와, 상기 출력노드와 접지 사이에 접속되어, 상기 입력전압에 의해 상기 제 1 P채널 MOS형 트랜지스터에 대해 상보적으로 온/오프 동작하는 제 1 N채널 MOS형 트랜지스터(41b)와, 상기 출력 노드와 접지 사이에 상기 제 1 N채널 MOS형 트랜지스터와 직렬접속되고, 제 1 신호에 따라 오프하는 제 2 N채널 MOS형 트랜지스터(41c)를 가지는 제 1 프리버퍼(41)와,
    제 1 전극이 상기 출력 노드에 접속됨과 동시에 제 2 전극 및 게이트 전극이 상기 풀업용 P채널 MOS형 트랜지스터의 게이트 전극에 접속된 제 2 P채널 MOS형 트랜지스터(42a)와, 제 1 및 제 2 전극이 각각 상기 풀업용 P채널 MOS형 트랜지스터의 게이트 전극 및 상기 출력 노드에 접속됨과 동시에 게이트 전극이 상기 저레벨 전원에 접속된 제 3 N채널 MOS형 트랜지스터(42b)를 갖는 제 2 프리버퍼(42)와,
    상기 출력 패드의 전위가 상기 소정의 레벨보다 높은 경우에 상기 제 1 신호를 출력하는 제 2 전위 전달 회로(24)를 구비한 것을 특징으로 하는 반도체 출력 회로.
  6. 외부 회로에 의해 고레벨의 전압을 인가할 수 있는 출력패드(VDD)와 상기 고레벨보다도 낮은 저레벨의 전압원인 저레벨 전원(VCC) 사이에 접속되며, 입력전압에 따라 온/오프 동작하는 풀업용 P채널 MOS형 트랜지스터(53)를 갖는 반도체 출력 회로에 있어서,
    상기 출력 패드의 전위가 상기 소정의 레벨보다 높은 경우에 제 1 신호를 출력하는 전위 전달 회로(56)와,
    상기 풀업용 P채널 MOS형 트랜지스터와 상기 출력 패드 사이에 접속되고, 상기 제 1 신호에 의해 오프하는 역류방지용 P채널 MOS형 트랜지스터(54)와,
    적어도 상기 역류방지용 P채널 MOS형 트랜지스터의 기판을 상기 출력 패드의 전위가 상기 저레벨보다는 낮은 경우에 상기 저레벨로 바이어스하고, 상기 출력 패드의 전위가 상기 저레벨보다 높은 경우에 플로팅 상태로 하는 스위치드·플로팅·N웰 회로(55)를 구비하는 것을 특징으로 하는 반도체 출력 회로.
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