JPH03219722A

JPH03219722A - バッファ回路

Info

Publication number: JPH03219722A
Application number: JP1195306A
Authority: JP
Inventors: Susumu Kimura; 享木村; Hidetake Fujii; 藤井　秀壮; Takashi Osawa; 隆大澤
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1988-07-27
Filing date: 1989-07-27
Publication date: 1991-09-27
Also published as: KR920005358B1; KR900002566A; US5019729A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）この発明は、半導体集積回路装置の入力段などに使用さ
れるバッファ回路に係わるもので、特に相補的な構成の
２個のバッファ回路を用いた相互補償型のバッファ回路
に関する。

（従来の技術）一般に、半導体集積回路装置の人力段には、バッファ回
路が設けられている。このバッファ回路には種々の構成
があるが、ＣＭ　ＯＳ型半導体装置回路装置では差動増
幅型のバッファ回路が用いられることがある。このバッ
ファ回路は、例えばＴＴＬ　（トランジスタ・トランジ
スタ・ロジック）レベルの入力信号をＣＭＯＳロジック
レベルに変換してデバイスの内部回路に供給するもので
ある。

上記差動増幅型のバッファ回路は、一対の駆動用ＭＯＳ
トランジスタと、これらのＭＯＳトランジスタの負荷と
して働くカレントミラー回路とがら構成される。上記駆
動用ＭＯＳトランジスタの一方のゲートには入力信号が
供給され、他方のゲートには基準電位が印加される。上
記バッファ回路には、駆動用ＭＯＳトランジスタがＰチ
ャネル型でカレントミラー回路がＮチャネル型のＭＯＳ
トランジスタで構成されるものと、駆動用ＭＯＳトラン
ジスタがＮチャネル型でカレントミラー回路かＰチャネ
ル型のＭＯＳトランジスタで構成されるものとの二つの
タイプが用いられる。

しかしながら、前者のタイプのバッファ回路では、電源
電圧が雑音などにより低下すると、出力信号のハイレベ
ルからロウレベルへの遷移が遅くなる。これに対し、後
者のタイプのバッファ回路では、接地電位が雑音などに
より上昇したり、基準電位が低下したりすると、出力信
号のロウレベルからハイレベルへの遷移が遅くなる。

（発明が解決しようとする課題）上述したように、従来のバッファ回路は、電源電圧、接
地電位、あるいは基準電位の変動により出力信号の立ち
上がりあるいは立ち下がりが遅れ出力レベルが安定に得
られない欠点がある。このように、出力レベルが安定に
得られないとデバイスの内部回路が誤動作する恐れがあ
る。

この発明は上記のような事情に鑑みてなされたもので、
その発明の目的とするところは、電源電圧、接地電位、
及び基準電位の変動の影響を受は難く安定な動作が得ら
れるバッファ回路を提供することにある。

［発明の構成］（課題を解決するための手段）すなわち、この発明においては、上記の目的を達成する
ために、ソースが第１の電位供給源に接続されゲートに
基準電位が印加される第１導電型の第１のＭＯＳトラン
ジスタ、ソースが前記第１の電位供給源に接続されゲー
トに入力信号が供給される第１導電型の第２のＭＯＳト
ランジスタ、及び前記第１．第２のＭｏ３トランジスタ
の各ドレインと第２の電位供給源間に接続され第２導電
型のＭＯＳトランジスタを含んで構成される第１のカレ
ントミラー回路を有する第１の差動増幅型バッファ回路
と、ソースが前記第２の電位供給源に接続されゲートに
基準電位か印加される第２導電型の第３のＭＯＳトラン
ジスタ、ソースが前記第２の電位供給源に接続されドレ
インに前記第２の〜１ＯＳトランジスタのドレインが接
続されゲートに前記入力信号が供給される第２導電型の
第４のＭｏ５トランジスタ、及び前記第３．第４のＭＯ
Ｓトランジスタの各ドレインと前記第１の電位供給源間
に接続され第１導電型のＭｏ５トランジスタを含んで構
成される第２のカレントミラー回路を有する第２の差動
増幅型バッファ回路とによってバッファ回路を構成し、
前記第２のＭＯＳトランジスタのドレインと前記第４の
Ｍｏ３トランジスタのドレインとの接続点から出力信号
を得るようにしている。

（作　用）上記のような構成では、第１の電位供給源の電位が低下
すると第１の差動増幅型バッファ回路の第１のレベルか
ら第２のレベルへの反転が遅れるが、第２の差動増幅型
バッファ回路は正常動作を行ない、出力レベルの反転は
遅れないので、回路全体としては出力レベルの反転が遅
れることはない。一方、第２の電位供給源の電位が上昇
あるいは基準電位が低下すると第２の差動増幅型バッフ
ァ回路の第２のレベルから第１のレベルへの反転が遅れ
るが、第１の差動増幅型バッファ回路は正常動作を行な
い、出力レベルの反転は遅れないので、回路全体として
は出力レベルの反転が遅れることはない。このように構
成の異なる２つの差動増幅型バッファ回路がお互いの欠
点を補うように動作する。

（実施例）以下、図面を参照してこの発明の一実施例について説明
する。

第１図は、この発明の第１の実施例に係わるバッファ回
路を示している。このバッファ回路は、第１の差動増幅
型バッファ回路１と第２の差動増幅型バッファ回路２と
から構成されている。上記第１の差動増幅型バッファ回
路１は、駆動用の一対のＰチャネル型ＭＯＳトランジス
タＰＬ、Ｐ２と、これらのＭＯＳトランジスタＰＬ、Ｐ
２の負荷として働き、カレントミラー回路を構成するＮ
チャネル型ＭＯＳトランジスタＮ３．Ｎ４とからなる。

上記第２の差動増幅型バッファ回路２は、カレントミラ
ー回路を構成し負荷として働くＰチャネル型ＭＯＳトラ
ンジスタＰ３．Ｐ４と、駆動用の一対のＮチャネル型Ｍ
ＯＳトランジスタＮｌ。

Ｎ２とから構成される。すなわち、上記ＭＯＳトランジ
スタＰ１のソースは第１の電位供給源ＶＣＣに接続され
、ゲートには基準電位Ｖ　ｒｅｒが印加される。上記Ｍ
ｏＳトランジスタＰ２のソースは上記第１の電位供給源
ＶＣＣに接続され、ゲートには入力信号Ｄｉｎか供給さ
れる。上記ＭＯＳトランジスタＮ３のドレイン、ソース
間の電流通路は、ＭＯＳトランジスタＰ１のドレインと
第２の電位供給源（接地点）Ｖｓｓ間に接続される。上
記ＭＯＳトランジスタＮ４のドレイン、ソース間の電流
通路は、上記ＭＯ３トランジスタＰ２のドレインと第２
の電位供給源Ｖｓｓ間に接続される。上記ＭＯＳトラン
ジスタＮｌＮ４のゲートは共通接続され、この共通接続
点は上記トランジスタＮ３のドレインに接続される。上
記ＭＯＳトランジスタＰ３．Ｐ４のソースはそれぞれ上
記第１の電位供給源Ｖｃｃに接続され、ゲートは共通接
続されてＭＯＳトランジスタＰ３のドレインに接続され
る。上記ＭＯ３トランジスタＮ１のドレイン。

ソース間の電流通路は、上記ＭＯＳトランジスタＰ３の
ドレインと第２の電位供給源ＶＳＳ間に接続され、ゲー
トには上記基準電位Ｖ　ｒｅｆが印加される。上記ＭＯ
ＳトランジスタＮ２のドレイン、ソース間の電流通路は
、上記ＭＯ３トランジスタＰ４のドレインと第２の電位
供給源ＶＳＳ間に接続され、ゲートには上記ＭＯ８トラ
ンジスタＰ２のゲートが共通接続される。上記ＭＯ８ト
ランジスタＰ２．Ｎ２のゲート共通接続点（入力ノード
）には、入力信号Ｄｉｎが供給される。そして、上記Ｍ
ＯＳトランジスタＰ２．Ｎ４のドレイン共通接続点と、
上記ＭＯＳトランジスタＰ４．Ｎ２のドレイン共通接続
点とか接続され、この共通接続点（出力ノード）から出
力信号Ｄ　ｏｕｔが出力される。

次に、上記第１図に示したバッファ回路の動作を第２図
を参照しつつ説明する。第２図は、第１の電位供給源■
ｃｃの電圧が５Ｖ、第２の電位供給源ＶＳＳの電圧がＯ
ｖ、基準電位Ｖ　ｒｅｆの電圧が１．６Ｖの場合の入力
信号Ｄｉｎと出力信号Ｄ　ｏｕｔの関係を示している。

ＴＴＬレベルの入力信号Ｄｉｎが低レベル“Ｌ２から高
レベル“Ｈ”に遷移すると、第１の差動増幅型バッファ
回路ｌでは、ＭＯＳトランジスタＰ２のコンダクタンス
が低下して行く。ＭＯＳトランジスタＰ２のコンダクタ
ンスが、ＭＯＳトランジスタＮ４のコンダクタンスより
低くなると、回路ｌの出力信号は“Ｈ″レベル　Ｖ　ｃ
ｃレベル）から“Ｌ”レベル（Ｖｓｓレベル）に遷移す
る。このとき、第２の差動増幅型バッファ回路２では、
ＭＯＳトランジスタＮ２のコンダクタンスが上昇して行
き、ＭＯＳトランジスタＰ４のコンダクタンスを上回る
と、回路２の出力信号は“Ｈ”レベルから“Ｌ２レベル
に遷移する。従って、第１図に示したバッファ回路の出
力信号Ｄ　ｏｕｔは、“Ｈルベルから“Ｌ”レベルに高
速に反転する。

上記とは逆に、入力信号Ｄｉｎが“Ｈ”レベルから“Ｌ
”レベルに遷移するとき、第１の差動増幅型／（ッファ
回路１ではトランジスタＰ２のコンダクタンスが上昇し
て行く。トランジスタＰ２のコンダクタンスがトランジ
スタＮ４のコンダクタンスより高くなると、回路ｌの出
力信号は“Ｌ”レベルから“Ｈ“レベルに遷移する。こ
の時、第２の差動増幅型バッファ回路２では、トランジ
スタＮ２のコンダクタンスが低下する。トランジスタＮ
２のコンダクタンスがトランジスタＰ４のコンダクタン
スより低くなると、回路２の出力信号は“Ｌ“レベルか
ら“Ｈ°レベルに遷移する。従って、出力信号Ｄ　ｏｕ
ｔの“Ｌ”レベルから“Ｈ”レベルへの反転速度は速い
。

次に、上記バッファ回路において、Ｖｃｃ電圧及びＶｓ
ｓ電圧が著しく変動した場合、例えばＶｃｃ−３Ｖ、Ｖ
ｓｓ＝Ｉ　ＶＳＶｒｅｆ＝１．６Ｖのような悪い条件の
場合における動作を第３図を参照して説明する。ＴＴＬ
レベルの入力信号Ｄｉｎが“Ｌルベルから“Ｈ”レベル
に遷移するとき、第１の差動増幅型バッファ回路１の出
力信号は′Ｈ＃レベルから″Ｌ２レベルに遷移する速度
が遅くなる。しかしながら、このとき第２の差動増幅型
バッファ回路２の出力信号が“Ｈ″レベルら“Ｌ”レベ
ルに遷移する速度は低下しないので補償され、出力信号
Ｄ　ｏｕｔの反転速度が遅くなることはない。

また、ＴＴＬレベルの人力信号Ｄｉｎが“Ｈ″レベルら
″Ｌ″レベルに遷移するとき、第２の差動増幅型バッフ
ァ回路２の出力信号が“Ｌ”レベルから“Ｈ″レベル遷
移する速度か遅（なるが、この時に第１の差動増幅型バ
ッファ回路１の出力信号が“Ｌ２レベルから“Ｈルベル
に遷移する速度は低下しないので補償され、出力信号Ｄ
　ｏｕｔの反転速度の低下はない。

なお、基準電位Ｖ　ｒｅｆが低下した場合には、上記接
地電位ＶＳＳが上昇した場合と同様に第２の差動増幅型
バッファ回路２の出力信号が“Ｌ”レベルから″Ｈ″レ
ベルに遷移する速度が遅くなる。

しかしながら、第１の差動増幅型バッファ回路１の出力
信号が“Ｌ＃レベルから“Ｈ°レベルに遷移する速度は
低下しないので出力信号Ｄ　ｏｕｔの反転速度が低下す
ることはない。

第４図乃至第１１図、及び第１６図乃至第１８図はそれ
ぞれ、この発明の第２乃至第１２の実施例に係わるバッ
ファ回路を示している。第４図乃至第１０図に示す回路
は、制御信号（あるいはクロック信号）≠、φによって
回路動作が制御される。また、第１１図及び第１６図乃
至第１８図に示す回路では感度の向上か図られている。

以下、これらの回路について詳しく説明する。

第４図に示すバッファ回路では、上記第１図に示した回
路におけるＭＯＳトランジスタＰ１゜Ｐ２のソース共通
接続点と第１の電位供給源ＶＣＣとの間に、Ｐチャネル
型ＭＯＳトランジスタＰ６のドレイン、ソース間の電流
通路か挿入され、このＭＯＳトランジスタＰ６のゲート
には制御信号φが供給されて導通制御される。上記ＭＯ
ＳトランジスタＰ６は、上記第１の差動増幅型バッファ
回路１の動作制御用である。また、上記第１図に示した
回路におけるＭＯＳトランジスタＮｌ。

Ｎ２のソース共通接続点と第２の電位供給源Ｖｓｓとの
間に、Ｎチャネル型ＭＯＳトランジスタＮ６のドレイン
、ソース間の電流通路が挿入され、このＭＯＳトランジ
スタＮ６のゲートには制御信号岡が供給されて導通制御
される。上記ＭＯＳトランジスタＮ６は、上記第２の差
動増幅型バッファ回路２の動作制御用である。

上記のような構成において、制御信号岡が“Ｈ″レベル
φが“Ｌ″レベル時には、ＭＯＳトランジスタＰ６．Ｎ
６か共にオン状態となり、第１゜第２の差動増幅型バッ
ファ回路１．２はアクティブ状態となる。この状態では
、上記第１図に示したバッファ回路と同し動作を行なう
。一方、制御信号岡が“Ｌ”レベル、φが“Ｈ”レベル
の時には、ＭＯＳトランジスタＰ８．Ｎ６が共にオフ状
態となり、第１．第２の差動増幅型バッファ回路１．２
が非動作状態となる。この状態では、バッファ回路１，
２における第１の電位供給源ＶＣＣから第２の電位供給
源ＶＳＳへの電流経路か、上記ＭＯ３トランジスタＰ６
．Ｎ６によってそれぞれ遮断されるので、電力消費が抑
制される。

なお、制御信号岡、φとしてクロック信号を用いれば、
上記第４図に示したバッファ回路は、タロツク信号に同
期して動作することになる。

上述したように、第４図に示す構成であっても基本的に
は上記第１図に示した回路と同し動作を行ない、同じ効
果が得られる。しかも、第４図に示す回路ではバッファ
回路の非動作時の消費電力を低減できる。

第５図乃至第１０図に示す回路も基本的には上記第４図
に示した回路と同様にバッファ回路の動作か制御信号φ
及びまたは岡によって制御される。

これらの回路間の差異は、動作制御用のＭＯＳトランジ
スタが設けられる位置である。

第５図に示すバッファ回路では、上記第１図に示された
回路におけるＭＯＳトランジスタＮ３゜Ｎ４のソース共
通接続点と第２の電位供給源ＶＳＳとの間に、Ｎチャネ
ル型ＭＯＳトランジスタＮ５のドレイン、ソース間の電
流通路が挿入され、このＭＯＳトランジスタＮ５のゲー
トには制御信号岡が供給されて導通制御される。上記Ｍ
ＯＳトランジスタＮ５は、上記第１の差動増幅型バッフ
ァ回路ｌの動作制御用である。また、ＭＯＳトランジス
タＰ３．Ｐ４のソース共通接続点と第１の電位供給源Ｖ
ｃｃとの間に、Ｐチャネル型ＭＯ５トランジスタＰ５の
ドレイン、ソース間の電流通路が挿入され、このＭＯＳ
トランジスタＰ５のゲートには制御信号φが供給されて
導通制御される。上記ＭＯＳトランジスタＰ５は、上記
第２の差動増幅型バッファ回路２の動作制御用である。

上記第５図に示した構成であっても基本的には上記第４
図に示した回路と同じ動作を行ない、同じ効果が得られ
る。

第６図に示すバッファ回路では、ＭＯＳトランジスタＰ
ｉ、Ｐ２のソース共通接続点と第１の電位供給源ｖｃｃ
との間に、Ｐチャネル型ＭＯ５トランジスタＰ６のドレ
イン、ソース間の電流通路が挿入される。また、ＭＯＳ
トランジスタＰ３゜Ｐ４のソース共通接続点と第１の電
位供給源ＶＣＣとの間に、Ｐチャネル型ＭＯＳトランジ
スタＰ５のドレイン、ソース間の電流通路が挿入される
。

上記ＭＯＳトランジスタＰ６．Ｐ５のゲートにはそれぞ
れ制御信号φが供給されて導通制御される。

上記ＭＯＳトランジスタＰ８．Ｐ５はそれぞれ、上記第
１．第２の差動増幅型バッファ回路１．２の動作を制御
する。

第７図に示すバッファ回路では、ＭＯＳトランジスタＮ
３．Ｎ４のソース共通接続点と第２の電位供給源Ｖｓｓ
との間に、Ｎチャネル型ＭＯＳトランジスタＮ５のドレ
イン、ソース間の電流通路が挿入される。また、ＭＯＳ
トランジスタＮｌＮ２のソース共通接続点と第２の電位
供給源Ｖｓｓとの間に、Ｎチャネル型ＭＯＳトランジス
タＮ６のドレイン、ソース間の電流通路が挿入される。

上Ｊ己ＭＯ５トランジスタＮ５．Ｎ６のゲート１こはそ
れぞれ制御信号φが供給されて導通制御される。

上シ己ＭＯＳトランジスタＮ５．Ｎ６はそれぞれ、上記
第１．第２の差動増幅型バッファ回路１．２の動作を制
御する。

上記第６図あるいは第７図に示した構成であっても基本
的には上記第４図及び第５図に示した回路と同し動作を
行ない、同じ効果が得られる。また、上記第４図と第５
図、あるいは第６図と第７図の構成を組み合わせて第８
図に示すように構成しても良い。

第９図に示すバッファ回路では、ＭＯＳトランジスタＮ
３のソースと第２の電位供給源ＶＳＳとの間に、Ｎチャ
ネル型ＭＯ５ｔ−ランジスタＮ５−１のドレイン、ソー
ス間の電流通路が挿入される。

ＭＯＳトランジスタＮ４のソースと第２の電位供給源Ｖ
ｓｓとの間に、Ｎチャネル型ＭＯＳトランジスタＮ５−
２のドレイン、ソース間の電流通路が挿入される。また
、ＭＯＳトランジスタＮ１のソースと第２の電位供給源
ＶＳＳとの間に、Ｎチャネル型ＭＯＳトランジスタＮ６
−１のドレイン、ソース間の電流通路が挿入される。Ｍ
ＯＳトランジスタＮ２のソースと第２の電位供給源ＶＳ
Ｓとの間に、Ｎチャネル型ＭＯＳトランジスタＮ６−２
のドレイン、ソース間の電流通路が挿入される。上記Ｍ
Ｏ３トランジスタＮ　５−１．Ｎ　５−２．Ｎ　６−１
．Ｎ　６−２のゲートには制御信号φが供給されて導通
制御される。上記ＭＯ８トランジスタＮ５−１　、　Ｎ
５−２は上記第１の差動増幅型バッファ回路１の動作を
制御し、ＭＯＳトランジスタＮ　６−１．Ｎ　６−２は
上記第２の差動増幅型バッファ回路２の動作を制御する
。

上記のような構成において、制御信号φが“Ｈ＃レベル
の時には、ＭＯＳトランジスタＮ　５−１　、　Ｎ　５
−２．　Ｎ　６−１．　Ｎ　６−２がオン状態となるの
で、第１．第２の差動増幅型バッファ回路１．２がアク
ティブ状態となり、制御信号φが“Ｌ”レベルの時には
、ＭＯＳトランジスタＮ　５−１．Ｎ　５−２．Ｎ　８
−１゜Ｎ６−２がオフ状態となって、第１．第２の差動
増幅型バッファ回路１．２が非動作状態となる。

第１０図に示すバッファ回路では、ＭＯＳｌ−ランジス
タＰ１のドレインとＭＯＳトランジスタＮ３のドレイン
との間に、Ｎチャネル型ＭｏｓトランジスタＮ　５−１
のドレイン、ソース間の電流通路が挿入される。ＭＯＳ
トランジスタＰ２のドレインとＭｏ５トランジスタＮ４
のドレインとの間に、Ｎチャネル型ＭＯＳトランジスタ
Ｎ５−２のドレイン、ソース間の電流通路が挿入される
。また、ＭＯＳトランジスタＰ３のドレインとＭｏ５ト
ランジスタＮ１のドレインとの間に、Ｎチャネル型ＭＯ
ＳトランジスタＮ６−１のドレイン、ソース間の電流通
路が挿入される。Ｍｏ３トランジスタＰ４のドレインと
ＭＯＳトランジスタＮ２のドレインとの間に、Ｎチャネ
ル型ＭＯＳトランジスタＮ６−２のドレイン、ソース間
の電流通路が挿入される。上記ＭＯＳトランジスタＮ　
５−１．Ｎ　５−２゜Ｎ　６−１．Ｎ　８−２のゲート
には制御信号φが供給されて導通制御される。

上記のような構成において、制御信号φが“Ｈ”レベル
の時には、第１．第２の差動増幅型バッファ回路１，２
がアクティブ状態となり、上記各実施例に示されたバッ
ファ回路と同じ動作を行なう。

一方、制御信号φが“Ｌ”レベルの時には、第１゜第２
の差動増幅型バッファ回路１．２が非動作状態となる。

上記第９図及び第１０図に示す構成であっても基本的に
は上記各実施例に示した回路と同じ動作を行ない、同じ
効果が得られる。

第１１図に示すバッファ回路では、Ｍｏ５トランジスタ
Ｐｉ、Ｐ２のソ−ス共通接続点と第１の電位供給源Ｖｃ
ｃとの間に、Ｐチャネル型ＭＯ５トランジスタＰ６のド
レイン、ソース間の電流通路が挿入される。上記ＭＯＳ
トランジスタＰ６のゲートには第２の電位供給源ＶＳＳ
か接続されて常時導通状態に設定される。このＭＯＳト
ランジスタＰ６は負荷として働き、上記第１の差動増幅
型バッファ回路Ｉの感度の向上を図るためのものである
。また、ＭＯＳｈランジスタＮｌ、Ｎ２のソース共通接
続点と第２の電位供給源ＶＳＳとの間に、Ｎチャネル型
Ｍｏ３トランジスタＮ６のドレイン。

ソース間の電流通路が挿入される。上記ＭＯＳトランジ
スタＮ６のゲートには第１の電位供給源ＶＣＣが接続さ
れて導通設定される。このＭＯＳトランジスタＮ６は負
荷として働き、上記第２０差動増幅型バッファ回路２の
感度の向上を図るためのものである。

上記のような構成では、ＭＯＳトランジスタＰ６．Ｎ６
が等測的に抵抗として働く。ＭｏｓトランジスタＰＬ、
Ｐ２のソース電位は“Ｖｃｃｖ　ｐ６”　となり、ＭＯ
ＳトランジスタＮｌ、Ｎ２のソース電位は“Ｖｓｓ＋Ｖ
ｎ６“となる。但し、Ｖｐ６はＭＯＳトランジスタＰ６
の導通抵抗によって生ずる降下電圧、Ｍｏ８はＭＯＳト
ランジスタＮ６の導通抵抗によって上昇する電圧である
。従って、第１図に示された回路における第１の差動増
幅型バッファ回路１側の電源電圧ＶＣＣを下げ、第２の
差動増幅型バッファ回路２側の接地電位ＶＳＳを上昇さ
せるのと等価である。これによって、バッファ回路の感
度が良くなり、入力信号Ｄｉｎの僅かな変動でこのバッ
ファ回路が動作するようになる。

上記感度の向上について第１２図（ａ）（ｂ）、第１３
図乃至第１５図を参照して説明する。上記第１１図に示
した回路における第１の差動増幅型バッファ回路Ｉを分
解して要部を抽出すると、第１２図（ａ）、（ｂ）に示
すようになる。

第１２図（ａ）の回路の電圧−電流特性は、第１３図に
示すようになる。第１２図（ａ）に示した回路における
それぞれのＭｏ５トランジスタＰｉ、Ｎ３に流れる電流
１０は同じであるため、実線１１（ＭＯＳトランジスタ
Ｐ３の電圧−電流特性）と１２（ＭＯＳトランジスタＮ
３の電圧−電流特性）との交点が出力電圧ｖＯとなる。

電源電圧がＶＣＣレベルの時のＭＯＳトランジスタＰ３
の電圧−電流特性は破線１３に示すようなもので、この
破線１３と実線１２との交点が電源電圧がＶｃｃレベル
の時の出力電圧■０°となる。

上記第１゛２図（ａ）に示した回路の出力電圧■０によ
って動作が制御される第１２図（ｂ）の回路の電圧−電
流特性は、第１４図に示すようになる。実線１４−１〜
１４−４は、入力信号Ｄｉｎの変化に対するＭＯＳｌ−
ランジスタＰ２の電圧−電流特性を示している。また、
実線１５は電源電圧が“ＶｃｃＶｐ６“の時のＭＯＳｌ
−ランジスタＮ４の電圧−電流特性を示し、破線１Ｂは
電源電圧がＶｃｃの時のＭＯＳトランジスタＮ４の電圧
−電流特性を示している。第１２図（ａ）の回路と同様
に、それぞれのＭＯＳトランジスタＰ２．Ｎ４を流れる
電流が一致した点の電圧が出力信号Ｄ　ｏｕｔとなる。

電Ｒ電圧がＶＣＣレベルの時と“Ｖ　ｃｃ　−Ｖ　ｐ６
”の時の出力信号Ｄ　ｏｕｔの波形は、第１５図に示す
ようになる。実線１７で示す“Ｖｃｃ−Ｖｐ６”レベル
の時の方か破線１８で示すＶＣＣレベルの時よりも入力
信号ＤＩｎの変化に対して早く動作を開始する。

第２の差動増幅型バッファ回路２もＭＯＳトランジスタ
の導電型が異なるだけで、基本的には上記第１の差動増
幅型バッファ回路１と同様な特性となる。従って、上記
第１１図に示したバッファ回路は、第１乃至第８の実施
例回路に比べて入力信号Ｄｉｎの僅かな電位変化に対し
て動作を開始する。すなわち、感度を向上できる。

なお、第１６図に示すように第１の差動増幅型バッファ
回路１にＮチャネル型のＭＯＳトランジスタＮ５を設け
、第２の差動増幅型バッファ回路２にＰチャネル型のＭ
ＯＳトランジスタＰ５を設けても同様な効果が得られる
。また、第１７図に示すように第１の差動増幅型バッフ
ァ回路１にＰチャネル型のＭＯＳトランジスタＰ６とＮ
チャネル型のＭＯＳトランジスタＮ５を設け、第２の差
動増幅型バッファ回路２にＰチャネル型のＭＯＳトラン
ジスタＰ５とＮチャネル型のＭＯＳトランジスタＮ６を
設けても良い。更に、上記ＭＯＳトランジスタＰ６．Ｎ
６、及びＮ５．Ｐ５に代えてそれぞれ抵抗を用いること
もできる。また、抵抗に代えて、それぞれダイオードを
順方向に接続して用いても良い。

第１８図に示す回路にあっては、上記第１１図に示した
回路におけるＭＯＳｌ−ランジスタＰ６のゲートがＭＯ
ＳトランジスタＰｌ、Ｎ３のドレイン共通接続点に接続
されると共に、ＭＯＳトランジスタＮ６のゲートがＭＯ
ＳトランジスタＰ３゜Ｎ１のドレイン共通接続点に接続
されている。これらのＭＯＳトランジスタＰ６．Ｎ６は
負荷として働く。

上記第１６図乃至第１８図に示したような構成であって
も、基本的には上記第１１図に示した回路と同様な動作
を行ない、感度の向上が図れる。

［発明の効果］以上説明したように、この発明のバッファ回路によれば
、出力信号の立ち上がりあるいは立ち下がりが電源電圧
や接地電位、及び基準電位の変動に゛依存しないので、
これらの電位の変動により動作速度が低下することはな
く、出力レベルを安定化でき、デバイスの内部回路の誤
動作を抑制できる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例に係わるバッファ回路
の構成を示す回路図、第２図は上記第１図に示した回路
の通常動作時のタイミングチャート、第３図は上記第１
図に示した回路における電源電圧か低下し且つ接地電位
が上昇した場合のタイミングチャート、第４図乃至第１
１図はそれぞれこの発明の第２乃至第９の実施例に係わ
るバッファ回路の構成を示す回路図、第１２図（ａ）。（ｂ）はそれぞれ上記第１１図に示した回路の動作を説
明するためのもので第１１図の回路の一部を抽出して示
す回路図、第１３図は上記第１２図（ａ）に示した回路
の電圧−電流特性図、第１４図は上記第１２図（ｂ）に
示した回路の電圧−電流特性図、第１５図は電源電圧の
レベルの違いによる出力信号波形の差異を示すタイミン
グチャート、第１６図乃至第１８図はそれぞれこの発明
の第１０乃至第１２の実施例に係わるバッファ回路の構
成を示す回路図である。Ｐｌ・・・第１のＭＯＳトランジスタ、Ｐ２・・・第２
のＭＯＳトランジスタ、Ｎ１・・・第３のＭＯＳトラン
ジスタ、Ｎ２・・・第４のＭＯＳトランジスタ、Ｖ　ｒ
ｅｆ・・・基準電位、ＶＣＣ・・・第１の電位供給源、Ｖｓｓ・・・第２の電位供給源、ｉｎ・・・入力信号、　ｏｕｔ・・・出力信号。

Claims

【特許請求の範囲】ソースが第１の電位供給源に接続され、ゲートに基準電
位が印加される第１導電型の第１のＭＯＳトランジスタ
と、ソースが前記第１の電位供給源に接続され、ゲートに入
力信号が供給される第１導電型の第２のＭＯＳトランジ
スタと、前記第１、第２のＭＯＳトランジスタの各ドレインと第
２の電位供給源間に接続され、第２導電型のＭＯＳトラ
ンジスタを含んで構成される第１のカレントミラー回路
と、ソースが前記第２の電位供給源に接続され、ゲートに基
準電位が印加される第２導電型の第３のＭＯＳトランジ
スタと、ソースが前記第２の電位供給源に接続され、ドレインに
前記第２のＭＯＳトランジスタのドレインが接続され、
ゲートに前記入力信号が供給される第２導電型の第４の
ＭＯＳトランジスタと、前記第３、第４のＭＯＳトラン
ジスタの各ドレインと前記第１の電位供給源間に接続さ
れ、第１導電型のＭＯＳトランジスタを含んで構成され
る第２のカレントミラー回路とを具備し、前記第４のＭＯＳトランジスタのドレインと前記第２の
ＭＯＳトランジスタのドレインとの接続点から出力信号
を得るように構成してなることを特徴とするバッファ回
路。