JPH0526370B2

JPH0526370B2 -

Info

Publication number: JPH0526370B2
Application number: JP57109913A
Authority: JP
Inventors: Koichi Fujita
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1982-06-28
Filing date: 1982-06-28
Publication date: 1993-04-15
Also published as: JPS592409A

Description

【発明の詳細な説明】 (1) 発明の技術分野本発明は相補型金属酸化膜半導体（CMOS）
集積回路の入力段を構成する帰還型ラツチ付入力
回路に関する。

(2) 発明の背景 CMOS集積回路は消費電力が少ないことを第
１の特長としており、CMOS集積回路における
消費電力の低下への要求は極めて高い。ところ
が、通常のCMOSインバータをCMOS集積回路
の入力段に使用した場合、入力端子の電圧によつ
てこのCMOSインバータに定常的な電流が流れ
ることがあることはよく知られている。これを第
１図および第２図によつて説明する。

第１図は周知のCMOSインバータを示す回路
図、第２図は第１図のCMOSインバータの入力
電圧と消費電流の特性を示すグラフである。また
第２図における曲線，は、それぞれＮチヤネ
ルおよびＰチヤネルのMOSトランジスタの動作
特性を示しており、電圧V₁、V₂はそれぞれＮチ
ヤネルおよびＰチヤネルMOSトランジスタの闘
値電圧に対応し、CMOSインバータの出力電圧
が変化し始めるときの入力電圧を示している。第
１図において、入力端子が電源電圧V_CCにほぼ
等しい（より正確にはV₂〜V_CC間の）ハイレベル
(H)のときはＰチヤネルMOSトランジスタ（以下、
Ｐ−MOSと称する）Q₁はオフ、ＮチヤネルMOS
トランジスタ（以下、Ｎ−MOSと称する）Q₂は
オンであり、逆に、入力端子が接地電圧V_SSに
ほぼ等しい（より正確にはV_SS〜V₁間の）ローレ
ベル(L)のときはＰ−MOS Q₁はオン、Ｎ−MOS
Q₂はオフである。いずれの場合にも２つのトラ
ンジスタの一方がオフとなつているため、第２図
からわかるように入力電圧V〓_NがV_SSのＬレベル
およびV_CCのＨレベルのいずれの場合にもCMOS
インバータIVを流れる定常電流は零である。

とろこで、一般にマイクロコンピユータ等に含
まれるCMOSメモリ等のCMOS集積回路の入力
端子は通常、スリーステートになるバスに接続さ
れる。この場合、複数の論理回路が双方向性の入
出力端子を介してバスに接続される。入出力端子
はＨレベル、Ｌレベルおよびハイインピーダンス
の３つの状態をとり得る。バスに接続されたすべ
ての論理回路の入出力端子がハイインピーダンス
の状態において、このバスに入力端子が接続さ
れている第１図のCMOSインバータIVをそのま
まCMOS集積回路の入力段として使用する場合
を考えると、MOSトランジスタのゲートは極め
てハイインピーダンスであるから、入力端子に
CMOS集積回路駆動用の外部回路を接続しない
限り、入力端子はハイインピーダンス状態にな
つている。このため入力端子における論理レベ
ルは、静電気などの外来の電荷によつて大きく変
動し、ＬであるかＨであるかが定まらないことが
多い。もし、入力電圧がV₁〜V₂間の中間電圧状
態にあると、第２図に斜線で示したように
CMOSインバータIVを定常電流が流れる。

例えば入力端子の電位レベルがV_MであるとI_M
の定常電流が流れる。CMOSインバータIVが
CMOS集積回路の入力段インバータである場合
は、入力段CMOSインバータIVのみならず、
CMOS集積回路を構成する後段の全インバータ
にも定常電流が流れる。このようにしてCMOS
集積回路の特徴である低消費電力の特性が損われ
てしまうことがあるが、その他にも、入力の論理
レベルが変動することからCMOS集積回路の誤
動作の原因となることがあるので、CMOS集積
回路の入力段CMOSインバータの入力端子を中
間電圧状態にしないことは非常に重要なことであ
る。

(3) 従来技術と問題点従来、CMOS集積回路の入力端子がオープン
端子となつているときに、中間電圧状態を避ける
目的で入力端子をＨレベルまたはＬレベルに固定
するためのプルアツプ抵抗またはプルダウン抵抗
を入力端子に接続していた。

第３図は入力端子にプルアツプ抵抗を接続した
従来のCMOS集積回路を示す回路図である。同
図において、CMOS集積回路１は第１図と同一
の入力段CMOSインバータIVと、その出力に接
続された内部CMOS集積回路２と、CMOSイン
バータIVの入力に接続されたプルアツプ用Ｐ−
MOS Quとを備えている。Ｐ−MOS Quのソー
スはＰ−MOS Q₁およびＮ−MOS Q₂のゲート
に共通に接続されており、ゲートは設置されてお
り、ドレインには電源電圧V_CCが印加される。従
つてＰ−MOS Quは常にオンとなつている。Ｐ
−MOS Quの抵抗は入力端子に接続される外
部回路の出力トランジスタの抵抗より少なくとも
一桁だけ大であり、例えば100kΩ程度を持つ。

入力端子にCMOS集積回路１の外部回路を
接続しないで、入力端子をオープン端子にした状
態では、プルアツプ用Ｐ−MOS Quがオンにな
つているため入力端子の電位はV_CCに近いＨレ
ベルに固定される。従つて、入力端子がオープ
ン状態でもCMOSインバータIVには電流は流れ
ず、消費電力は零となり且つ誤動作は防止され
る。

しかしながら、第３図の従来回路には次の問題
がある。すなわち、CMOS集積回路１の内部の
状態を論理的に静止させたまま動作を止める、い
わゆるスタンバイモードのとき、スタンバイモー
ドの実行は通常は入力端子をローレベルにするこ
とにより行われるので入力端子は接地される
が、入力端子が接地されてＬレベルになると電源
から常にオンになつているプルアツプ用Ｐ−
MOS Quおよび入力端子を通つて電流が流れる。
このためスタンバイモードの期間中に無視するこ
とのできない程度の電力が消費される。スタンバ
イモード時にCMOS集積回路内部を流れる電流
は高々1μAであることが要求されるが、例えばプ
ルアツプ用Ｐ−MOS Quの抵抗が100kΩで電源
電圧が5Vの場合、スタンバイモード時にＰ−
MOS Quを流れる電流は50μAにもなる。スタン
バイモード用電源は通常、小型乾電池などのバツ
テリで実現されるが、上記大電流の故にバツテリ
の寿命は短縮され、ひいてはスタンバイモードの
可能期間は短かいという問題がある。

スタンバイモード時における消費電力を少なく
するためには、プルアツプ用Ｐ−MOS Quを
CMOS集積回路の外部で入力端子に外付部品
として接続すればよいが、この場合は、外付部品
の増加による装置のコスト上昇とか、外付回路の
実装密度が低下するという問題がある。

(4) 発明の目的従つて本発明の主たる目的はCMOS集積回路
のスタンバイモード時における消費電力を外付部
品の付加をすることなく低下せしめることにあ
る。

(5) 発明の構成上記の目的を達成するための本発明の要旨は、
CMOS集積回路の入力端子に接続され、該
CMOS集積回路の入力段を構成する入力段
CMOSインバータ、および該入力段CMOSイン
バータに並列に接続され、該入力段CMOSイン
バータの出力を入力端に帰還する帰還用CMOS
インバータを具備し、該帰還用CMOSインバー
タは、ＮチヤネルMOSトランジスタとＰチヤネ
ルMOSトランジスタとが電源線間に直列に接続
されてなり、該ＮチヤネルMOSトランジスタの
オン抵抗と該ＰチヤネルMOSトランジスタのオ
ン抵抗のいずれか一方が他方に対して小さいこと
を特徴とする帰還型ラツチ付入力回路にある。

(6) 発明の実施例以下、本発明の実施例を第４図によつて説明す
る。

第４図は本発明の一実施例によるCMOS集積
回路を示す回路図である。同図において、第３図
の回路と同一部分には同一の参照番号を附してあ
る。第３図の従来例と異なるところは、第３図の
プルアツプ用Ｐ−MOS Quに替えて、第４図の
実施例では入力段CMOSインバータIVに並列に
接続されたCMOSインバータ３が設けられてい
ることである。CMOSインバータ３はＰ−MOS
Q_PとＮ−MOS Q_Nからなつており、Q_PとQ_Nのゲ
ート、すなわちCMOSインバータ３の入力は入
力段CMOSインバータIVの出力に接続されてお
り、Q_PのドレインとQ_Nのドレインとの接続点、
すなわちCMOSインバータ３の出力は入力段
CMOSインバータIVの入力に接続されている。
Q_Pのソースは電源V_CCに接続されてお、Q_Nのソー
スは接地されている。接地電位V_SSは、以下の説
明では0Vとする。こうして、CMOSインバータ
３は帰還用CMOSインバータとなつている。以
下、CMOSインバータ３を帰還用CMOSインバ
ータと称する。Q_PおよびQ_Nの持つオン抵抗は入
力端子に接続される外部回路の出力トランジス
タのオン抵抗より少なくとも一桁だけ大であり、
例えば100kΩ程度の値を保つ。帰還用CMOSイン
バータ３は、入力端子がオープン状態にあると
きにその電圧がQ_Pのしきい値電圧とQ_Nのしきい
値電圧の間の中間電圧状態になるのを防ぐための
ラツチ回路となる。

例えば、入力端子の電位がＨレベルに近い中
間電圧状態のとき、入力段CMOSインバータIV
の出力はＬレベルに近くなり、これを受けた帰還
用CMOSインバータ３においては、Q_Pがオン、
Q_Nがオフとなつて帰還用CMOSインバータ３の
出力がＨレベルとなり、こうして入力端子はＨ
レベルに固定される。同様にして、入力端子が
Ｌレベルに近い中間電圧状態のときはQ_Pがオフ、
Q_Nがオンとなつて入力端子はＬレベルに固定
される。

入力端子がV_CC／２に近い中間電圧状態にお
いて帰還用CMOSインバータ３をプルアツプ回
路として使用する場合は、Q_Pのオン抵抗をQ_Nの
オン抵抗より小としておけばよく、プルダウン回
路として使用する場合は、Q_Nのオン抵抗をQ_Pの
オン抵抗より小としておけばよい。

帰還用CMOSインバータ３のQ_Pのオン抵抗と
Q_Nのオン抵抗が同一である場合、帰還用CMOS
インバータ３の入力に、ＨでもＬでもないV_CC／
２相当の中間電圧が印加されると、帰還用
CMOSインバータ３の出力もV_CC／２相当になつ
てしまい、その結果入力端子はV_CC／２相当と
なつてしまう。

通常、入力段のCMOSインバータIVと、その
後段に接続される内部CMOS集積回路中の
CMOSインバータやCMOS論理ゲートの論理し
きい値電圧は共にV_CC／２となつている。ここ
で、論理しきい値電圧とはCMOSインバータの
入力電圧と出力電圧とが等しくなるときの入力電
圧という。CMOSインバータを構成するＰチヤ
ネルトランジスタとＮチヤネルトランジスタのコ
ンダクタンスが等しく、且つ、Ｐチヤネルトラン
ジスタのしきい値電圧の絶対値とＮチヤネルトラ
ンジスタのしきい値電圧の絶対値とが等しい場合
は、論理しきい値電圧は1/2（V_CC−V_SS）＝1/2
V_CCとなる。入力端子がV_CC／２相当の中間電
圧状態となつた後、その入力端子が上記のよう
に帰還用CMOSインバータ３によりV_CC／２に自
己バイアスされると、上記の入力段CMOSイン
バータIVもV_CC／２を出力するから、その後段の
内部回路のCMOSインバータもV_CC／２を出力す
ることになり、多数のCMOSインバータや論理
ゲートで大きな定常電流が流れる。

そこで、本発明では、帰還用インバータ３にお
いてトランジスタQ_p，Q_oのオン抵抗は異ならし
めるようにした。

第５図はチヤネル長及びチヤネル幅を変えてＰ
チヤネル、Ｎチヤネルトランジスタのオン抵抗の
比を変えたときの、インバータの論理しきい値の
変化を示すグラフである。同図において、原点を
通る直線V_tは、入力電圧（Vin）＝出力電圧
（Vout）となる点を示す。また、原点は入力電圧
Vin＝V_SS＝0Vのときの出力電圧を示している。
第５図において、入力電圧VinをV_SSからV_CCに向
けて上昇させていくとき、出力電圧Voutの降下
しはじめる点V₁はＮチヤネルトランジスタQ_Nの
ゲート・ソース間電圧がしきい値電圧V_th(N)を越
えはじめる点であり、出力電圧VoutがV_SSになつ
た点V₂はＰチヤネルトランジスタQ_Pのソース・
ゲート間電圧がしきい値電圧｜V_th(W)｜より小と
なるはじめる点である。Q_PとQ_Nのオン抵抗が等
しい通常の場合は帰還用CMOSインバータ３の
論理しきい値電圧VγはV_CC／２である。これに対
し、Q_Pのオン抵抗をQ_Nのオン抵抗より小さくす
ると、帰還用CMOSインバータ３の論理しきい
値電圧VγはV_CC／２より大きくなる。逆に、O_N
のオン抵抗をQ_Pのオン抵抗より小さくすると、
帰還用CMOSインバータ３の論理しきい値電圧
VγはV_CC／２より小さくなる。

尚、Q_P又はQ_Nのオン抵抗は、トランジスタ製
造時において、各トランジスタのチヤネル幅Ｗと
チヤネル長Ｌの比を小さくすることにより、大き
くすることができる。Q_P，Q_Nのオン抵抗は、そ
のゲート電圧、ドレイン電圧によつて当然変化す
るが、上記Q_P，Q_Nのオン抵抗は、同一バイアス
条件下で所望のオン抵抗比を得るようにＷ／Ｌを
設計することにより得られる。

第４図のQ₁，Q₂，Q_P，Q_Nのソース・ドレイン
間電圧V_DS−ドレイン電流IDの特性例を第６図か
ら第９図に示す。第６図から第９図ではVss＝
0Vとしてある。

第６図及び第７図はトランジスタQ₁及びQ₂の
特性例を示すグラフである。同図に示すように、
入力段CMOSインバータIVについて、Ｐチヤネ
ルMOSトランジスタQ₁とＮチヤネルMOSトラン
ジスタQ₂の（チヤネル幅／チヤネル長）を、そ
れぞれ（40μｍ／2μｍ）、（20μｍ／2μｍ）の条件
で、そのV_DS−ID特性は、ＰチヤネルMOSトラ
ンジスタQ₁のV_DS、V_Gの絶対値をとつたもの（つ
まり、ソース・ドレイン間電圧差、ゲート・ソー
ス間電圧差）とＮチヤネルMOSトランジスタQ₂
の特性が略一致する。よつて、Q₁，Q₂のオン抵
抗は、例えば、電源電圧5Vであつて、ソース・
ドレイン間電圧差が共に2.5V、入力に1/2V_CCが
印加されてソース・ゲート電圧差が共に2.5Vの
ときには、ドレイン電流IDが共に約２ｍＡ流れ
るため、同じ約1.25kΩ抵抗値となる。

一方、帰還用CMOSインバータ３の、Ｐチヤ
ネルMOSトランジスタQ_PとＮチヤネルMOSトラ
ンジスタQ_Nの（チヤネル幅／チヤネル長）を、
それぞれ（4μｍ／4μｍ）、（4μｍ／16μｍ）とする
と、Q_PのV_DS−ID特性は第８図のようになり、Q_N
のV_DS−ID特性は、第９図の一点鎖線のようにな
る。オン抵抗は、例えば、電源電圧5Vであつて、
ソース・ドレイン間電圧差が共に2.5V、入力に
１／２V_CCが印加された場合、ＰチヤネルMOSトラ
ンジスタQ_PとＮチヤネルMOSトランジスタQ_Nと
では、ドレイン電流IDがそれぞれ100μA、100μA
以下となり、抵抗値約25kΩ、25kΩ以上となる。
なお、ＮチヤネルMOSトランジスタQ_Nの（チヤ
ネル幅１チヤネル長）が（4μｍ／4μｍ）のとき
は、そのV_DS−ID特性は第９図の破線となり、Ｐ
チヤネルMOSトランジスタQ_Pのオン抵抗より小
さくなる。また、ＮチヤネルMOSトランジスタ
Q_Nを（4μｍ／8μｍ）とすると、そのV_DS−ID特性
は第９図の実線となり、ＰチヤネルMOSトラン
ジスタQ_Pのオン抵抗と同じになる。

帰還用CMOSインバータ３を構成するトラン
ジスタQ_P，Q_Nをそれぞれ第８図の実線及び第９
図の一点鎖線又は破線に示す特性を持つように構
成する（ＰチヤネルMOSトランジスタQ_PとＮチ
ヤネルMOSトランジスタQ_Nのオン抵抗を異なら
せる）ことによつて、第５図で説明したように、
帰還用CMOSインバータ３の論理しきい値電圧
を入力段CMOSインバータIVの論理しきい値電
圧と異ならしめることができる。

例えば、第５図及び第９図に一点鎖線で示され
るようにQ_Nのオン抵抗がQ_Pのオン抵抗より大の
場合は、入力信号電圧が入力段CMOSインバー
タIVの論理しきい値電圧（1/2V_CC）程度のとき
には、入力段CMOSインバータIVは1/2V_CCを出
力しようとするが、その出力1/2V_CCを入力した
帰還用CMOSインバータ３は1/2V_CC以上の電圧
を出力し、その結果、入力段CMOSインバータ
IVの出力がＬレベル（Vssレベル）になる。

逆に、第５図及び第９図に破線で示されるよう
にQ_Nのオン抵抗がQ_Pのオン抵抗より小の場合は、
入力端子の電圧が1/2V_CC程度のとき帰還用
CMOSインバータ３は1/2V_CC以下の電圧を出力
するので、入力段CMOSインバータIVの出力が
Ｈレベル（V_CCレベル）になる。この様に、帰還
用CMOSインバータ３のＰチヤネルMOSトラン
ジスタQ_PとＮチヤネルMOSトランジスタQ_Nのオ
ン抵抗を異ならせることにより、帰還用CMOS
インバータ３の論理しきい値電圧と入力段
CMOSインバータIVの論理しきい値電圧とを異
ならせることができる。したがつて、入力端子
の電圧がV_CC／２程度であつても、入力端子が
V_CC／２相当の中間電圧状態に維持されることは
なく、帰還用CMOSインバータ３の働きにより、
入力端子はＨまたはＬにラツチされるので入力
段インバータIVを流れる定常電流は零である。
また、帰還用CMOSインバータ３の入力電圧も
入力段CMOSインバータIVの働きによりＬまた
はＨにラツチされるので、帰還用CMOSインバ
ータ３を流れる定常電流も零である。入力段
CMOSインバータIVの出力に接続される内部回
路２を構成するCMOSインバータの各々の論理
しきい値電圧はV_CC／２である。したがつて、入
力段CMOSインバータIVの出力がＨまたはＬに
固定されると、内部回路２を流れる定常電流も零
になる。

入力端子の電圧がV₁とV₂の間で且つV_CC／２
近傍から離れた値のときで、帰還用CMOSイン
バータ３の論理しきい値電圧近傍の電圧を帰還用
CMOSインバータ３が入力段CMOSインダータ
IVの出力から受け取る場合があり得るが、この
場合でも、入力端子または入力段CMOSイン
バータIVの出力端子に乗るノイズ等により、入
力端子または出力端子は容易にＬまたはＨとな
り、一旦ＬまたはＨになつたあとは入力段
CMOSインバータIV及び帰還用CMOSインバー
タ３により入力端子はＬまたはＨにラツチされ
る。したがつて、入力端子が中間電圧状態にな
る場合は極めて稀な一瞬である。

この稀な一瞬の状態がどうであろうと、その稀
な一瞬以外では、入力端子の電圧が帰還用
CMOSインバータ３の論理しきい値電圧近傍の
場合、あるいは、帰還用CMOSインバータ３が
その論理しきい値電圧近傍の電圧を受け取る場合
は、入力端子の電圧がV₁以下、V₂以上、V₁と
V₂の間のいずれの場合も、入力端子はＨまた
はＬにラツチされるので、帰還用CMOSインバ
ータ３を構成するトランジスタのオン抵抗を異な
らせたことにより入力端子の中間電圧状態をさけ
ることができ、中間電圧状態がなくなれば内部回
路２を流れる定常電流はなくなる。

より詳細に説明すると、帰還用CMOSインバ
ータ３を構成するＮチヤネルMOSトランジスタ
とＰチヤネルMOSトランジスタとのオン抵抗を
異ならせてあることにより帰還用CMOSインバ
ータ３の論理しきい値電圧を入力段CMOSイン
バータIVの論理しきい値電圧と異なつており、
しかもCMOSインバータを流れる貫通電流は、
入力電圧が論理しきい値電圧のときが最大であ
り、論理しきい値電圧からずれるにしたがつて減
少するので、入力端子の電圧が1/2V_CC近傍か
ら離れており、且つ帰還用CMOSインバータ３
の論理しきい値電圧近傍となつている場合に入力
段CMOSインバータIVを流れる電流は帰還用
CMOSインバータ３を流れる電流より少なく、
従つて内部回路２内の各CMOSインバータを流
れる電流も帰還用CMOSインバータ３を流れる
電流より少ない。

一般に、CMOSインバータを構成するトラン
ジスタの抵抗値は、入力電圧の変化に応じて非線
型に変化するものであり、例えば、入力電圧が1/
２V_CCのときの入力段CMOSインバータIVを構成
するＰチヤネルトランジスタQ₁の抵抗値および
ＮチヤネルトランジスタQ₂の抵抗値をそれぞれ
Ｒとする。入力電圧が1/2V_CC＋α（α＞０）とな
つた場合、ＰチヤネルトランジスタQ₁の抵抗値
はＲ＋βとなり、ＮチヤネルトランジスタQ₂の
抵抗値はＲ−β′となるが、上記非線型な変化のた
めに、オフに向かうトランジスタの抵抗値の増大
量のほうがオンに向かうトランジスタの抵抗値の
減少量よりも大きく、β＞β′となる。よつて、合
成抵抗2R＋β−β′は、入力電圧が1/2V_CCの時の
合成抵抗2Rより大きくなる。例えば、入力端子
の電圧が1/2V_CCの場合のトランジスタQ₁およ
びQ₂の抵抗値をそれぞれ10KΩとし、電流電圧を
5Vとすると、入力段CMOSインバータIVを流れ
る貫通電流は0.25ｍＡであるが、入力端子の電
圧が1/2V_CC＋αになつた場合に、Ｐチヤネルト
ランジスタQ₁の抵抗値は10KΩだけ増大して
20KΩとなるが、ＮチヤネルトランジスタQ₂の抵
抗値は3KΩしか減少せずに7KΩとなり、合成抵
抗は27KΩなので、貫通電流は0.18ｍＡとなり、
入力端子の電圧が1/2V_CCの場合より少なくな
る。

したがつて、帰還用CMOSインバータ３を構
成するトランジスタのオン抵抗を異ならしめた場
合に入力段CMOSインバータIV及び内部回路２
を構成する各CMOSインバータを上記稀な一瞬
に流れる電流でも、帰還用CMOSインバータ３
を構成するトランジスタのオン抵抗を等しくした
場合（帰還用CMOSインバータ３の論理しきい
値電圧が１／2V_CCの場合）において、入力端子
が中間電圧状態になつたときに入力段CMOS
インバータIV及び内部回路２に流れる電流に比
べて少なくて済む。

また、入力端子を接地して、CMOS集積回
路をスタンバイモードにしても、帰還用CMOS
インバータ３の中のＰチヤネルMOSトランジス
タQ_Pはオフとなるので、第３図の従来例のよう
な定常電流は流れない。

(7) 発明の効果以上説明したように、本発明によれば、
CMOS集積回路の入力段CMOSインバータにオ
ン抵抗の異なるMOSトランジスタからなる帰還
用CMOSインバータを並列接続したことにより、
プルアツプ抵抗またはプルダウン抵抗等の外付け
部品の付加をすることなくCMOS集積回路の入
力端子がオープン状態のときの電力消費のみなら
ず該入力端子を接地したスタンバイモードにおけ
る電力消費も大幅に削減される。スタンバイモー
ドにおける電力消費が少なくなつたことにより、
CMOS集積回路のスタンバイモード用電源の寿
命が長くなり、この結果、CMOS集積回路のス
タンバイモード可能期間は長くなる。

【図面の簡単な説明】

第１図は周知のCMOSインバータを示す回路
図、第２図は第１図のCMOSインバータの入力
電圧・消費電流特性を示すグラフ、第３図は入力
端子にプルアツプ抵抗を接続した従来のCMOS
集積回路を示す回路図、第４図は本発明の一実施
例によるCMOS集積回路を示す回路図、第５図
は帰還型インバータの閾値の変化を説明する入出
力特性図、そして第６図〜第９図はそれぞれトラ
ンジスタQ₁，Q₂，Q_P，Q_NのV_DS−ID特性を示す
グラフである。２……内部CMOS集積回路、３……帰還用
CMOSインバータ、１０……CMOS集積回路、
IV……入力段CMOSインバータ、……入力端
子。

Claims

【特許請求の範囲】

１ CMOS集積回路の入力端子に接続され、該
CMOS集積回路の入力段を構成する入力段
CMOSインバータ、および該入力段CMOSイン
バータに並列に接続され、該入力段CMOSイン
バータの出力を入力端に帰還する帰還用CMOS
インバータを具備し、該帰還用CMOSインバー
タは、ＮチヤネルMOSトランジスタQ_NとＰチヤ
ネルMOSトランジスタQ_Pとが電源線間に直列に
接続されてなり、該ＮチヤネルMOSトランジス
タQ_Nのオン抵抗と該ＰチヤネルMOSトランジス
タQ_Pのオン抵抗のいずれか一方が他方に対して
小さいことを特徴とする帰還型ラツチ付入力回
路。