JPH03283713A - Output circuit - Google Patents

Output circuit

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JPH03283713A
JPH03283713A JP2081342A JP8134290A JPH03283713A JP H03283713 A JPH03283713 A JP H03283713A JP 2081342 A JP2081342 A JP 2081342A JP 8134290 A JP8134290 A JP 8134290A JP H03283713 A JPH03283713 A JP H03283713A
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Abstract

PURPOSE:To reduce output noise of a complementary MOS large scale semiconductor integrated circuit (CMOS-LSI) of a high speed switching by applying level conversion of a small amplitude level from a CMOS level to the output circuit of the CMOS-LSI. CONSTITUTION:First and 2nd MOS transistors(TRs) 5, 6 are inserted between high and low level power supply voltages Vcc,Vss and an output terminal OUT. Moreover, a 1st differential amplifier circuit 1 comparing a 1st reference voltage VOH being a high level and a voltage at the output terminal OUT and a 2nd differential amplifier circuit 2 comparing a 2nd reference voltage VOH being a low level and the voltage at the output terminal OUT are provided. Furthermore, 1st, 2nd logic gates 3, 4 are provided, which receive outputs of the 1st and 2nd differential amplifier circuits 1, 2 and an input voltage Vin and whose outputs N3, N4 apply the conduction control of the 1st, 2nd MOS TRs 5, 6. Then as the 1st and 2nd reference voltages VOH, VOL being high and low levels, high and low levels such as TTL or ECL levels are used. Then an output of a small amplitude such as the TTL level or the ECL level is obtained.

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はＣＭＯＳ−ＬＳＩ　（相補ＭＯＳ型高集積化
半導体集積回路）におけるデータ出力回路に係り、特に
実装ボード上のＬＳＩ相互間で信号伝達を高速に行う必
要があるＬＳＩに使用される出力回路に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to a data output circuit in a CMOS-LSI (complementary MOS type highly integrated semiconductor integrated circuit), and in particular, to an LSI interconnection circuit on a mounting board. The present invention relates to output circuits used in LSIs that require high-speed signal transmission between devices.

（従来の技術） 従来、ＣＭＯＳプロセスで作られるＬＳＩの出力はＣＭ
ＯＳドライバで駆動されるため、通常はＯｖの接地電圧
Ｖｓｓと数Ｖ程度の電源電圧Ｖｃｃとの間の振幅を持つ
。一方、バイポーラトランジスタを搭載したＬＳＩは、
内部回路をＴＴＬ　（トランジスタートランジスタ論理
）ゲートで構成するか、ＥＣＬ　（エミッタ結合論理）
ゲートで構成するかにより、それぞれＴＴＬレベル、Ｅ
ＣＬレベルの信号を出力する。又、最近、ＣＭＯＳデバ
イスを高速に駆動する必要性から、ＣＭＯＳデバイスで
ＥＣＬレベルの出力信号を得る回路が工夫されており、
例えば、ｒ　Ｅ、５ｅｅｒｅｌｎｃｋ、　Ｊ、Ｄｊｋｋ
ｅｎ、　Ｈ，Ｊ、Ｓｃｈｎｍａｃｈｅｒ。(Prior art) Conventionally, the output of an LSI manufactured using a CMOS process is CM
Since it is driven by an OS driver, it usually has an amplitude between the ground voltage Vss of Ov and the power supply voltage Vcc of about several volts. On the other hand, LSIs equipped with bipolar transistors are
Configure the internal circuit with TTL (transistor-transistor logic) gates or ECL (emitter-coupled logic)
Depending on whether it is configured with gates, TTL level and E
Outputs a CL level signal. In addition, recently, due to the need to drive CMOS devices at high speed, circuits for obtaining ECL level output signals from CMOS devices have been devised.
For example, r E, 5eerelnck, J, Djkk
en, H.J., Schnmacher.

＠ＣＭＯ８５ｕｂｎａｎｏｓｅｃｏｎｄ　ｔｒｕｅ−Ｅ
ＣＬ　１ｅｖｅｌ　ｏｕｔｐｕｔｂｕｙｅｒ　　ＶＬＳ
Ｉ　ＳＹＭＰＯ８ＩＵＭ　１９８９　［１，１３Ｊ、ｒ
　Ｐ、Ｍｅｔｚ　　Ａ　ＣＭＯＳ　ｔｏ　１００Ｋ　Ｅ
ＣＬ　Ｉｎｔｅｒｆ’ｉｃｅＣ１ｒｃｕｉｔ”　　Ｉｓ
！３ＣＣ１９８９ｐｐ、２２６Ｊ　、　ｒ　Ｓ、Ｒ，Ｎ
ｅ１ｅｒ　ｅｔａｌ”　　Ａ　　２−ｕｌ　　ＣＮＯ８
Ｄｌｇｌｔａｌ　　ＡｄａｐｔｉＶｅ　Ｅｑｕａｌｉｚ
ｅｒＣｈｌｐ　ｆｏｒ　ＱＡＮ　Ｄｉｇｌｔａｌ　Ｒａ
ｄｌｏ　Ｍｏｄｅ”　ＩＥＥＥＪｏｕｒｎａｌ　　ｏｒ
　５ｏｌｌｄ−８ｔａｔｅ　Ｃ１ｒｃｕ１ｔｓ　ｖｏｌ
、２３　　Ｎｏ、５１９８８Ｊ等で発表されている。@CMO85ubnanosecond true-E
CL 1level output buyer VLS
I SYMPO8IUM 1989 [1,13J, r
P, Metz A CMOS to 100K E
CL Interf'iceC1rcuit" Is
! 3CC1989pp, 226J, rS,R,N
e1er etal” A 2-ul CNO8
Dlgltal AdaptiVe Qualiz
erChlp for QAN Digital Ra
dlo Mode” IEEE Journal or
5old-8tate C1rcults vol.
, 23 No., 51988J, etc.

（発明が解決しようとする課題） ところで、ＣＭＯＳデバイスはその低消費電力性という
特徴から、今後もＬＳＩの主流であり続けると思われる
。しかし、ＣＭＯＳレベル（Ｖｓｓ％Ｖｃｃ間の振幅）
の出力は振幅が大きく、高速にスイッチングさせると、
冥装ボード上のインダクタンス成分の影響により大きな
ノイズが発生するため、今後、ＣＭＯＳデバイスは高速
なシステムを設計には不向きとなる。(Problems to be Solved by the Invention) By the way, CMOS devices are expected to continue to be the mainstream LSI in the future because of their low power consumption characteristics. However, the CMOS level (amplitude between Vss%Vcc)
The output has a large amplitude, and when switched at high speed,
In the future, CMOS devices will become unsuitable for designing high-speed systems because a large amount of noise will be generated due to the influence of the inductance component on the hidden board.

一方、ＴＴＬレベル、ＥＣＬレベルの出力であれば、振
幅が小さい分、高速でスイッチングさせてもノイズの発
生が少なく、設計は容易である。On the other hand, if the output is at TTL level or ECL level, the amplitude is small, so even if switching is performed at high speed, less noise is generated, and the design is easy.

実際、キャブシュ・メモリ等、高速性が要求されている
分野では、現在、既にＥＣＬレベルのインターフェース
を持っている。ところが、バイポーラトランジスタによ
るＥＣＬゲートは消費電流が多いという欠点があり、チ
ップの温度上昇を抑えるために放熱板付きの特別なパッ
ケージを必要とする等の不利な面がある。また、ＴＴＬ
ゲートはＥＣＬゲート程消費電流は大きくならないが、
ＣＭＯＳデバイスと比べてはるかに大きな電流を消費す
る。In fact, fields that require high speed, such as cache memory, already have ECL-level interfaces. However, the ECL gate using a bipolar transistor has disadvantages in that it consumes a large amount of current, and requires a special package with a heat sink to suppress the temperature rise of the chip. Also, TTL
Although the current consumption of the gate is not as large as that of the ECL gate,
Consumes much more current than CMOS devices.

また、ＣＭＯ８回路でＥＣＬレベルを出力する方式も種
々提案されているが、いずれも動作速度、消費電流の点
で満足のいくものではなかった。Furthermore, various methods have been proposed for outputting the ECL level using a CMO8 circuit, but none of them are satisfactory in terms of operating speed and current consumption.

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、ＣＭＯ８構成であるにもかかわらず
にＴＴＬレベルやＥＣＬレベル等の小振幅の出力を得る
ことができる出力回路を提供することにある。This invention was made in consideration of the above circumstances, and its purpose is to provide an output circuit that can obtain small amplitude outputs such as TTL level and ECL level despite having a CMO8 configuration. It is about providing.

〔発明の構成〕[Structure of the invention]

（課題を解決するための手段とその作用）この発明の出
力回路は、高電位側の電源電圧と出力端子との間に挿入
されたｉｌｌのＭＯＳトランジスタと、低電位側の電源
電圧と上記出力端子との間に挿入された一第２のＭＯＳ
トランジスタと、高電位側の第１の基準電圧と上記出力
端子の電圧の大小を比較する第１の差動増幅回路と、低
電位側の第２の基準電圧と上記出力端子の電圧の大小を
比較する第２の差動増幅回路と、上記１ｉ！１の差動増
幅回路の出力及び入力電圧が供給され、その出力で上記
第１のＭＯＳトランジスタの導通制御が行われる第１の
論理ゲートと、上記第２の差動増幅回路の出力及び入力
電圧が供給され、その出力で上記第２のＭＯＳトランジ
スタの導通制御が行われる第２の論理ゲートとを具備し
たことを特徴とする。(Means for Solving the Problems and Their Effects) The output circuit of the present invention includes an ill MOS transistor inserted between a power supply voltage on a high potential side and an output terminal, a power supply voltage on a low potential side, and the above output terminal. The first and second MOS inserted between the terminal
a transistor; a first differential amplifier circuit that compares the magnitude of the voltage at the output terminal with a first reference voltage on the high potential side; and a second differential amplifier circuit that compares the magnitude of the voltage at the output terminal with a second reference voltage on the low potential side; The second differential amplifier circuit to be compared and the above 1i! a first logic gate to which the output and input voltage of the first differential amplifier circuit are supplied and whose output controls the conduction of the first MOS transistor; and the output and input voltage of the second differential amplifier circuit. and a second logic gate to which conduction of the second MOS transistor is controlled by the output thereof.

上記構成でなる出力回路では、高電位側のｊｌｉｌｌの
基準電圧及び低電位側の第２の基準電圧としてＴＴＬレ
ベルやＥＣＬレベル等の高論理レベル及び低論理レベル
を供給することにより、ＭＯＳレベルの入力信号がＴＴ
ＬレベルやＥＣＬレベルの振幅を持つ信号にレベル変換
される。In the output circuit having the above configuration, the MOS level can be changed by supplying high logic levels and low logic levels such as TTL level and ECL level as the jll reference voltage on the high potential side and the second reference voltage on the low potential side. Input signal is TT
The level is converted to a signal having an amplitude of L level or ECL level.

また、この発明の出力回路は、高電位側の電源電圧と出
力端子との間に挿入されたＭＯＳトランジスタと、基準
電圧と上記出力端子の電圧の大小を比較する差動増幅回
路と、上記差動増幅回路の出力及び入力電圧が供給され
、その出力で上記ＭＯＳトランジスタの導通制御が行わ
れる論理ゲートとを具備したことを特徴とする。Further, the output circuit of the present invention includes a MOS transistor inserted between a high-potential side power supply voltage and an output terminal, a differential amplifier circuit that compares the magnitude of a reference voltage and a voltage of the output terminal, and The present invention is characterized by comprising a logic gate to which the output and input voltage of the dynamic amplifier circuit are supplied, and whose output controls the conduction of the MOS transistor.

上記構成でなる出力回路では、基準電圧としてＴＴＬレ
ベルやＥＣＬレベル等の高論理レベルを供給することに
より、ＭＯＳレベルの高論理レベル入力信号がＴＴＬレ
ベルやＥＣＬレベルの高論理レベル信号にレベル変換さ
れる。In the output circuit having the above configuration, by supplying a high logic level such as TTL level or ECL level as a reference voltage, a high logic level input signal of MOS level is converted into a high logic level signal of TTL level or ECL level. Ru.

さらにこの発明の出力回路は、高電位側の電源電圧と出
力端子との間に挿入された第１のＭＯＳトランジスタと
、基準電圧と上記出力端子の電圧の大小を比較する差動
増幅回路と、上記差動増幅回路の出力及び入力電圧が供
給され、その出力で上記第１のＭＯＳトランジスタの導
通制御が行われる論理ゲートと、低電位側の電源電圧と
上記出力端子との間に挿入され、上記入力電圧が直接も
しくは反転回路を介してゲートに供給されるｍ２のＭＯ
Ｓトランジスタとを具備したことを特徴とする。Furthermore, the output circuit of the present invention includes a first MOS transistor inserted between a high-potential side power supply voltage and an output terminal, a differential amplifier circuit that compares the voltage of the output terminal with a reference voltage; inserted between a logic gate to which the output and input voltage of the differential amplifier circuit are supplied and conduction control of the first MOS transistor is performed by the output, and the power supply voltage on the low potential side and the output terminal; m2 MO where the above input voltage is supplied to the gate directly or via an inverting circuit
It is characterized by comprising an S transistor.

上記構成でなる出力回路では、基準電圧としてＴＴＬレ
ベルやＥＣＬレベル等の高論理レベルを供給することに
より、ＭＯＳレベルの高論理レベル入力信号がＴＴＬレ
ベルやＥＣＬレベルの高論理レベル信号にレベル変換さ
れる。In the output circuit having the above configuration, by supplying a high logic level such as TTL level or ECL level as a reference voltage, a high logic level input signal of MOS level is converted into a high logic level signal of TTL level or ECL level. Ru.

（実施例） 以下、図面を参照してこの発明を実施例により説明する
。(Examples) Hereinafter, the present invention will be explained by examples with reference to the drawings.

第１図はこの発明の出力回路の第１の実施例による構成
を示す回路図である。この実施例回路は、ＣＭＯＳ−Ｌ
ＳＩに内蔵され、ＭＯＳレベルの信号をＴＴＬレベルも
しくはＥＣＬレベルの信号に変換して出力するものであ
る。FIG. 1 is a circuit diagram showing the configuration of a first embodiment of an output circuit of the present invention. This example circuit is a CMOS-L
It is built into the SI and converts a MOS level signal into a TTL level or ECL level signal and outputs it.

ＭＯＳトランジスタを用いて構成された差動増幅回路１
の非反転入力端子（＋端子）には第１の基準電圧として
ＴＴＬレベルもしくはＥＣＬレベルの高論理レベルに対
応した電圧ＶＯＨ（例えば、ＴＴＬｌｚベルノ場合は２
．４Ｖ、ＥＣＬｌｚベルの場合は４．２Ｖ）が供給され
、反転入力端子（一端子）には出力端子Ｏｕｔの電圧Ｖ
ｏｕｔが供給される。同様に、ＭＯＳトランジスタを用
いて構成された差動増幅回路２の非反転入力端子（子端
子）には第２の基準電圧としてＴＴＬレベルもしくはＥ
ＣＬレベルの低論理レベルに対応した電圧ＶＯＬ（例え
ば、ＴＴＬレベルの場合はＱ、４Ｖ、ＥＣＬレベルの場
合は３．３Ｖ）が供給され、反転入力端子（一端子）に
は上記出力電圧Ｖｏｕｔが供給される。上記差動増幅回
路１の出力信号Ｎ１及びＣＭＯＳレベルの入力信号Ｖｉ
ｎ（ＶｓｓとＶｃｃとの間の振幅を持つ）はＭＯＳトラ
ンジスタを用いて構成されたＮＡＮＤゲート３に供給さ
れ、上記差動増幅回路２の出力信号Ｎ２及び上記入力信
号ＶｉｎはＭＯＳトランジスタを用いて構成されたＮＯ
Ｒゲート４に供給される。Differential amplifier circuit 1 configured using MOS transistors
The non-inverting input terminal (+terminal) of
．． 4V, 4.2V in the case of ECLlz bell) is supplied, and the voltage of the output terminal Out is supplied to the inverting input terminal (one terminal).
out is supplied. Similarly, the non-inverting input terminal (child terminal) of the differential amplifier circuit 2 configured using MOS transistors has a TTL level or E as a second reference voltage.
A voltage VOL corresponding to the low logic level of the CL level (for example, Q, 4V for TTL level, 3.3V for ECL level) is supplied, and the above output voltage Vout is supplied to the inverting input terminal (one terminal). Supplied. The output signal N1 of the differential amplifier circuit 1 and the CMOS level input signal Vi
n (having an amplitude between Vss and Vcc) is supplied to a NAND gate 3 configured using MOS transistors, and the output signal N2 of the differential amplifier circuit 2 and the input signal Vin are configured using MOS transistors. configured no.
It is supplied to R gate 4.

一方、高電位側の電源電圧Ｖｃｃと出力端子Ｏｕｔとの
間にはＰチャネルのＭＯＳトランジスタ５が、低電位側
の電源電圧Ｖｓｓと出力端子Ｏｕｔとの間にはＮチャネ
ルのＭＯＳトランジスタロがそれぞれ挿入されており、
トランジスタ５のゲートには上記ＮＡＮＤゲート３の出
力信号Ｎ３が、トランジスタ６のゲートには上記ＮＯＲ
ゲート４の出力信号Ｎ４がそれぞれ供給される。On the other hand, a P-channel MOS transistor 5 is connected between the power supply voltage Vcc on the high potential side and the output terminal Out, and an N-channel MOS transistor 5 is connected between the power supply voltage Vss on the low potential side and the output terminal Out. has been inserted,
The output signal N3 of the NAND gate 3 is applied to the gate of the transistor 5, and the output signal N3 of the NAND gate 3 is applied to the gate of the transistor 6.
The output signal N4 of the gate 4 is supplied respectively.

また、上記出力端子Ｏｕｔには高抵抗素子ＲＬ及びキャ
パシタ素子ＣＬからなる外部回路が接続されている。Further, an external circuit including a high resistance element RL and a capacitor element CL is connected to the output terminal Out.

次に上記構成でなる回路の動作を説明する。Next, the operation of the circuit having the above configuration will be explained.

いま、ＭＯＳレベルの入力信号ＶｉｎがＶｓｓレベルの
とき、ＮＡＮＤゲート３の出力信号Ｎ３は′Ｈ″レベル
、すなわちＶｃｃレベルとなるため、ＰチャネルのＭＯ
Ｓトランジスタ５はカットオフ状態になる。そして、い
ま出力端子Ｖｏｕｔの電圧ＶｏｕｔがＶＯＬレベルより
も高くなっていると仮定すると、差動増幅回路２の出力
信号Ｎ２はＶｓｓレベルとなり、ＮＯＲゲート４の出力
信号Ｎ４はＶｃｃレベルとなる。従って、この場合はＮ
チャネルのＭＯＳトランジスタロがオンし、出力電圧Ｖ
ｏｕｔがより低いレベルとなるように引き落とされる。Now, when the MOS level input signal Vin is at the Vss level, the output signal N3 of the NAND gate 3 is at the 'H' level, that is, at the Vcc level.
S transistor 5 enters the cut-off state. Assuming that the voltage Vout of the output terminal Vout is now higher than the VOL level, the output signal N2 of the differential amplifier circuit 2 will be at the Vss level, and the output signal N4 of the NOR gate 4 will be at the Vcc level. Therefore, in this case N
The channel MOS transistor turns on and the output voltage V
out is debited to a lower level.

そして、ＶｏｕｔのレベルがＶＯｔレベルよりも下がる
と、差動増幅回路２の出力信号Ｎ２がＶｃｃレベルとな
り、さらにＮＯＲゲート４の出力信号Ｎ４がＶｓｓレベ
ルとなり、これによりＮチャネルのＭＯＳトランジスタ
ロがカットオフして、Ｖｏｕｔのレベル低下が止る。Then, when the level of Vout falls below the VOt level, the output signal N2 of the differential amplifier circuit 2 becomes the Vcc level, and the output signal N4 of the NOR gate 4 becomes the Vss level, thereby cutting off the N-channel MOS transistor RO. It is turned off, and the level of Vout stops decreasing.

このようにして、入力信号ＶｉｎがＶｓｓレベルのとき
は、ＶｏｕｔのレベルがＴＴＬレベルもしくはＥＣＬレ
ベルの低論理レベルに対応した電圧ＶＯｔに落ち着く。In this way, when the input signal Vin is at the Vss level, the level of Vout settles to the voltage VOt corresponding to the low logic level of the TTL level or the ECL level.

また、ＶｉｎがＶｓｓレベルのとき、ＶｏｕｔがＶＯＬ
よりも低いレベルにあると仮定すると、出力端子Ｏｕｔ
を駆動する２個のトランジスタ５゜６はいずれもカット
オフしており、出力は高インピーダンス状態となるが、
通常、出力端子Ｏｕｔは、ＶＯＬとＶ。Ｈとの間のある
電位ｖＴＴに高抵抗素子Ｒ４を介して接続されているの
で、いずれはＶＯＬよりも高いレベルに持ち上げられる
。その結果、ＮチャネルのＭＯＳトランジスタロの作用
により、ＶＯｔレベルまで引き戻される。すなわち、Ｖ
ｉｎがＶｓｓレベルである限り、最終的にＶｏｕｔはＶ
ＯＬレベルと一致する。Also, when Vin is at Vss level, Vout is VOL
Assuming that the level is lower than the output terminal Out
The two transistors 5゜6 that drive the are both cut off, and the output is in a high impedance state, but
Normally, the output terminal Out is VOL and V. Since it is connected to a certain potential vTT between H and H via the high resistance element R4, it will eventually be raised to a level higher than VOL. As a result, the voltage is pulled back to the VOt level by the action of the N-channel MOS transistor. That is, V
As long as in is at the Vss level, Vout will eventually be V
Matches OL level.

逆に、入力信号ＶｉｎがＶｃｃレベルのとき、ＮＯＲゲ
ート４の出力信号Ｎ４は“Ｌルベル、すなわちＶｓｓｓ
レベルとなるため、ＮチャネルのＭＯＳトランジスタ５
はカットオフ状態になる。Conversely, when the input signal Vin is at the Vcc level, the output signal N4 of the NOR gate 4 is at the "L level", that is, Vsss.
level, so the N-channel MOS transistor 5
is in a cutoff state.

そして、いま出力電圧ＶＯｕｔがＶＯＲレベルよりも低
いと仮定すると、差動増幅回路１の出力信号Ｎ１４ｔＶ
ｃｃレベルとｔｉ　リ、ＮＡＮＤゲート３の出力信号Ｎ
３はＶｓｓレベルとなる。従って、この場合はＰチャネ
ルのＭＯＳトランジスタ５がオンし、出力電圧Ｖｏｕｔ
がより高いレベルとなるように引き上げられる。そして
、ＶｏｕｔのレベルがＶ。Ｈレベルよりも上がると、差
動増幅回路１の出力信号Ｎ１がＶｓｓレベルとなり、さ
らにＮＡＮＤゲート３の出力信号Ｎ３がＶｃｃレベルと
なる。これによりＰチャネルのＭＯＳトランジスタ５が
カットオフして、Ｖｏｕｔのレベル上昇が止る。このよ
うにして、入力信号ＶｉｎがＶｃｃレベルのときは、Ｖ
ｏｕｔのレベルがＴＴＬレベルもしくはＥＣＬレベルの
高論理レベルに対応した電圧ＶＯＲに落ち着く。Now, assuming that the output voltage VOut is lower than the VOR level, the output signal N14tV of the differential amplifier circuit 1
cc level and ti, output signal N of NAND gate 3
3 is the Vss level. Therefore, in this case, the P-channel MOS transistor 5 is turned on, and the output voltage Vout
will be raised to a higher level. Then, the level of Vout is V. When the voltage rises above the H level, the output signal N1 of the differential amplifier circuit 1 becomes the Vss level, and the output signal N3 of the NAND gate 3 becomes the Vcc level. As a result, the P-channel MOS transistor 5 is cut off, and the level of Vout stops rising. In this way, when the input signal Vin is at the Vcc level, the V
The level of out settles to voltage VOR corresponding to the high logic level of TTL level or ECL level.

このように、入力信号ＶｉｎがＶｓｓとＶｃｃの間を遷
移するのに伴い、出力電圧ＶｏｕｔがＶＯＬとＶＯＨの
間を遷移する二とになる。これにより、ＣＭＯＳレベル
の信号は、より振幅の小さいＴＴＬレベルもしくはＥＣ
Ｌレベルの信号に変換されて出力される。Thus, as the input signal Vin transitions between Vss and Vcc, the output voltage Vout transitions between VOL and VOH. This allows the CMOS level signal to be converted to a smaller amplitude TTL level or EC level signal.
It is converted to an L level signal and output.

第２図は上記実施例回路の詳細な構成を示すものである
。上記差動増幅回路１．２はそれぞれ、２個のＰチャネ
ルのＭＯＳトランジスタからなるカレントミラー負荷回
路１１と、２個のＮチャネルのＭＯＳトランジスタから
なる差動対１２と、ゲートに電源電圧Ｖｃｃが供給され
た電流源用のＮチャネルのＭＯＳトランジスタ１３とか
ら構成されたＣＭＯＳカレントミラー型のものであり、
上記ＮＡＮＤゲート３及びＮＯＲゲート４は通常のＣＭ
Ｏ８回路構成のものである。FIG. 2 shows the detailed configuration of the circuit of the above embodiment. Each of the differential amplifier circuits 1.2 includes a current mirror load circuit 11 consisting of two P-channel MOS transistors, a differential pair 12 consisting of two N-channel MOS transistors, and a gate connected to a power supply voltage Vcc. It is a CMOS current mirror type configured with an N-channel MOS transistor 13 for a supplied current source,
The above NAND gate 3 and NOR gate 4 are normal CM
It has an O8 circuit configuration.

第３図は二の発明の出力回路の第２の実施例による詳細
な構成を示す回路図である。なお、第２図と対応する箇
所には同一符号を付してその説明は省略する。FIG. 3 is a circuit diagram showing a detailed configuration of a second embodiment of the output circuit of the second invention. Note that portions corresponding to those in FIG. 2 are designated by the same reference numerals, and their explanations will be omitted.

この実施例による出力回路では、前記２個の差動増幅回
路１．２内の電流源用のＮチャネルのＭＯＳトランジス
タ１３のゲートに電源電圧Ｖｃｃを供給する代わりに、
“差動増幅回路１内のＭＯＳトランジスタ１３のゲート
に前記入力信号Ｖｉｎを直接に、差動増幅回路２内のＭ
ＯＳトランジスタ１３のゲートに前記入力信号Ｖｉｎを
ＣＭＯＳインバータ７を介してそれぞれ供給し、ＭＯＳ
トランジスタ１３をそれぞれ貫通電流防止用スイッチと
して使用するようにしたものである。In the output circuit according to this embodiment, instead of supplying the power supply voltage Vcc to the gates of the N-channel MOS transistors 13 for current sources in the two differential amplifier circuits 1.2,
“The input signal Vin is directly applied to the gate of the MOS transistor 13 in the differential amplifier circuit 1;
The input signal Vin is supplied to the gate of the OS transistor 13 via the CMOS inverter 7, and the MOS
Each of the transistors 13 is used as a through-current prevention switch.

上記第２図に示すように、各ＭＯＳトランジスタ１３の
ゲートに電源電圧Ｖｃｃを供給すると、２個の差動増幅
回路１．２では入力信号Ｖｉｎのレベルに拘らずに所定
の電流が消費される。これに対しこの実施例回路では、
同時に動作させる必要がない２個の差動増幅回路１．２
のいずれか一方を非動作状態とすることにより、消費電
流の削減を図るようにしたものである。As shown in FIG. 2 above, when the power supply voltage Vcc is supplied to the gate of each MOS transistor 13, a predetermined current is consumed in the two differential amplifier circuits 1.2 regardless of the level of the input signal Vin. . On the other hand, in this example circuit,
Two differential amplifier circuits that do not need to operate simultaneously 1.2
The current consumption is reduced by setting one of the two to a non-operating state.

すなわち、ｖｉｎがＶｃｃレベルのときは、差動増幅回
路１内のＭＯＳトランジスタ１３がオン状態、差動増幅
回路２内のＭＯＳトランジスタ１３がオフ状態となり、
差動増幅回路１が動作状態、差動増幅回路２が非動作状
態となり、差動増幅回路２では電流が流れなくなる。That is, when vin is at the Vcc level, the MOS transistor 13 in the differential amplifier circuit 1 is in the on state, the MOS transistor 13 in the differential amplifier circuit 2 is in the off state,
Differential amplifier circuit 1 is in an operating state, differential amplifier circuit 2 is in an inoperable state, and current no longer flows in differential amplifier circuit 2.

逆に、ＶｉｎがＶｓｓレベルのときは、差動増幅回路１
内のＭＯＳトランジスタ１３がオフ状態、差動増幅回路
２内のＭＯＳトランジスタ１３がオン状態となり、差動
増幅回路１が非動作状態、差動増幅回路２が動作状態と
なり、差動増幅回路・１では電流が流れなくなる。この
結果、第２図の回路に比べて消費電流をほぼ半分に削減
することが可能になる。Conversely, when Vin is at the Vss level, the differential amplifier circuit 1
The MOS transistor 13 in the differential amplifier circuit 2 is in an off state, the MOS transistor 13 in the differential amplifier circuit 2 is in an on state, the differential amplifier circuit 1 is in an inactive state, and the differential amplifier circuit 2 is in an active state. Then the current will stop flowing. As a result, the current consumption can be reduced by approximately half compared to the circuit shown in FIG.

Ｎ４図はこの発明の出力回路のＮ３の実施例による構成
を示す回路図である。この実施例回路は特にＣＭＯＳレ
ベルからＥＣＬレベルにレベル変換する場合に適してお
り、ワイヤードＯＲ出力を可能にするオープンエミッタ
方式ＥＣＬ出力に対応する回路である。この場合、高電
位側の電源電圧はＯｖの接地電圧、低電位側の電源電圧
は例えば−５，２ｖ程度の負極性の電圧であり、さらに
ＥＣＬレベルの高論理レベルに対応した電圧ｖｏＨは一
〇、ＳＶ、低論理レベルに対応した電圧Ｖ。Ｌは−１，
７ｖである。そして、複数の出力回路の出力端子Ｏｕｔ
は共通配線で接続され、さらにこの共通配線は前記高抵
抗素子Ｒ５を介して一２Ｖ程度の電圧Ｖｔｔに接続され
ている。また、この実施例では、出力端子Ｏｕｔを“Ｌ
”レベル側に引き落とすドライバは不要である。つまり
、この実施例回路は前記第１図の実施例回路における２
個の差動増幅回路のうちＶ（ＩＬ側のものを省略したも
のであり、その詳細な構成も前記第２図、第３図回路か
らＶＯＬ側の回路を省略したものに対応する。Figure N4 is a circuit diagram showing the configuration of the output circuit according to the embodiment of N3 of the present invention. This embodiment circuit is particularly suitable for level conversion from CMOS level to ECL level, and is a circuit compatible with open emitter type ECL output that enables wired OR output. In this case, the power supply voltage on the high potential side is the ground voltage Ov, the power supply voltage on the low potential side is a negative polarity voltage of, for example, about -5.2V, and furthermore, the voltage voH corresponding to the high logic level of the ECL level is 〇, SV, voltage V corresponding to low logic level. L is -1,
It is 7v. Then, the output terminals Out of the plurality of output circuits
are connected by a common wiring, and this common wiring is further connected to a voltage Vtt of about -2V via the high resistance element R5. In addition, in this embodiment, the output terminal Out is set to “L”.
"There is no need for a driver to pull down to the level side. In other words, this embodiment circuit is different from 2 in the embodiment circuit of FIG.
Of the differential amplifier circuits, the one on the V (IL side) is omitted, and its detailed configuration also corresponds to the circuit of FIGS.

第５図はこの発明の出力回路の第４の実施例による構成
を示す回路図である。この実施例回路は、出力電圧Ｖｏ
ｕｔの“Ｈ°レベルはＴＴＬレベルもしくはＥＣＬレベ
ルの高論理レベルに対応した電圧■。Ｈと一致させ、Ｖ
ｏｕｔのＩＩ　Ｌ　ＩＩレベルはＣＭＯＳレベルの′Ｌ
”レベルすなわちＶｓｓレベルと共通にする場合である
。FIG. 5 is a circuit diagram showing the configuration of a fourth embodiment of the output circuit of the present invention. This example circuit has an output voltage Vo
The “H° level of ut corresponds to the high logic level of TTL level or ECL level.
out II L II level is CMOS level 'L
” level, that is, the case where it is made common to the Vss level.

この実施例では前記差動増幅回路２及びＮＯＲゲート４
を設ける代わりにインバータ８を設け、このインバータ
８に入力信号Ｖｉｎを供給し、その出力信号Ｎ８を前記
ＮチャネルのＭＯＳトランジスタロのゲートに供給した
ものである。In this embodiment, the differential amplifier circuit 2 and the NOR gate 4
Instead, an inverter 8 is provided, an input signal Vin is supplied to the inverter 8, and its output signal N8 is supplied to the gate of the N-channel MOS transistor.

第６図は上記第５図の実施例回路の詳細な構成を示すも
のである。上記差動増幅回路１は、２個のＰチャネルの
ＭＯＳトランジスタからなるＣＭＯＳカレントミラー負
荷回路１１と、２個のＮチャネルのＭＯＳトランジスタ
からなる差動対１２と、ゲートに入力信号Ｖｉｎが供給
され、この信号Ｖｉｎに応じてオン、オフ制御されるＮ
チャネルのＭＯＳトランジスタ１３とから構成されてい
る。FIG. 6 shows a detailed configuration of the embodiment circuit shown in FIG. 5 above. The differential amplifier circuit 1 includes a CMOS current mirror load circuit 11 consisting of two P-channel MOS transistors, a differential pair 12 consisting of two N-channel MOS transistors, and an input signal Vin supplied to the gates thereof. , N which is controlled on and off according to this signal Vin
It is composed of a channel MOS transistor 13.

また、上記ＮＡＮＤゲート３及びインバータ８はそれぞ
れ通常のＣＭＯ５回路構成のものである。Further, the NAND gate 3 and inverter 8 each have a normal CMO5 circuit configuration.

なお、消費電流の増加を考慮する必要がないときは、前
記第２図の場合と同様に差動増幅回路１内のＭＯＳトラ
ンジスタ１３のゲートに電源電圧Ｖｃｃを供給して、こ
の差動増幅回路１を常時、動作状態にさせておくことも
可能である。Note that when there is no need to consider the increase in current consumption, the power supply voltage Vcc is supplied to the gate of the MOS transistor 13 in the differential amplifier circuit 1 as in the case of FIG. 1 can be kept in operation at all times.

第７図は上記Ｍｌの実施例回路の変形例の構成を示すも
のである。この変形例回路では、ＮＡＮＤゲート３とＰ
チャネルのＭＯＳトランジスタ５のゲートとの間に、直
列接続された２個のインバータからなるバッファ回路９
を挿入すると共に、ＮＯＲゲート４とＮチャネルのＭＯ
Ｓトランジスタロのゲートとの間に、直列接続された２
個のインバータからなるバッファ回路１０を挿入したも
のである。このようにバッファ回路９．１０の増幅作用
を利用することにより、ＭＯＳトランジスタ５，６のチ
ャネル幅がいかに大きくとも、差動増幅回路１，２にお
ける消費電流は大幅に絞ることができる。そして、この
ような変形を、前記第４図、１８５図の実施例回路に施
すことも可能である。FIG. 7 shows the configuration of a modified example of the circuit of the above-mentioned Ml embodiment. In this modified example circuit, NAND gate 3 and P
A buffer circuit 9 consisting of two inverters connected in series between the gate of the channel MOS transistor 5
At the same time, NOR gate 4 and N-channel MO
2 connected in series between the gate of the S transistor
A buffer circuit 10 consisting of two inverters is inserted. By utilizing the amplification effect of the buffer circuits 9 and 10 in this manner, the current consumption in the differential amplifier circuits 1 and 2 can be significantly reduced no matter how large the channel widths of the MOS transistors 5 and 6 are. It is also possible to make such modifications to the embodiment circuits shown in FIGS. 4 and 185.

なお、この発明は上記各実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば、上記各実施例では、出力電圧ＶｏｕｔをＶＯＨ側に
引き上げるためにＰチャネルのＭＯＳトランジスタを使
用する場合にっいて説明したが、これは、Ｎチャネルの
ＭＯＳトランジスタの閾値電圧をＶ　ＴＨＮとしたとき
、Ｖ　ＯＨ＜　Ｖ　ｃ　ｃ　−Ｖ　ｒＨＮの関係を満足
するようにＶＴＨＮの値が設定されていれば、Ｐチャネ
ルの代わりにＮチャネルのＭＯＳトランジスタを使用し
てＶｏｕｔをＶＯＲ側に引き上げることが可能である。It goes without saying that the present invention is not limited to the above embodiments and can be modified in various ways. For example, in each of the above embodiments, a case has been described in which a P-channel MOS transistor is used to raise the output voltage Vout to the VOH side. If the value of VTHN is set to satisfy the relationship V OH < V c c - V rHN, it is possible to use an N-channel MOS transistor instead of a P-channel to raise Vout to the VOR side. It is possible.

同様に、出力電圧ＶｏｕｔをＶＯＬ側に引き落とすため
にＮチャネルのＭＯＳトランジスタを使用する場合につ
いて説明したが、これは、ＰチャネルのＭＯＳトランジ
スタの閾値電圧をＶ　ＴＨＰとしたとき、ＶＯＬ＞Ｖ　
ｃ　ｃ　＋　ｌ　ＶＴＨＰ　　ｌの関係を満足するよう
にＶ　ＴＨＰの値が設定されていれば、Ｎチャネルの代
わりにＰチャネルのＭＯＳトランジスタを使用してＶｏ
ｕｔをＶ。、側に引き落とすことが可能である。Similarly, we have explained the case where an N-channel MOS transistor is used to pull down the output voltage Vout to the VOL side, but in this case, when the threshold voltage of the P-channel MOS transistor is V THP,
If the value of V THP is set to satisfy the relationship c c + l VTHP l, a P-channel MOS transistor is used instead of an N-channel MOS transistor to
ut to V. , it is possible to pull it down to the side.

また、第２図、第３図及び第６図の各詳細回路では、差
動増幅回路内のカレントミラー負荷回路が２個のＰチャ
ネルのＭＯＳトランジスタで構成される場合について説
明したが、これはＮチャネルのＭＯＳトランジスタを用
いて構成することも可能である。しかし、ｖ　ｏｔ＜　
ｖ　ＴＨＮ。In addition, in the detailed circuits of FIGS. 2, 3, and 6, the case where the current mirror load circuit in the differential amplifier circuit is composed of two P-channel MOS transistors has been explained. It is also possible to configure using an N-channel MOS transistor. However, vot<
v THN.

Ｖ□Ｈ＞Ｖ　ｃ　ｃ　−Ｉ　ＶＴＨＰ　ｌ　ノ場合、ｖ
ｏＨが供給される側の差動増幅回路ではＰチャネルのＭ
ＯＳトランジスタによるカレントミラー負荷回路を、Ｖ
ＯＬが供給される側の差動増幅回路ではＮチャネルのＭ
ＯＳトランジスタによるカレントミラー負荷回路をそれ
ぞれ使用することはできない。If V□H>V c c −I VTHP l ノ, then v
In the differential amplifier circuit to which oH is supplied, the P channel M
A current mirror load circuit using an OS transistor is
In the differential amplifier circuit to which OL is supplied, N-channel M
It is not possible to use current mirror load circuits using OS transistors.

さらに、上記各実施例回路で使用される基準電圧ｖｏＨ
１ｖＯＬは種々の回路で発生させることができるが、電
源電圧依存性、温度依存性が補償されている例として、
バイポーラトランジスタを利用したバンドギャップ基準
電圧発生回路が最も実用的であると考えられる。上記両
基準電圧はＭＯＳトランジスタのゲートを駆動するだけ
なので、電流駆動能力は小さくてもよく、さらに直流レ
ベルを出力し続ければよいので高速スイッチング性も要
求されない。従って、ＣＭＯＳプロセスで作成可能なバ
イポーラトランジスタを使用しても充分満足のいく特性
を得ることができ、特別にＣＭＯＳプロセスを変更する
必要もない。Furthermore, the reference voltage voH used in each of the above embodiment circuits
1vOL can be generated by various circuits, but as an example where power supply voltage dependence and temperature dependence are compensated,
A bandgap reference voltage generation circuit using bipolar transistors is considered to be the most practical. Since both of the reference voltages mentioned above only drive the gates of the MOS transistors, the current driving capability may be small, and since it is sufficient to continue outputting a DC level, high-speed switching performance is not required. Therefore, even if a bipolar transistor that can be manufactured using a CMOS process is used, sufficiently satisfactory characteristics can be obtained, and there is no need to particularly change the CMOS process.

〔発明の効果］ 以上説明したようにこの発明によれば、ＣＭＯＳレベル
から小振幅レベルへのレベル変換を、ＣＭＯ８−ＬＳＩ
の出力回路に用いることにより、バイポーラプロセスを
使用せず、小振幅のＴＴＬ又はＥＣＬの出力振幅を得る
ことができ、高速スイッチングＣＭＯ８−ＬＳＩの出力
ノイズ低減に寄与することが可能になる。また、消費電
流に関しても、バイポーラトランジスタを使用した出力
回路に比べて非常に少ない、高速スイッチング回路が実
現できる。[Effects of the Invention] As explained above, according to the present invention, level conversion from a CMOS level to a small amplitude level can be performed using a CMO8-LSI.
By using the present invention in the output circuit of the present invention, it is possible to obtain a small TTL or ECL output amplitude without using a bipolar process, thereby contributing to the reduction of output noise of a high-speed switching CMO8-LSI. Furthermore, it is possible to realize a high-speed switching circuit that consumes much less current than an output circuit using bipolar transistors.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の出力回路の第１の実施例による構成
を示す回路図、第２図は上記実施例回路の詳細な構成を
示す回路図、第３図はこの発明の出力回路の１１２の実
施例による詳細な構成を示す回路図、第４図はこの発明
の出力回路の第３の実施例による構成を示す回路図、第
５図はこの発明の出力回路の１１４の実施例による構成
を示す回路図、第６図は上記第５図の実施例回路の詳細
な構成を示す回路図、第７図は上記第１の実施例回路の
変形例の構成を示す回路図である。 １．２・・・差動増幅回路、３・・・ＮＡＮＤゲート、
４・・・ＮＯＲゲート、５・・・ＰチャネルのＭＯＳト
ランジスタ、６・・・ＮチャネルのＭＯＳトランジスタ
、７・・・ＣＭＯＳインバータ、８・・・インバータ、
９、ｌＯ・・・バッファ回路、１１・・・カレントミラ
ー負荷回路、１２・・・差動対、１３・・・Ｎチャネル
のＭＯＳトランジスタ。FIG. 1 is a circuit diagram showing the configuration of a first embodiment of the output circuit of the present invention, FIG. 2 is a circuit diagram showing the detailed configuration of the circuit of the above embodiment, and FIG. 3 is a circuit diagram showing the configuration of the output circuit of the present invention. FIG. 4 is a circuit diagram showing a detailed configuration according to the third embodiment of the output circuit of the present invention, and FIG. 5 is a circuit diagram showing the configuration of the output circuit according to the third embodiment of the present invention. FIG. 6 is a circuit diagram showing a detailed configuration of the embodiment circuit of FIG. 5, and FIG. 7 is a circuit diagram showing a modification of the first embodiment circuit. 1.2... Differential amplifier circuit, 3... NAND gate,
4... NOR gate, 5... P channel MOS transistor, 6... N channel MOS transistor, 7... CMOS inverter, 8... Inverter,
9, lO...Buffer circuit, 11...Current mirror load circuit, 12...Differential pair, 13...N channel MOS transistor.

Claims (12)

【特許請求の範囲】[Claims] （１）高電位側の電源電圧と出力端子との間に挿入され
た第１のＭＯＳトランジスタと、低電位側の電源電圧と
上記出力端子との間に挿入された第２のＭＯＳトランジ
スタと、 高電位側の第１の基準電圧と上記出力端子の電圧の大小
を比較する第１の差動増幅回路と、低電位側の第２の基
準電圧と上記出力端子の電圧の大小を比較する第２の差
動増幅回路と、上記第１の差動増幅回路の出力及び入力
電圧が供給され、その出力で上記第１のＭＯＳトランジ
スタの導通制御が行われる第１の論理ゲートと、上記第
２の差動増幅回路の出力及び入力電圧が供給され、その
出力で上記第２のＭＯＳトランジスタの導通制御が行わ
れる第２の論理ゲートとを具備したことを特徴とする出
力回路。(1) a first MOS transistor inserted between a high potential side power supply voltage and the output terminal; a second MOS transistor inserted between a low potential side power supply voltage and the output terminal; A first differential amplifier circuit that compares the magnitude of the voltage at the output terminal with a first reference voltage on the high potential side, and a second differential amplifier circuit that compares the magnitude of the voltage at the output terminal with a second reference voltage on the low potential side. a first logic gate to which the output and input voltage of the first differential amplifier circuit are supplied and whose output controls the conduction of the first MOS transistor; and a second logic gate to which the output and input voltage of the differential amplifier circuit are supplied and whose output controls the conduction of the second MOS transistor. （２）前記第１の差動増幅回路の非反転入力端子には前
記第１の基準電圧が、反転入力端子には前記出力端子の
電圧がそれぞれ供給され、前記第２の差動増幅回路の反
転入力端子には前記第２の基準電圧が、非反転入力端子
には前記出力端子の電圧がそれぞれ供給され、 前記第１の論理ゲートが２入力ＮＡＮＤゲートであり、 前記第２の論理ゲートが２入力ＮＯＲゲートであり、 前記第１のＭＯＳトランジスタがＰチャネルＭＯＳトラ
ンジスタであり、 前記第２のＭＯＳトランジスタがＮチャネルＭＯＳトラ
ンジスタである請求項１記載の出力回路。(2) The first reference voltage is supplied to the non-inverting input terminal of the first differential amplifier circuit, the voltage of the output terminal is supplied to the inverting input terminal, and the voltage of the output terminal is supplied to the non-inverting input terminal of the first differential amplifier circuit. The second reference voltage is supplied to the inverting input terminal, and the voltage of the output terminal is supplied to the non-inverting input terminal, the first logic gate is a two-input NAND gate, and the second logic gate is The output circuit according to claim 1, wherein the output circuit is a two-input NOR gate, wherein the first MOS transistor is a P-channel MOS transistor, and the second MOS transistor is an N-channel MOS transistor. （３）前記第１及び第２の差動増幅回路のそれぞれがＣ
ＭＯＳカレントミラー回路で構成されている請求項１記
載の出力回路。(3) Each of the first and second differential amplifier circuits has a C
2. The output circuit according to claim 1, comprising a MOS current mirror circuit. （４）前記第１及び第２の差動増幅回路のそれぞれには
、貫通電流防止用スイッチが設けられており、前記入力
電圧に応じていずれか一方の貫通電流防止用スイッチが
オン状態となるとなるように制御される請求項１、２、
３のいずれか１つに記載の出力回路。(4) Each of the first and second differential amplifier circuits is provided with a through-current prevention switch, and when one of the through-current prevention switches is turned on depending on the input voltage, Claims 1, 2,
3. The output circuit according to any one of 3. （５）高電位側の電源電圧と出力端子との間に挿入され
たＭＯＳトランジスタと、 基準電圧と上記出力端子の電圧の大小を比較する差動増
幅回路と、 上記差動増幅回路の出力及び入力電圧が供給され、その
出力で上記ＭＯＳトランジスタの導通制御が行われる論
理ゲートと を具備したことを特徴とする出力回路。(5) A MOS transistor inserted between the power supply voltage on the high potential side and the output terminal, a differential amplifier circuit that compares the magnitude of the voltage at the reference voltage and the output terminal, and the output of the differential amplifier circuit and An output circuit comprising: a logic gate to which an input voltage is supplied and whose output controls conduction of the MOS transistor. （６）前記差動増幅回路の非反転入力端子には前記基準
電圧が、反転入力端子には前記出力端子の電圧がそれぞ
れ供給され、 前記論理ゲートが２入力ＮＡＮＤゲートであり、前記Ｍ
ＯＳトランジスタがＰチャネルＭＯＳトランジスタであ
る請求項５記載の出力回路。(6) The reference voltage is supplied to the non-inverting input terminal of the differential amplifier circuit, and the voltage of the output terminal is supplied to the inverting input terminal, the logic gate is a two-input NAND gate, and the M
6. The output circuit according to claim 5, wherein the OS transistor is a P-channel MOS transistor. （７）前記差動増幅回路がＣＭＯＳカレントミラー回路
で構成されている請求項５または６記載の出力回路。(7) The output circuit according to claim 5 or 6, wherein the differential amplifier circuit is constituted by a CMOS current mirror circuit. （８）前記差動増幅回路には貫通電流防止用スイッチが
設けられており、前記入力電圧に応じてこの貫通電流防
止用スイッチがオン状態となるとなるように制御される
請求項５、６、７のいずれか１つに記載の出力回路。(8) The differential amplifier circuit is provided with a through-current prevention switch, and the through-current prevention switch is controlled to be in an on state according to the input voltage. 7. The output circuit according to any one of 7. （９）高電位側の電源電圧と出力端子との間に挿入され
た第１のＭＯＳトランジスタと、高電位鋼の基準電圧と
上記出力端子の電圧の大小を比較する差動増幅回路と、 上記差動増幅回路の出力及び入力電圧が供給され、その
出力で上記第１のＭＯＳトランジスタの導通制御が行わ
れる論理ゲートと、 低電位側の電源電圧と上記出力端子との間に挿入され、
上記入力電圧が直接もしくは反転回路を介してゲートに
供給される第２のＭＯＳトランジスタと を具備したことを特徴とする出力回路。(9) a first MOS transistor inserted between the power supply voltage on the high potential side and the output terminal; and a differential amplifier circuit that compares the voltage of the output terminal with a reference voltage of high potential steel; a logic gate to which the output and input voltage of the differential amplifier circuit are supplied and whose output controls the conduction of the first MOS transistor; and a logic gate inserted between the power supply voltage on the low potential side and the output terminal;
and a second MOS transistor whose gate is supplied with the input voltage directly or via an inverting circuit. （１０）前記差動増幅回路の非反転入力端子には前記基
準電圧が、反転入力端子には前記出力端子の電圧がそれ
ぞれ供給され、 前記論理ゲートが２入力ＮＡＮＤゲートであり、前記第
１のＭＯＳトランジスタがＰチャネルＭＯＳトランジス
タであり、 前記第２のＭＯＳトランジスタがＮチャネルＭＯＳトラ
ンジスタである請求項９記載の出力回路。(10) The reference voltage is supplied to a non-inverting input terminal of the differential amplifier circuit, and the voltage of the output terminal is supplied to an inverting input terminal, and the logic gate is a two-input NAND gate, and the first 10. The output circuit according to claim 9, wherein the MOS transistor is a P-channel MOS transistor, and the second MOS transistor is an N-channel MOS transistor. （１１）前記差動増幅回路がＣＭＯＳカレントミラー回
路で構成されている請求項９または１０記載の出力回路
。(11) The output circuit according to claim 9 or 10, wherein the differential amplifier circuit is constituted by a CMOS current mirror circuit. （１２）前記差動増幅回路には貫通電流防止用スイッチ
が設けられており、前記出力端子の電圧が低レベルのと
きにこの貫通電流防止用スイッチがオフ状態となるとな
るように制御される請求項９、１０、１１のいずれか１
つに記載の出力回路。(12) The differential amplifier circuit is provided with a through-current prevention switch, and the through-current prevention switch is controlled to be in an OFF state when the voltage at the output terminal is at a low level. Any 1 of item 9, 10, or 11
Output circuit described in.
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