JPH03212897A - センスアンプ - Google Patents
センスアンプInfo
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- JPH03212897A JPH03212897A JP2009369A JP936990A JPH03212897A JP H03212897 A JPH03212897 A JP H03212897A JP 2009369 A JP2009369 A JP 2009369A JP 936990 A JP936990 A JP 936990A JP H03212897 A JPH03212897 A JP H03212897A
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- 230000003321 amplification Effects 0.000 abstract description 3
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 3
- 230000002542 deteriorative effect Effects 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000007704 transition Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、センスラインに流れる電流を検知すること
によりセンスラインのレベルを増幅するセンスアンプ（
以下、 に関するものである。
によりセンスラインのレベルを増幅するセンスアンプ（
以下、 に関するものである。
〔従来の技術］
第３図は、従来の電流型センスアンプを用いた記憶装置
のブロック図である。図において（１）は記憶装置に入
力されるアドレス、（２）はアドレス（１）をデコード
するデコーダ、＋３１はｎＸ１ビツトからなるメモリ、
（３−１）〜（３−ｎ）はメモｉ月３）を構成している
メモリセル、（４−１）〜（４−ｎ）はデコーダ（２）
の出力信号を入力とするｎ個のトランスミッシッンゲ−
）（２を下、Ｔ、Ｇと記す） 、［５１はメモ１月３）
からのデータを伝搬するセンスライン、（６）はセンス
ライン（５）のレベルを増幅する電流型センスアンプ、
（７）はセンスライン（５）の信号を入力とする第一相
補型インバータ、（８）は第一相補型インバータ（７）
の出力を入力とし、一端はセンスライン（５）に接続さ
れたＮｃｈ型ＭＯＳトランジスタ、（９）はＮｃｈ型Ｍ
ＯＳトランジスタ（８）の地端に接続されその接続点の
レベルをプルアップするプルアップ回路、ａ９は電源、
口６）はＧＮＤ、ロクはプルアップ回路（９）の一部で
あるＰｃｈ型電流型センスアンプと記す） ＭＯＳトランジスタ、ｄｌｌは入力がＮｃｈ型ＭＯ３ｌ
−ランジスタ（８ンとプルアップ回路（９）との接続部
につながれた出力用相補型インバータ、Ｄは第一相補型
インバータ（７）の出力を入力とし、一端を電源（１５
１に他端をセンスライン（５）に接続された補助用Ｎｃ
ｈ型ＭＯＳトランジスタ、口３はディスチャージ用Ｎｃ
ｈ型ＭＯ５）ランジスタ、圓は電流型センスアンプ（６
）の出力信号である。
のブロック図である。図において（１）は記憶装置に入
力されるアドレス、（２）はアドレス（１）をデコード
するデコーダ、＋３１はｎＸ１ビツトからなるメモリ、
（３−１）〜（３−ｎ）はメモｉ月３）を構成している
メモリセル、（４−１）〜（４−ｎ）はデコーダ（２）
の出力信号を入力とするｎ個のトランスミッシッンゲ−
）（２を下、Ｔ、Ｇと記す） 、［５１はメモ１月３）
からのデータを伝搬するセンスライン、（６）はセンス
ライン（５）のレベルを増幅する電流型センスアンプ、
（７）はセンスライン（５）の信号を入力とする第一相
補型インバータ、（８）は第一相補型インバータ（７）
の出力を入力とし、一端はセンスライン（５）に接続さ
れたＮｃｈ型ＭＯＳトランジスタ、（９）はＮｃｈ型Ｍ
ＯＳトランジスタ（８）の地端に接続されその接続点の
レベルをプルアップするプルアップ回路、ａ９は電源、
口６）はＧＮＤ、ロクはプルアップ回路（９）の一部で
あるＰｃｈ型電流型センスアンプと記す） ＭＯＳトランジスタ、ｄｌｌは入力がＮｃｈ型ＭＯ３ｌ
−ランジスタ（８ンとプルアップ回路（９）との接続部
につながれた出力用相補型インバータ、Ｄは第一相補型
インバータ（７）の出力を入力とし、一端を電源（１５
１に他端をセンスライン（５）に接続された補助用Ｎｃ
ｈ型ＭＯＳトランジスタ、口３はディスチャージ用Ｎｃ
ｈ型ＭＯ５）ランジスタ、圓は電流型センスアンプ（６
）の出力信号である。
次に動作について説明する。ここではメモリ（３１から
の＃Ｌ”読み出しの場合である。
の＃Ｌ”読み出しの場合である。
まず、外部より与えられたアドレス（１）がデコーダ（
２）でデコードされ、対応するＴ、Ｇ（４−１）〜（４
−ｎ）が導通状態となることにより、対応するメモリセ
ル（３−１）〜（３−ｎ）のデータ（”Ｌ”レベル）か
センスライン（５）に読み出される。これは、センスラ
イン（５）の電位がメモリセル（３−１）〜（３−ｎ）
内のディスチャージトランジスタ（図示せず）により引
き抜かれることによって行なわれる。
２）でデコードされ、対応するＴ、Ｇ（４−１）〜（４
−ｎ）が導通状態となることにより、対応するメモリセ
ル（３−１）〜（３−ｎ）のデータ（”Ｌ”レベル）か
センスライン（５）に読み出される。これは、センスラ
イン（５）の電位がメモリセル（３−１）〜（３−ｎ）
内のディスチャージトランジスタ（図示せず）により引
き抜かれることによって行なわれる。
このセンスライン（５）のレベルを電流型センスアンプ
（６）によって増幅されるわけであるが、第一相補型イ
ンバータ（７）の入力電位が下がることにより図に示ｔ
Ｂ点のレベルは上昇する。これにより、Ｎｃｈ型ＭＯ５
）ランジスタ（８）は、導通状態となる。
（６）によって増幅されるわけであるが、第一相補型イ
ンバータ（７）の入力電位が下がることにより図に示ｔ
Ｂ点のレベルは上昇する。これにより、Ｎｃｈ型ＭＯ５
）ランジスタ（８）は、導通状態となる。
ここで、プルアップ回路（９１のＰｃｈ型ＭＯＳトラン
ジスタａηは、常に導通状態となっている。Ｎｃｈ型Ｍ
Ｏ８）ランジスタ（８）が導通状態となることにより、
図の０点のレベルは電源０５）の電圧（Ｖｃｃ）より下
がり始める。そしてその電位が、センスライン（５）の
Ａ点に伝わることにより第一相補型インバータ（７）に
帰還かかかり、Ａ点、Ｂ点、０点は、それぞれ”Ｌ”読
み出し時の安定レベルとなり、出力信号囮は”Ｌｌとな
る。
ジスタａηは、常に導通状態となっている。Ｎｃｈ型Ｍ
Ｏ８）ランジスタ（８）が導通状態となることにより、
図の０点のレベルは電源０５）の電圧（Ｖｃｃ）より下
がり始める。そしてその電位が、センスライン（５）の
Ａ点に伝わることにより第一相補型インバータ（７）に
帰還かかかり、Ａ点、Ｂ点、０点は、それぞれ”Ｌ”読
み出し時の安定レベルとなり、出力信号囮は”Ｌｌとな
る。
この電流型センスアンプ（６）において、第一相補型イ
ンバータ（７）の論理しきい値はＩＶ付近に設定してお
り、出力用相補型インバータａ１１の論理しきい値は出
力電位の立ち上り時間と立ち下り時間を同程度にするた
め、０点のレベル遷移幅の中間レベル４ ナワチ”０−
ｖＴＨ（１ｖ） ＋ ＶＴＲ（ＩＴ） 付近Ｋ 設定し
ている。（ＶＴＲ（ｘｖ）：第一相補型インバータ（７
）の論理しきい値） 又、図において、補助用Ｎｃｈ型ＭＯＳトランジスタ０
は、センスライン（５）及び、第一相補型インバータ（
７）へ帰還をかけるための補助として用いられている。
ンバータ（７）の論理しきい値はＩＶ付近に設定してお
り、出力用相補型インバータａ１１の論理しきい値は出
力電位の立ち上り時間と立ち下り時間を同程度にするた
め、０点のレベル遷移幅の中間レベル４ ナワチ”０−
ｖＴＨ（１ｖ） ＋ ＶＴＲ（ＩＴ） 付近Ｋ 設定し
ている。（ＶＴＲ（ｘｖ）：第一相補型インバータ（７
）の論理しきい値） 又、図において、補助用Ｎｃｈ型ＭＯＳトランジスタ０
は、センスライン（５）及び、第一相補型インバータ（
７）へ帰還をかけるための補助として用いられている。
ディスチャージ用Ｎｃｈ型ＭＯＳトランジスタＧ３は、
センスライン（５）のレベルが一定値以下に下がらない
ように設けられたものである。
センスライン（５）のレベルが一定値以下に下がらない
ように設けられたものである。
従来の電流型センスアンプは、以上のように構成されて
いるので、０点のレベル遷移は、第一相補型インバータ
の論理しきい値付近から電源電圧まで変化するため、出
力用相補型インバータのレシオ（ＷＰ／’ＷＮ比）を崩
す８装があり、父、０点を入力とする出力用相補型イン
バータの増幅速度が遅いと言う問題点があった。
いるので、０点のレベル遷移は、第一相補型インバータ
の論理しきい値付近から電源電圧まで変化するため、出
力用相補型インバータのレシオ（ＷＰ／’ＷＮ比）を崩
す８装があり、父、０点を入力とする出力用相補型イン
バータの増幅速度が遅いと言う問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、出力用相補型インバータのレシオを崩すこ
とナク、センスラインのレベルを高速に増幅することが
可能な電流型センスアンプを提供するものである。
れたもので、出力用相補型インバータのレシオを崩すこ
とナク、センスラインのレベルを高速に増幅することが
可能な電流型センスアンプを提供するものである。
この発明に係る電流型センスアンプは、プルアップ回路
により０点のレベルを電源電圧より低い電位（Ｖｃｃ−
Ｖｉ）にプルアップするようにしたものである。
により０点のレベルを電源電圧より低い電位（Ｖｃｃ−
Ｖｉ）にプルアップするようにしたものである。
〔作 用］
この発明において０点のレベルを電源電圧より低い電位
ｆｆｃｃ−Ｖｉ ） にプルアップすることにより、
０点のレベル遷移領域は、第一相補型インバータの論理
しきい値付近から電源電圧より低い電位（Ｖｃｃ−Ｖｉ
）までとセンス舶載が狭くなるので、出力用相補型イン
バータのレシオを崩さず、高速に増幅させることが可能
である。
ｆｆｃｃ−Ｖｉ ） にプルアップすることにより、
０点のレベル遷移領域は、第一相補型インバータの論理
しきい値付近から電源電圧より低い電位（Ｖｃｃ−Ｖｉ
）までとセンス舶載が狭くなるので、出力用相補型イン
バータのレシオを崩さず、高速に増幅させることが可能
である。
以下、この発明の一実施例を図について説明する。
第１図は電流型センスアンプを用いた記憶装置のブロッ
ク図である。図において（１）〜（３）、（３−１）〜
（３−ｎ）、（４−１）〜（４−ｎ）、ｆ５１〜（９１
、（１１１−ｕｅ＋は第３図の従来例に示したものと同
等であるので説明を省略する。（１０）はプルアップ回
路（９）の一部で、プルアップ用Ｎｃｈ型ＭＯＳトラン
ジスタである。
ク図である。図において（１）〜（３）、（３−１）〜
（３−ｎ）、（４−１）〜（４−ｎ）、ｆ５１〜（９１
、（１１１−ｕｅ＋は第３図の従来例に示したものと同
等であるので説明を省略する。（１０）はプルアップ回
路（９）の一部で、プルアップ用Ｎｃｈ型ＭＯＳトラン
ジスタである。
次に動作について説明する。従来例と同様にメモ１月３
）からの°Ｌ”読み出しの場合である。
）からの°Ｌ”読み出しの場合である。
まず、外部より与えられたアドレス（１）がデコーダ（
２）でデコードされ、対応するＴ、Ｇ（４−１）〜（４
−ｎ）が導通状態となることにより、対応するメモリセ
ル（３−１）〜（３−ｎ）のデータ（”Ｌ”レベル）か
センスライン（５）に読み出される。これは、センスラ
イン（５）の電位がメモリセル（３−１）〜（３−ｎ）
内のディスチャージトランジスタ（図示せず）により
引き抜かれることによって行なわれる。
２）でデコードされ、対応するＴ、Ｇ（４−１）〜（４
−ｎ）が導通状態となることにより、対応するメモリセ
ル（３−１）〜（３−ｎ）のデータ（”Ｌ”レベル）か
センスライン（５）に読み出される。これは、センスラ
イン（５）の電位がメモリセル（３−１）〜（３−ｎ）
内のディスチャージトランジスタ（図示せず）により
引き抜かれることによって行なわれる。
このセンスライン（５）のレベルを電流型センスアンプ
（６）によって増幅されるわけであるが、第一相補型イ
ンバータ（７）の入力電位か下がることにより図に示す
Ｂ点のレベルは上昇する。これにより、Ｎｃｈ型ＭＯＳ
トランジスタ（８）は導通状態となる。
（６）によって増幅されるわけであるが、第一相補型イ
ンバータ（７）の入力電位か下がることにより図に示す
Ｂ点のレベルは上昇する。これにより、Ｎｃｈ型ＭＯＳ
トランジスタ（８）は導通状態となる。
ここで、プルアップ回路（９）のプルアップ用Ｎｃｈ型
ＭＯＳトランジスタ（１０１は、常に導通状態であり、
Ｎｃｈ型ＭＯＳトランジスタ（８）が非導通の時、図に
示す０点のレベルは（ＶＣＣ−ＶＮＴＨ） （ＶＮＴＩ
Ｋは、Ｎｃｈ型ＭＯ９）ランジスタ（８）のしきい値電
位を示す。）に保たれている。
ＭＯＳトランジスタ（１０１は、常に導通状態であり、
Ｎｃｈ型ＭＯＳトランジスタ（８）が非導通の時、図に
示す０点のレベルは（ＶＣＣ−ＶＮＴＨ） （ＶＮＴＩ
Ｋは、Ｎｃｈ型ＭＯ９）ランジスタ（８）のしきい値電
位を示す。）に保たれている。
Ｎｃｈ型ＭＯＳトランジスタ（８）が導通状態となると
、０点のレベルは（Ｖｃｃ −ＶＮＴＨ）よりＦがり始
める。
、０点のレベルは（Ｖｃｃ −ＶＮＴＨ）よりＦがり始
める。
そしてその電位が、センスライン（５）のＡ点に伝わる
ことにより第一相補型インバータ（７）に帰還がかかり
、Ａ点、Ｂ点、０点は、それぞれＬ”読み出し時の安定
レベルとなり、出力信号圓は”Ｌ”となる。
ことにより第一相補型インバータ（７）に帰還がかかり
、Ａ点、Ｂ点、０点は、それぞれＬ”読み出し時の安定
レベルとなり、出力信号圓は”Ｌ”となる。
この電流型センスアンプ（６）において、第一相補型イ
ンバータ（７）の論理しきい値はＩＶ付近に設定してい
る。この発明では、出力用相補型インバータ（１）の論
理しきい値は１／２Ｖｃｃとし、レシオを崩していない
。
ンバータ（７）の論理しきい値はＩＶ付近に設定してい
る。この発明では、出力用相補型インバータ（１）の論
理しきい値は１／２Ｖｃｃとし、レシオを崩していない
。
第２図はメモリ（３）からの”Ｌ＃読み出しにおける電
流型センスアンプ（６）内の各点の時間に対するレベル
の遷移を示すグラフであり、曲線ＥはＡ点のレベル遷移
１曲線ＦはＢ点のレベル遷移、曲線Ｇは０点のレベル遷
移、曲線Ｈは第３図の従来例に示す０点のレベル遷移、
曲線Ｉは第１図のＤ点のレベル遷移、曲線Ｊは第３図の
Ｄ点のレベル遷移である。
流型センスアンプ（６）内の各点の時間に対するレベル
の遷移を示すグラフであり、曲線ＥはＡ点のレベル遷移
１曲線ＦはＢ点のレベル遷移、曲線Ｇは０点のレベル遷
移、曲線Ｈは第３図の従来例に示す０点のレベル遷移、
曲線Ｉは第１図のＤ点のレベル遷移、曲線Ｊは第３図の
Ｄ点のレベル遷移である。
第３図の従来例においては、０点の電位が電源Ｗの電圧
（Ｖｃｃ）から遷移し始め、出力用相補型インバータ０
Ｄのレシオを崩しているため１／２Ｖｃｃより高い電位
で出力用相補型インバータσＤの論理しきい値に達し、
曲線Ｊに示すごと（Ｄ点の電位が立ち上がる。この発明
では、０点の電位が（Ｖｃｃ−ＶＮＴＨ）より遷移し始
め、１／２Ｖｃｃに達すると次段の出力用相補型インバ
ータＧＤの出力は曲線■に示すごとく立ち上がる。
（Ｖｃｃ）から遷移し始め、出力用相補型インバータ０
Ｄのレシオを崩しているため１／２Ｖｃｃより高い電位
で出力用相補型インバータσＤの論理しきい値に達し、
曲線Ｊに示すごと（Ｄ点の電位が立ち上がる。この発明
では、０点の電位が（Ｖｃｃ−ＶＮＴＨ）より遷移し始
め、１／２Ｖｃｃに達すると次段の出力用相補型インバ
ータＧＤの出力は曲線■に示すごとく立ち上がる。
なお、上記実施例では、プルアップ回路（９）をプルア
ップ用ＮｃｈｕＭＯＳトランジスタＱＯＩで構成し、０
点のレベルか（Ｖｃｃ−ＶＮＴＨ）にプルアップする場
合について説明したが、０点のレベルヲ１１ ＃、 （
１５１の電圧より低い電位（Ｖｃｃ−Ｖｉ）にプルアッ
プする回路であれば上記実施例と同様の効果かえられる
。
ップ用ＮｃｈｕＭＯＳトランジスタＱＯＩで構成し、０
点のレベルか（Ｖｃｃ−ＶＮＴＨ）にプルアップする場
合について説明したが、０点のレベルヲ１１ ＃、 （
１５１の電圧より低い電位（Ｖｃｃ−Ｖｉ）にプルアッ
プする回路であれば上記実施例と同様の効果かえられる
。
〔発明の効果］
以上のように、この発明によれば、０点のレベルをプル
アップ回路で電源電圧より低い電位（Ｖｃｃ−Ｖｉ）に
プルアップするようにしたので、出力用相補型インバー
タは、そのレシオを崩すことなく増幅速度を速くするこ
とが可能となり、高速に動作する電流型センスアンプが
得られる効果かある。
アップ回路で電源電圧より低い電位（Ｖｃｃ−Ｖｉ）に
プルアップするようにしたので、出力用相補型インバー
タは、そのレシオを崩すことなく増幅速度を速くするこ
とが可能となり、高速に動作する電流型センスアンプが
得られる効果かある。
第１図はこの発明の一実施例による電流型センスアンプ
を用いた記憶装置のブロック図、第２図は第１図及び第
３図に示す記憶装置からの°Ｌ”読み出しにおける電流
型センスアンプ内の各点のレベルの遷移図、第３図は従
来の電流型センスアンプを用いた記憶装置のブロック図
である。 図において（１）はアドレス、（２）はデコーダ、（３
１はメモリ、（３−１）〜（３−ｎ）はメモリセル、（
４−１）〜（４−ｎ）はトランスミッシランゲート、（
５）はセンスライン、（６）は電流型センスアンプ、（
７）は第一相補型インバータ、（８）はＮｃｈ型ＭＯＳ
トランジスタ、（９ｉはプルアップ回路、（１０）はプ
ルアップ用Ｎｃｈ型ＭＯＳトランジスタ、ｑＤは出力用
相補型インバータ、ｑ■は補助用Ｎｃｈ型ＭＯ５Ｉ−ラ
ンジスタ、ｔ１３Ｇ！ディスチャージ用Ｎｃｈ型ＭＯ８
）ランジスタ、圓は出力信号、■は電源、Ｑ６１はＧＮ
Ｄである。 なお、図中、同一符号は同一、または相当部分を示す。
を用いた記憶装置のブロック図、第２図は第１図及び第
３図に示す記憶装置からの°Ｌ”読み出しにおける電流
型センスアンプ内の各点のレベルの遷移図、第３図は従
来の電流型センスアンプを用いた記憶装置のブロック図
である。 図において（１）はアドレス、（２）はデコーダ、（３
１はメモリ、（３−１）〜（３−ｎ）はメモリセル、（
４−１）〜（４−ｎ）はトランスミッシランゲート、（
５）はセンスライン、（６）は電流型センスアンプ、（
７）は第一相補型インバータ、（８）はＮｃｈ型ＭＯＳ
トランジスタ、（９ｉはプルアップ回路、（１０）はプ
ルアップ用Ｎｃｈ型ＭＯＳトランジスタ、ｑＤは出力用
相補型インバータ、ｑ■は補助用Ｎｃｈ型ＭＯ５Ｉ−ラ
ンジスタ、ｔ１３Ｇ！ディスチャージ用Ｎｃｈ型ＭＯ８
）ランジスタ、圓は出力信号、■は電源、Ｑ６１はＧＮ
Ｄである。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- データを伝えるセンスラインにつながれ、少なくとも
、上記センスラインを入力とする第一相補型インバータ
と、上記第一相補型インバータの出力をゲートへの入力
とし一端を上記センスラインに接続された第一導電型Ｍ
ＯＳトランジスタと、上記第一導電型ＭＯＳトランジス
タの他端に接続され、その接続点をプルアップするプル
アップ回路と、上記接続点を入力とする第二相補型イン
バータとで構成されたセンスアンプにおいて、上記プル
アップ回路が上記第一導電型ＭＯＳトランジスタとの接
続点を電源電圧より低い電位にプルアップするものであ
ることを特徴とするセンスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009369A JPH03212897A (ja) | 1990-01-17 | 1990-01-17 | センスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009369A JPH03212897A (ja) | 1990-01-17 | 1990-01-17 | センスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03212897A true JPH03212897A (ja) | 1991-09-18 |
Family
ID=11718561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009369A Pending JPH03212897A (ja) | 1990-01-17 | 1990-01-17 | センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03212897A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4326133B4 (de) * | 1992-08-19 | 2008-07-31 | Hyundai Electronics America Inc., San Jose | Schneller Strom-Leseverstärker |
-
1990
- 1990-01-17 JP JP2009369A patent/JPH03212897A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4326133B4 (de) * | 1992-08-19 | 2008-07-31 | Hyundai Electronics America Inc., San Jose | Schneller Strom-Leseverstärker |
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