KR19980028915A - 반도체 메모리 장치의 프리차아지회로 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 프리차아지회로에 관한 것으로서, 특히 로우어드레스 스트로브신호에 응답하여 그에 대응되는 프리차아지 제어신호를 발생하는 제 1 및 제 2 프리차아지제어수단; 상기 제 2 프리차아지제어수단의 출력신호에 응답하여 센스증폭단의 프리차아지 전압레벨을 레벨-다운시키는 방전제어수단; 상기 제 1 프리차아지제어수단의 출력신호에 응답하여 비트라인쌍을 비트라인 전압레벨로 프리차아지 및 등화시키는 비트라인 프리차아지 및 등화수단; 및 상기 제 1 프리차아지제어수단의 출력신호에 응답하여 센스증폭기의 전류통로를 비트라인 전압레벨로 프리차아지 및 등화시키는 센스증폭기 프리차아지 및 등화수단을 구비하는 것을 특징으로 한다.

따라서, 본 발명에서는 센스증폭기가 메모리 셀속의 데이터를 센싱하는 전압 여유도를 증가시키므로 인해 센스증폭기의 데이터 센싱 에러를 대폭 감소시킨 효과가 있다.

Description

반도체 메모리 장치의 프리차아지회로

본 발명은 반도체 메모리 장치의 프리차아지회로에 관한 것으로서, 특히 센스증폭기를 프리차아지할 때 센스증폭단의 전압레벨을 레벨-다운 시킴으로서 메모리의 액티브 동작시의 데이터 센싱 에러를 감소시킨 반도체 메모리 장치의 프리차아지 회로에 관한 것이다.

메모리 기술의 발전에 따른 대용량화, 고집적화, 소형화의 기술은 저전력이 소모되는 메모리의 발전을 가져왔으나, 저전력전원의 공급에 따른 메모리의 전압 여유도가 낮아져서 메모리의 오동작을 유발할 가능성은 증대되었다. 상기와 같은 이유로 저전력전원에서의 메모리의 전압 여유도는 메모리 성능의 중요한 신뢰성의 척도로서 인식 되어졌고, 메모리의 신뢰성을 높이기 위한 연구가 꾸준히 진행되고 있다.

일반적으로 반도체 메모리의 동작은 메모리 셀에 데이터를 독출하거나 기입하는 액티브(Active) 동작과, 상기 액티브 동작을 실행하기 위해 비트라인과 센스증폭단의 전위를 일정전위로 프리차아지 및 등화시키는 프리차아지(Precharge) 동작으로 크게 구분되며, 메모리가 숏사이클(short-cycle)로 고속동작할 경우 비트라인 프리차아지 전압발생기의 능력은 센스증폭단을 숏사이클에서 프리차아지를 할 수 없기 때문에 비트라인쌍의 프리차아지 레벨은 센스증폭단의 전압레벨의 절반 수준이 된다.

또한, 비트라인쌍의 프리차아징 레벨은 센스증폭기의 엔-모스 센스증폭단과 피-모스 센스증폭단 사이의 차아지 분배에 의해 결정되기 때문에 센스증폭단의 부하에 따라 변할 수 있으며, 일반적으로 피-모스 센스증폭단의 부하가 엔-모스 센스증폭단의 부하보다 커서 비트라인의 프리차아지 레벨은 증가하고, 메모리의 액티브 동작시 메모리 셀의 커패시터에 축적되어 있는 데이터 하이 신호전압은 비트라인 프리차아징 전압레벨보다 상대적으로 낮아서 센스증폭기가 데이터를 센싱하는 전압 여유도는 더욱 열악해진다.

도 1 은 종래의 프리차아지 회로로서, 프리차아지제어수단 (10)과, 센스증폭기의 프리차아지 및 등화수단(50), 및 센스증폭기의 증폭회로(70)를 포함한다.

한편, 상기 프리차아지제어수단(10)은 입력단의 로우어드레스 스트로브신호(RASB)에 응답하여 출력노드의 전압상태를 반전시키는 제 1 인버터(11)와, 상기 제 1 인버터(11)의 출력신호에 응답하여 출력노드의 전압상태를 반전시키는 제 2 인버터(13)와, 상기 제 2 인버터(13)의 출력신호에 응답하여 출력노드(N1)의 전압상태를 반전시키는 제 3 인버터(15)와, 상기 제 3 인버터(15)의 출력신호에 응답하여 출력노드의 전압상태를 반전시키는 제 4 인버터(17) 및 상기 제 3 인버터(15)의 출력신호에 응답하여 출력노드의 전압상태를 반전시키는 제 5 인버터(19)로 구성되어 있다. 즉, 상기 로우어드레스 스트로브신호(RASB)가 하이 신호로 디스에이블되면 제 1, 제 2, 제 3 및 제 4 인버터(11, 13, 15, 17)를 통하여 하이 신호(PIEQ)를 출력하게 되며, 또한 제 5 인버터(19)도 상기 제 3 인버터(15)의 출력신호에 응답하여 하이 신호(PIISO)를 출력하게 된다.

또한, 상기 센스증폭기 프리차아지 및 등화수단(50)은 제 2 노드(N2)와 제 3 노드(N3) 사이에 전류통로가 연결되고 상기 제 4 인버터(17)의 출력신호(PIEQ)에 응답하는 제 1 트랜지스터(M1), 및 상기 제 3 노드(N3)와 제 4 노드(N4) 사이에 전류통로가 연결되고 상기 제 4 인버터(17)의 출력신호(PIEQ)에 응답하는 제 2 트랜지스터(M2)로 이루어진 센스증폭단(LAB, LA) 프리차아지회로 와, 상기 제 2 노드(N2)와 제 4 노드(N4) 사이에 전류통로가 연결되고 상기 제 5 인버터(19)의 출력신호(PIISO)에 응답하여 센스증폭단(LAB, LA)을 등화시키는 제 3 트랜지스터(M3)로 구성되어 있다.

즉, 상기 제 3 노드(N3)에 비트라인전압발생기(VBL)가 연결되어 있어, 상기 제 4 인버터(17)의 출력신호(PIEQ)와 제 5 인버터(19)의 출력신호(PIISO)가 하이 신호일 때, 상기 비트라인전압(VBL)이 상기 제 1, 제 2 트랜지스터(M1, M2)의 전류통로를 통하여 센스증폭단(LAB, LA)을 일정레벨로 프리차아지 시키고, 또한 제 3 트랜지스터(M3)를 통하여 센스증폭단(LAB, LA)은 동일한 전압레벨로 등화된다.

또한, 상기 센스증폭기의 증폭회로(70)는 상기 제 2 노드(N2)와 접지전압(VSS) 사이에 전류통로가 연결되고 소정의 입력신호(LANG)에 응답하여 상기 제 2 노드(N2)의 전압레벨을 접지전압(VSS)으로 풀-다운시키는 엔-모스 트랜지스터(MN1), 및 상기 제 4 노드(N4)와 전원전압(VDD) 사이에 전류통로가 연결되고 소정의 입력신호(LAPG)에 응답하여 상기 제 4 노드(N4)의 전압레벨을 전원전압(VDD)으로 풀-업시키는 피-모스 트랜지스터 (MP1)로 구성된다. 즉, 센스증폭기의 증폭회로(70)는 메모리의 프리차아지(Precharge) 동작시에는 각각의 입력신호들(LANG, LAPG)은 디스에이블되고, 액티브(Active) 동작시에 각 입력신호들 (LANG, LAPG)이 인에이블되어 상기 접지전압(VSS)과 전원전압 (VDD)을 센스증폭단(LAB, LA)에 각각 공급하여 센스증폭기의 센싱전압을 증폭시키는 역활을 한다.

한편, 상기 제 3 트랜지스터(M3)의 턴-온으로 인해 제 3 노드(N2)와 제 4 노드(N4)는 동일한 전위로 차아지를 분배하지만 회로의 안정적인 동작을 위해 피-모스 센스증폭단(LA)인 제 4 노드(N4)의 부하를 엔-모스 센스증폭단(LAB)인 제 2 노드(N2)의 부하보다 높게 설계함으로서 제 4 노드(N4)의 전위가 제 2 노드(N2)의 전위보다 높은 전위로 차아징된다.

따라서, 종래의 프리차아지 동작은 회로의 안정적인 동작을 위하여 상기 센스증폭기의 부하를 엔-모스 센스증폭단보다 피-모스 센스증폭단을 더 높게 설계함으로서 비트라인쌍의 프리차아지 전압레벨은 더 높이 차아징되었고, 메모리의 액티브 동작시에 메모리 셀의 데이터를 센싱하는 전압여유도는 상대적으로 더욱 낮아져 센스증폭기의 데이터 센싱시 에러를 유발하는 문제점이 있었다.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 센스증폭기를 프리차아지할 때 센스증폭단의 전압레벨을 레벨-다운 시킴으로서 메모리의 액티브 동작시의 데이터 센싱 에러를 감소시킨 반도체 메모리 장치의 프리차아지회로를 제공하는 데 있다.

상기 목적을 달성하기 위하여 본 발명의 회로는, 로우어드레스 스트로브신호에 응답하여 그에 대응되는 프리차아지 제어신호를 발생하는 제 1 및 제 2 프리차아지제어수단; 상기 제 2 프리차아지제어수단의 출력신호에 응답하여 센스증폭단의 프리차아지 전압레벨을 레벨-다운시키는 방전제어수단; 상기 제 1 프리차아지제어수단의 출력신호에 응답하여 비트라인쌍을 비트라인 전압레벨로 프리차아지 및 등화시키는 비트라인 프리차아지 및 등화수단; 및 상기 제 1 프리차아지제어수단의 출력신호에 응답하여 센스증폭기의 전류통로를 비트라인 전압레벨로 프리차아지 및 등화시키는 센스증폭기 프리차아지 및 등화수단을 구비하는 것을 특징으로 한다.

상기 제 1 프리차아지제어수단은 상기 로우어드레스 스트로브신호의 투입에 응답하여 제 1 노드의 전압상태를 반전시키는 제 1 인버터; 상기 제 1 노드의 신호를 일정시간동안 지연시켜 출력하는 제 1 지연수단; 상기 제 1 노드의 신호에 응답하여 출력노드의 전압상태를 반전시키는 제 2 인버터; 상기 제 2 인버터의 출력신호에 응답하여 제 2 노드의 전압상태를 반전시키는 제 3 인버터; 상기 제 2 노드의 신호에 응답하여 출력노드의 전압상태를 반전시키는 제 4 인버터; 및 상기 제 2 노드의 신호에 응답하여 출력노드의 전압상태를 반전시키는 제 5 인버터를 구비한다.

상기 제 2 프리차아지제어수단은 상기 제 1 노드의 신호를 일정시간동안 지연시켜 출력하는 제 2 지연수단; 상기 제 1 노드의 신호와 상기 제 2 지연수단의 출력신호에 응답하여 소정의 신호를 출력하는 제 1 게이트수단; 및 상기 제 1 게이트수단의 출력신호와 상기 제 2 노드의 신호에 응답하여 소정의 신호를 출력하는 제 2 게이트수단을 구비한다.

상기 방전제어수단은 제 3 노드와 접지전압 사이에 전류통로가 연결되고 상기 제 2 프리차아지제어수단의 출력신호에 응답하여 상기 제 3 노드의 전압을 레벨-다운시키는 엔-모스 트랜지스터를 구비한다.

도 1 은 종래의 프리차아지 회로를 나타낸 회로도.

도 2 는 본 발명에 의한 프리차아지 회로를 나타낸 회로도.

도 3 은 종래(도 3a) 및 본 발명(도 3b)에 의한 프리차아지 회로의 신호타이밍을 나타낸 타이밍도.

도 4 는 종래(실선) 및 본 발명(점선)에 의한 센스증폭기의 프리차아지 레벨을 나타낸 그래프.

* 도면의 주요 부분에 대한 부호의 설명 *

100 : 제 1 프리차아지(Precharge)제어수단.

200 : 제 2 프리차아지제어수단.

250 : 방전제어수단.

300 : 센스증폭기(Sense-Amplifier) 프리차아지 및 등화수단.

400 : 비트라인 프리차아지 및 등화수단.

500 : 메모리 셀.

이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.

도 2 는 본 발명에 의한 프리차아지 회로를 나타낸 것으로서, 제 1 프리차아지제어수단(100)과, 제 2 프리차아지제어수단(200) 과, 방전제어수단(250)과, 센스증폭기 프리차아지와 등화수단(300) 과, 비트라인 프리차아지와 등화수단(400), 및 메모리 셀(500)을 포함한다.

한편, 상기 제 1 프리차아지제어수단(100)은 상기 로우어드레스 스트로브신호(RASB)에 응답하여 제 1 노드(Nd1)의 전압상태를 반전시키는 제 1 인버터(110)와, 상기 제 1 노드(Nd1)의 신호를 일정시간동안 지연시켜 출력하는 제 1 지연수단(115)과, 상기 제 1 지연수단의 출력신호에 응답하여 출력노드의 전압상태를 반전시키는 제 2 인버터(120)와, 상기 제 2 인버터의 출력신호에 응답하여 제 2 노드(Nd2)의 전압상태를 반전시키는 제 3 인버터(130)와, 상기 제 3 인버터의 출력신호에 응답하여 출력노드의 전압상태를 반전시키는 제 4 인버터(140), 및 상기 제 2 노드(Nd2)의 신호에 응답하여 출력노드의 전압상태를 반전시키는 제 5 인버터(150)로 구성된다.

즉, 로우어드레스 스트로브신호(RASB)가 하이 신호로 디스에이블되면 상기 제 1 인버터(110)의 출력노드(Nd1)는 저전압으로 상태천이되고, 상기 제 1 지연수단(115)에 의해 소정의 시간동안 지연된 후, 상기 제 2 인버터(120)의 입력단에 인가되어 출력노드의 전압을 고전압으로 상태천이시킨다. 또한, 상기 제 2 인버터(120)의 고전압 출력은 제 3 인버터(130)의 입력단에 인가되어 제 2 노드(Nd2)의 전압을 저전압으로 상태천이시키고, 상기 제 2 노드(Nd2)의 출력신호는 제 4, 제 5 인버터(140, 150)에 각각 인가되어 출력신호(PIEQ, PIISO)를 고전압으로 상태천이 시킨다. 즉, 로우어드레스 스트로브신호(RASB)가 하이 신호로 디스에이블되면 상기 PIEQ, PIISO 신호가 인에이블되어 비트라인 프리차아지 동작이 수행되며, 상기 RASB 신호가 로우 신호로 인에이블되면 액티브 동작이 수행된다.

또한, 상기 제 2 프리차아지제어수단(200)은 상기 제 1 노드(Nd1)의 신호를 일정시간동안 지연시켜 출력하는 제 2 지연수단(210)과, 상기 제 1 노드(Nd1)의 신호와 상기 제 2 지연수단(210)의 출력신호에 응답하여 소정의 신호를 출력하는 제 1 게이트수단(220) 및 상기 제 1 게이트(220)의 출력신호와 상기 제 2 노드(Nd2)의 신호에 응답하여 인에이블신호(NDOWN)를 출력하는 제 2 게이트수단(230)으로 구성된다. 또한, 상기 제 1 게이트수단(220)은 입력신호가 하나라도 저전압이면 고전압을 출력하는 낸드게이트로 구성되고, 상기 제 2 게이트수단(230)은 입력신호가 모두 고전압일 때 고전압을 출력하는 앤드게이트로 구성된다.

즉, 상기 로우어드레스 스트로브신호(RASB)가 하이 신호로 디스에이블되면, 상기 제 1 노드(Nd1)의 전압상태는 로우 상태가 되고 상기 제 2 지연수단(210)에 의해 일정시간 지연된 후 제 1 게이트수단(220)의 입력단에 인가되고 상기 제 1 노드(Nd1)의 신호와 제 2 지연수단(210)의 출력신호 중 하나라도 저전압 신호이면 제 1 게이트수단(220)의 출력노드를 고전압으로 상태천이시키며, 상기 제 2 게이트수단(230)은 제 1 게이트수단(220)의 출력신호와 제 2 노드(Nd2)의 신호를 입력받아 상기 두 입력신호 모두 고전압일 때만 고전압 신호를 출력한다. 그러므로, 로우어드레스 스트로브신호(RASB)가 하이 신호로 디스에이블될 때 상기 제 1 프리차아지제어수단(100)의 제 1 지연수단(115)의 사이즈를 제 2 지연수단(210)의 사이즈보다 크게 하여 제 2 노드(Nd2)의 전압레벨이 저전압으로 상태천이되기 전까지만 제 2 프리차아지제어수단(200)의 출력신호(NDOWN)는 인에이블되고, 일정시간 후 상기 제 2 노드(Nd2)의 전압상태가 저전압으로 상태천이되면, 제 2 프리차아지회로(200)의 출력신호 (NDOWN)는 디스에이블되고 제 1 프리차아지제어수단(100)의 출력신호(PIEQ, PIISO)는 인에이블된다. 따라서, 상기 제 2 프리차아지제어수단(200)의 출력신호(NDOWN)는 제 1 프리차아지 제어회로(100)의 출력신호(PIEQ, PIISO)보다 먼저 인에이블된다.

또한, 상기 방전제어수단(250)은 제 5 노드(Nd5)와 접지전압(VSS) 사이에 전류통로가 연결되고 상기 제 2 프리차아지제어수단(200)의 출력신호(NDOWN)에 응답하여 피-모스 센스증폭단(LA)인 제 5 노드(Nd5)의 전압레벨을 레벨-다운시키는 엔-모스 트랜지스터(250)로 구성되어 있다. 즉, 제 1 프리차아지제어수단(100)의 출력신호(PIEQ, PIISO)가 인에이블되기 이전에 제 2 프리차아지제어수단(200)의 출력신호(NDOWN)가 인에이블되어 피-모스 센스증폭단(LA)의 전압레벨을 접지전압 (VSS)으로 레벨-다운시켜, 프리차아지시 센스증폭단(LA, LAB)과 비트라인(BL, BLB)의 프리차아지 전압레벨을 다운시키게 된다.

한편, 센스증폭기 프리차아지 및 등화수단(300)은 엔-모스 센스증폭기(N1, N2, MN1)와, 피-모스 센스증폭기(P1, P2, MP1)와, 센스증폭단(LA,LAB)의 프리차아지회로(M1, M2), 및 등화수단(M3)을 포함한다.

또한, 상기 엔-모스 센스증폭기(N1, N2, MN1)는 제 1 비트라인(BL)과 제 3 노드(Nd3) 사이에 전류통로가 연결되고 제 2 비트라인(BLB)의 전압레벨에 응답하는 제 1 트랜지스터(N1)와, 상기 제 3 노드(Nd3)와 제 2 비트라인(BLB) 사이에 전류통로가 연결되고 상기 제 1 비트라인(BL)의 전압레벨에 응답하는 제 2 트랜지스터(N2), 및 상기 제 3 노드(Nd3)와 접지전압(VSS) 사이에 전류통로가 연결되고 소정의 입력신호(LANG)에 응답하는 제 3 트랜지스터(MN1)로 구성되어 있고, 상기 피-모스 센스증폭기(P1, P2, MP1)는 제 1 비트라인(BL)과 제 5 노드(Nd5) 사이에 전류통로가 연결되고 제 2 비트라인(BLB)의 전압레벨에 응답하는 제 1 트랜지스터(P1)와, 상기 제 5 노드(Nd5)와 제 2 비트라인(BLB) 사이에 전류통로가 연결되고 상기 제 1 비트라인(BL)의 전압레벨에 응답하는 제 2 트랜지스터(P2), 및 상기 제 5 노드(Nd5)와 전원전압(VDD) 사이에 전류통로가 연결되고 소정의 입력신호 (LAPG)에 응답하는 제 3 트랜지스터(MP1)로 구성되어 있다.

또한, 상기 센스증폭단의 프리차아지회로(M1, M2)는 상기 제 3 노드(Nd3)와 제 4 노드(Nd4) 사이에 전류통로를 연결하고 상기 제 1 프리차아지제어수단(100)의 출력신호(PIEQ)에 응답하는 제 1 트랜지스터(M1)와, 상기 제 4 노드(Nd4)와 제 5 노드(Nd5) 사이에 전류통로가 연결되고 상기 제 1 프리차아지제어수단(100)의 출력신호(PIEQ)에 응답하는 제 2 트랜지스터(M2)로 구성되어 있고 상기 제 4 노드(Nd4)에는 비트라인전압발생기(VBL)가 연결되어 있다. 즉, 상기 제 1, 제 2 트랜지스터(M1, M2)가 제 1 프리차아지제어수단(100)의 출력신호(PIEQ)에 의하여 턴-온되면 상기 비트라인전압(VBL)이 제 1, 제 2 트랜지스터(M1, M2)의 전류통로를 통하여 센스증폭단(LAB, LA)으로 프리차아지된다.

또한, 상기 등화수단(M3)은 상기 제 3 노드(Nd3)와 제 5 노드(Nd5) 사이에 전류통로가 연결되고 상기 제 1 프리차아지제어수단(100)의 출력신호(PIISO)에 응답하는 엔-모스 트랜지스터(M3)로 구성되어 있다. 즉, 등화수단(M3)은 상기 제 1 프리차아지제어수단(100)의 출력신호(PIISO)에 응답하여 센스증폭 단(LAB, LA)에 공급되는 비트라인전압(VBL)을 센스증폭단(LAB, LA)에 동일한 전위로 차아지시킨다.

한편, 상기 비트라인 프리차아지 및 등화수단(400)은 비트라인 프리차아지회로(N3, N5), 및 등화수단(N7)을 포함한다.

또한, 상기 비트라인 프리차아지회로(N3, N5)는 제 1 비트라인(BL)과 제 6 노드(Nd6) 사이에 전류통로가 연결되고 상기 제 1 프리차아지제어수단(100)의 출력신호(PIEQ)에 응답하는 제 1 트랜지스터(N3), 및 상기 제 6 노드(Nd6)와 제 2 비트라인(BLB) 사이에 전류통로가 연결되고 상기 제 1 프리차아지제어수단(100)의 출력신호(PIEQ)에 응답하는 제 2 트랜지스터(N5)로 구성되어 있고, 상기 제 6 노드(Nd6)에는 비트라인전압발생기(VBL)가 연결되어 있다. 즉, 비트라인 프리차아지회로(N3, N5)는 제 1 프리차아지제어수단(100)의 출력신호(PIEQ)에 응답하여 상기 비트라인전압(VBL)이 제 1, 제 2 트랜지스터(N3, N5)의 전류통로를 통해 비트라인쌍(BL, BLB)으로 프리차아징된다.

또한, 상기 등화수단(N7)은 제 1 비트라인(BL)과 제 2 비트라인(BLB) 사이에 전류통로가 형성되고 상기 제 1 프리차아지제어수단(100)의 출력신호(PIEQ)에 응답하는 엔-모스 트랜지스터(N7)로 구성되어 있다. 즉, 등화수단(N7)은 상기 비트라인 프리차아지회로(N3, N5)에 의해 프리차아지된 비트라인 (BL, BLB)을 동일한 전압레벨로 등화시킨다.

한편, 상기 메모리 셀(500)은 데이터를 저장하는 커패시터(C) 및 워드라인 신호에 응답하여 상기 커패시터의 데이터를 비트라인(BL)으로 전달하는 트랜지스터(Mc)로 구성되어 있다. 즉, 상기 로우어드레스 스트로브신호(RASB)가 로우 신호로 인에이블되면 액티브 동작이 수행되며 로우어드레스가 디코딩되어 상기 메모리 셀(500)의 워드라인(WL)이 선택되어 커패시터(C)에 저장되어 있는 데이터가 비트라인(BL)으로 전달되어 비트라인 (BL)의 전위는 커패시터의 전압용량(△Vc)만큼 증가하거나 감소하며 상기 센스증폭기(N1,N2,MN1)(P1,P2,MP1)에서 비트라인 (BL)의 미소전압 변화량(△Vbl)을 센싱하여 데이터를 독출하게 된다. 그러므로, 상기 로우어드레스 스트로브신호(RASB)가 로우 신호로 인에이블되면 메모리 셀(500)의 데이터가 독출되거나 기입되는 액티브 동작이 수행되고, 프리차아지제어수단(100, 200)의 출력신호(PIEQ, PISSO)는 디스에이블되어 비트라인쌍(BL, BLB)의 프리차아지 동작은 이루어지지 않는다.

도 3 은 종래의 프리차아지회로(도 3a)와 본 발명에 의한 프리차아지회로(도 3b)의 타이밍도를 나타낸 것으로서 상기 도 1 및 도 2 를 참조하여 동도면을 상세하게 기술하면, 먼저 종래의 프리차아지회로를 나타낸 타이밍도(도 3a)는 로우어드레스 스트로브 신호(RASB)가 로우 신호로 인에이블될 때, 프리차아지제어 회로(10)의 출력신호(PIEQ, PIISO)는 로우 신호로 디스에이블 되어 비트라인쌍의 프리차아지 동작은 이루어지지 않고, 메모리 셀의 워드라인이 인에이블되어 액티브 동작이 수행되며, 또한 메모리 셀의 축적 데이터가 비트라인(BL)으로 유입되어 상기 비트라인(BL)은 커패시터에 축적된 데이터 용량만큼 증감하게 된다.

또한, 본 발명의 프리차아지회로를 나타낸 타이밍도(도 3b)는 로우어드레스 스트로브신호(RASB)가 로우 신호로 인에이블될 때, 제 2 프리차아지제어수단(200)의 출력신호(NDOWN)와, 제 1 프리차아지제어수단(100)의 출력신호(PIEQ, PIISO)는 로우 신호로 디스에이블되어 센스증폭단(LA, LAB)과 비트라인쌍(BL, BLB)의 프리차아지 동작은 이루어지지 않고, 메모리 셀(500)의 워드라인(WL)이 인에이블되어 액티브 동작이 수행된다. 상기 액티브 동작시에 워드라인(WL)이 선택되면 메모리 셀(500)의 축적 데이터가 비트라인(BL)으로 유입되어 상기 비트라인(BL)의 전위는 커패시터(C)에 축적된 데이터 용량(Vc)만큼 증감(△Vbl)하게 되고, 또한, 센스증폭기(N1,N2,MN1)(P1,P2,MP1)의 전원공급 신호(LAPG, LANG)가 인에이블되어 상기 비트라인(BL)의 미소전압변화량 (△Vbl)을 센싱하고 증폭하여 상기 메모리 셀(500)의 데이터를 독출하게 된다.

또한, 상기 로우어드레스 스트로브신호(RASB)가 하이 신호로서 디스에이블되면, 프리차아지 동작이 수행된다. 상기 프리차아지 동작이 수행되기 직전에 제 2 프리차아지제어수단 (200)의 출력신호(NDOWN)가 제 1 프리차아지제어수단(100)의 출력신호(PIEQ, PIISO)보다 먼저 인에이블되어 센스증폭단(LA)의 차아징 전압을 레벨-다운시킨다. 또한 상기 NDOWN 신호가 로우 신호로 상태천이되면 제 1 프리차아지제어수단(100)의 출력신호 (PIEQ, PIISO)가 인에이블되어 센스증폭단(LA, LAB)과 비트라인 쌍(BL, BLB)을 프리차아지시키며, 상기 프리차아지 신호(PIEQ, PIISO)의 인에이블 직전에 상기 센스증폭단(LA)이 레벨-다운되므로 비트라인쌍(BL, BLB)의 프리차아지 레벨은 종래보다 미소전압 (△VBL)만큼 낮게 프리차아지된다.

도 4 를 참조하면, 종래의 센스증폭단(LA, LAB)의 전압특성(실선)과 본 발명에 의한 센스증폭단(LA, LAB)의 전압특성(점선)을 나타낸 그래프로서, 상기 도 1 및 도 2 를 참조하여 동도면을 상세하게 기술하면, 상기 본 발명에 의한 센스증폭기의 특성을 나타낸 그래프(점선)는 상기 프리차아지 동작이 수행되기 직전에 제 2 프리차아지제어수단(200)의 출력신호(NDOWN)의 인에이블로 인하여 피-모스 센스증폭단(LA)의 전압레벨이 접지전압(VSS)으로 레벨-다운되며, 프리차아지시에 본 발명의 센스증폭단(LA, LAB)의 전압레벨(점선)은 종래의 센스증폭단(LA, LAB)의 전압레벨(실선)보다 미소전압(△VLA)만큼 낮아지고, 따라서 액티브 동작시에 본 발명의 센스증폭기의 센싱 전압여유도(103mV) 가 종래의 센싱 전압(98mV)보다 증가함을 볼 수 있다.

이상과 같이 본 발명에서는 센스증폭단과 비트라인쌍의 프리차아지 동작이 이루어지기 직전에 센스증폭단의 전압을 레벨-다운시키므로서 프리차아지시의 센스증폭단과 비트라인쌍의 프리차아지 레벨을 낮추었다.

따라서, 상술한 바와 같이 본 발명에서는 비트라인 프리차아지 레벨을 낮춤으로서, 액티브 동작시에 센스증폭기가 메모리 셀의 데이터를 센싱하는 전압 여유도를 높여 데이터 센싱 에러를 대폭 감소시킨 효과가 있다.

Claims (7)

1. 로우어드레스 스트로브신호에 응답하여 그에 대응되는 프리차아지 제어신호를 발생하는 제 1 및 제 2 프리차아지제어수단; 상기 제 2 프리차아지제어수단의 출력신호에 응답하여 센스증폭단의 프리차아지 전압레벨을 레벨-다운시키는 방전제어 수단; 상기 제 1 프리차아지제어수단의 출력신호에 응답하여 비트라인쌍을 비트라인 전압레벨로 프리차아지 및 등화시키는 비트라인 프리차아지 및 등화수단; 및 상기 제 1 프리차아지제어수단의 출력신호에 응답하여 센스증폭기의 전류통로를 비트라인 전압레벨로 프리차아지 및 등화시키는 센스증폭기 프리차아지 및 등화수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 프리차아지회로.
2. 제 1 항에 있어서, 상기 제 1 프리차아지제어수단은, 상기 로우어드레스 스트로브신호의 투입에 응답하여 제 1 노드의 전압상태를 반전시키는 제 1 인버터; 상기 제 1 노드의 신호를 일정시간동안 지연시켜 출력하는 제 1 지연수단; 상기 제 1 노드의 신호에 응답하여 출력노드의 전압상태를 반전시키는 제 2 인버터; 상기 제 2 인버터의 출력신호에 응답하여 제 2 노드의 전압상태를 반전시키는 제 3 인버터; 상기 제 2 노드의 신호에 응답하여 출력노드의 전압상태를 반전시키는 제 4 인버터; 및 상기 제 2 노드의 신호에 응답하여 출력노드의 전압상태를 반전시키는 제 5 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 프리차아지회로.
3. 제 1 항에 있어서, 상기 제 2 프리차아지제어수단은, 상기 제 1 노드의 신호를 일정시간동안 지연시켜 출력하는 제 2 지연수단; 상기 제 1 노드의 신호와 상기 제 2 지연수단의 출력신호에 응답하여 소정의 신호를 출력하는 제 1 게이트수단; 및 상기 제 1 게이트수단의 출력신호와 상기 제 2 노드의 신호에 응답하여 소정의 신호를 출력하는 제 2 게이트수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 프리차아지회로.
4. 제 1 항에 있어서, 상기 방전제어수단은, 제 3 노드와 접지전압 사이에 전류통로가 연결되고 상기 제 2 프리차아지제어수단의 출력신호에 응답하여 상기 제 3 노드의 전압을 레벨-다운시키는 엔-모스 트랜지스터인 것을 특징으로 반도체 메모리 장치의 프리차아지회로.
5. 제 2 항 또는 제 3 항에 있어서, 상기 제 1 지연수단은 제 2 지연수단보다 사이즈가 더 큰 것을 특징으로 하는 반도체 메모리 장치의 프리차아지회로.
6. 제 3 항에 있어서, 상기 제 1 게이트수단은 입력신호가 하나라도 저전압이면 고전압을 출력하는 낸드게이트인 것을 특징으로 하는 반도체 메모리 장치의 프리차아지회로.
7. 제 3 항에 있어서, 상기 제 2 게이트수단은 입력신호가 모두 고전압일 때 고전압을 출력하는 앤드게이트인 것을 특징으로 하는 반도체 메모리 장치의 프리차아지회로.