JPH09139081A - 半導体メモリ装置の入出力ラインの電圧制御方法 - Google Patents
半導体メモリ装置の入出力ラインの電圧制御方法Info
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- JPH09139081A JPH09139081A JP8222623A JP22262396A JPH09139081A JP H09139081 A JPH09139081 A JP H09139081A JP 8222623 A JP8222623 A JP 8222623A JP 22262396 A JP22262396 A JP 22262396A JP H09139081 A JPH09139081 A JP H09139081A
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Abstract
(57)【要約】
【課題】 高速でデータをアクセスするために入出力ラ
インの出力電圧をフィードバックして負荷トランジスタ
を制御する半導体メモリ装置の入出力ラインの電圧制御
方法を提供する。 【解決手段】 入出力ラインＩＯ，ＩＯＢの電圧を感
知、増幅する入出力ラインセンスアンプ６０の出力がフ
ィードバックされ、リード動作時、前記対の入出力ライ
ンＩＯ，ＩＯＢのローレベル電圧を接地電圧と電源電圧
との間の一定のレベルにクランプさせるクランプ手段２
０ａを具備し、前記対の入出力ラインＩＯ，ＩＯＢを各
々異なるように制御することを特徴とする。これによ
り、本発明による入出力ラインの電圧制御方法を適用す
れば、入出力ラインＩＯ，ＩＯＢの電圧がフリップされ
る間に直流電流パスを除去して電流消費を減少させ、動
作スピードを高めうる長所がある
インの出力電圧をフィードバックして負荷トランジスタ
を制御する半導体メモリ装置の入出力ラインの電圧制御
方法を提供する。 【解決手段】 入出力ラインＩＯ，ＩＯＢの電圧を感
知、増幅する入出力ラインセンスアンプ６０の出力がフ
ィードバックされ、リード動作時、前記対の入出力ライ
ンＩＯ，ＩＯＢのローレベル電圧を接地電圧と電源電圧
との間の一定のレベルにクランプさせるクランプ手段２
０ａを具備し、前記対の入出力ラインＩＯ，ＩＯＢを各
々異なるように制御することを特徴とする。これによ
り、本発明による入出力ラインの電圧制御方法を適用す
れば、入出力ラインＩＯ，ＩＯＢの電圧がフリップされ
る間に直流電流パスを除去して電流消費を減少させ、動
作スピードを高めうる長所がある
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に高速でデータをアクセスするために入出力ラ
インの出力電圧をフィードバックして負荷トランジスタ
を制御する半導体メモリ装置の入出力ラインの電圧制御
方法に関する。
係り、特に高速でデータをアクセスするために入出力ラ
インの出力電圧をフィードバックして負荷トランジスタ
を制御する半導体メモリ装置の入出力ラインの電圧制御
方法に関する。
【０００２】
【従来の技術】半導体メモリ装置において高速動作に対
する要求が増加している。従って、アクセスサイクル(a
ccess cycie)時間を縮めるための努力が試されて来た。
最近には高周波の同期信号がメモリ装置の外部からピン
を通してメモリ装置の内部に入力されることにより前記
メモリ装置内部の動作が前記同期信号により成されるよ
うにした同期式メモリ装置(synchronous memory devic
e)が、半導体メモリ装置の核心研究課題となっている。
既存の同期式メモリ装置或は非同期式メモリ装置におい
てカラム選択ゲートを通してビットラインと連結された
入出力ラインはリード動作時電源電圧ＶＣＣレベルと接
地電圧ＶＳＳレベルであって大きな電圧スイングを有す
る。以降、アドレス変化によるカラム選択ラインの変化
時入出力ラインはアドレス遷移感知器(address transit
ion detector：以下ＡＴＤと称する）により毎度プリチ
ャージされることにより、以前の入出力ラインの電圧に
より次に選択されたカラムのビットラインに載せられた
データがフリップされず有効に出力されうる。これによ
り高速のアクセス動作が可能であり、アドレス遷移によ
る電流の消費が減少されうる。しかし、同期式メモリ装
置でリードサイクル時間を１０ナノ秒以下に減らすため
には次の条件等が先行されるべきである。第１、データ
アクセス時前記入出力ラインをプリチャージするための
時間（通常的に約３〜４ナノ秒）が必ず除去されるべき
であり、第２、データアクセス時入出力ラインの電圧ス
イングの幅を減らし、なるべく早い時間内にチャージシ
ェアリング動作が行われるべきである。これを具現する
ために一回目のデータアクセス動作から充電された入出
力ラインの電圧を次のデータアクセス時ビットラインセ
ンスアンプで放電させる方法が一般的に通用される入出
力ラインプリチャージ方法である。しかし、従来にはデ
ータアクセス時一対の入出力ラインに連結されている一
対の負荷トランジスタが常にターンオンされているの
で、負荷トランジスタで直流電流が流れ続けて、電流の
消費が大きい。またビットラインセンスアンプにより入
出力ラインの電圧がフリップされる時、前記ターンオン
されている負荷トランジスタは入出力ライン電圧がハイ
レベルからローレベルに下がるのを妨害することになる
ので、入出力ラインのフリップ速度が遅くなる問題点が
ある。
する要求が増加している。従って、アクセスサイクル(a
ccess cycie)時間を縮めるための努力が試されて来た。
最近には高周波の同期信号がメモリ装置の外部からピン
を通してメモリ装置の内部に入力されることにより前記
メモリ装置内部の動作が前記同期信号により成されるよ
うにした同期式メモリ装置(synchronous memory devic
e)が、半導体メモリ装置の核心研究課題となっている。
既存の同期式メモリ装置或は非同期式メモリ装置におい
てカラム選択ゲートを通してビットラインと連結された
入出力ラインはリード動作時電源電圧ＶＣＣレベルと接
地電圧ＶＳＳレベルであって大きな電圧スイングを有す
る。以降、アドレス変化によるカラム選択ラインの変化
時入出力ラインはアドレス遷移感知器(address transit
ion detector：以下ＡＴＤと称する）により毎度プリチ
ャージされることにより、以前の入出力ラインの電圧に
より次に選択されたカラムのビットラインに載せられた
データがフリップされず有効に出力されうる。これによ
り高速のアクセス動作が可能であり、アドレス遷移によ
る電流の消費が減少されうる。しかし、同期式メモリ装
置でリードサイクル時間を１０ナノ秒以下に減らすため
には次の条件等が先行されるべきである。第１、データ
アクセス時前記入出力ラインをプリチャージするための
時間（通常的に約３〜４ナノ秒）が必ず除去されるべき
であり、第２、データアクセス時入出力ラインの電圧ス
イングの幅を減らし、なるべく早い時間内にチャージシ
ェアリング動作が行われるべきである。これを具現する
ために一回目のデータアクセス動作から充電された入出
力ラインの電圧を次のデータアクセス時ビットラインセ
ンスアンプで放電させる方法が一般的に通用される入出
力ラインプリチャージ方法である。しかし、従来にはデ
ータアクセス時一対の入出力ラインに連結されている一
対の負荷トランジスタが常にターンオンされているの
で、負荷トランジスタで直流電流が流れ続けて、電流の
消費が大きい。またビットラインセンスアンプにより入
出力ラインの電圧がフリップされる時、前記ターンオン
されている負荷トランジスタは入出力ライン電圧がハイ
レベルからローレベルに下がるのを妨害することになる
ので、入出力ラインのフリップ速度が遅くなる問題点が
ある。
【０００３】図１は従来の技術による入出力ラインの電
圧制御方法を示す。図１を参照すれば、所定のレベルの
データの貯蔵されているメモリセル１０がビットライン
ＢＬＯに接続されており、前記メモリセル１０はワード
ラインＷＬの活性化に応答してアクセスされる。対のビ
ットラインＢＬＯとＢＬＯＢとの間には、ＰＭＯＳトラ
ンジスタＭＰ１、ＭＰ２で構成されたＰ形センスアンプ
１２とＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成され
たＮ形センスアンプ１４が接続されている。前記メモリ
セル１０のデータのアクセス時、前記Ｐ形センスアンプ
１２内のＰＭＯＳトランジスタＭＰ１、ＭＰ２の共通接
続ノードのレベルは接地電圧ＶＳＳレベルとなる。前記
対のビットラインＢＬＯ、ＢＬＯＢと対の入出力ライン
ＩＯ、ＩＯＢとの間には各々カラム選択トランジスタＭ
Ｎ３、ＭＮ４が接続されている。このような構成はメモ
リ装置で通常的なものである。
圧制御方法を示す。図１を参照すれば、所定のレベルの
データの貯蔵されているメモリセル１０がビットライン
ＢＬＯに接続されており、前記メモリセル１０はワード
ラインＷＬの活性化に応答してアクセスされる。対のビ
ットラインＢＬＯとＢＬＯＢとの間には、ＰＭＯＳトラ
ンジスタＭＰ１、ＭＰ２で構成されたＰ形センスアンプ
１２とＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成され
たＮ形センスアンプ１４が接続されている。前記メモリ
セル１０のデータのアクセス時、前記Ｐ形センスアンプ
１２内のＰＭＯＳトランジスタＭＰ１、ＭＰ２の共通接
続ノードのレベルは接地電圧ＶＳＳレベルとなる。前記
対のビットラインＢＬＯ、ＢＬＯＢと対の入出力ライン
ＩＯ、ＩＯＢとの間には各々カラム選択トランジスタＭ
Ｎ３、ＭＮ４が接続されている。このような構成はメモ
リ装置で通常的なものである。
【０００４】従来の技術による入出力ラインの電圧制御
方法では、入出力ラインＩＯ、ＩＯＢにクランプ手段２
０のＰＭＯＳトランジスタＭＰ３、ＭＰ４が連結されて
負荷として使用される。データのアクセス時この負荷を
ターンオンさせ、ＭＰ４→ＭＮ４→ＭＮ２→ＶＳＳのよ
うに直流電流を流す。入出力ラインＩＯＢの電圧は負荷
がなければ０ボルトまで落ちるが、前記負荷を通した直
流電流が流れると入出力ラインＩＯＢの電圧は電圧分配
の原理により次の式（１）のように与えられる。
方法では、入出力ラインＩＯ、ＩＯＢにクランプ手段２
０のＰＭＯＳトランジスタＭＰ３、ＭＰ４が連結されて
負荷として使用される。データのアクセス時この負荷を
ターンオンさせ、ＭＰ４→ＭＮ４→ＭＮ２→ＶＳＳのよ
うに直流電流を流す。入出力ラインＩＯＢの電圧は負荷
がなければ０ボルトまで落ちるが、前記負荷を通した直
流電流が流れると入出力ラインＩＯＢの電圧は電圧分配
の原理により次の式（１）のように与えられる。
【０００５】
【数１】
【０００６】従って、入出力ラインＩＯＢの電圧スイン
グの幅は前記ＰＭＯＳトランジスタＭＰ４の抵抗値、即
ち、ＲMP4を調節すれば一定の大きさで固定されうる。
グの幅は前記ＰＭＯＳトランジスタＭＰ４の抵抗値、即
ち、ＲMP4を調節すれば一定の大きさで固定されうる。
【０００７】図２は図１による動作タイミング図であ
る。最初のページモードでカラムアドレスストローブ信
号ＣＡＳＢのサイクリングによりカラムアドレスＣＡ０
とＣＡ１が入力され、書込みイネーブル信号ＷＢがハイ
となっているので、図２のタイミング図はリード動作を
示す。また、カラムアドレスＣＡ０によりカラム選択ラ
インＣＳＬ０がイネーブルされ、前記カラム選択ライン
ＣＳＬ０に連結された対のビットラインの中ハイ状態の
ビットラインＢＬＯはＶＣＣレベルを保つが、ロー状態
のビットラインＢＬＯは負荷トランジスタＭＰ４がター
ンオンされ、前記のようにＭＰ４→ＭＮ４→ＭＮ２→Ｖ
ＳＳへの直流電流パスが形成されるのでＶＳＳ電圧でな
い下記のＶ１電圧を有する。
る。最初のページモードでカラムアドレスストローブ信
号ＣＡＳＢのサイクリングによりカラムアドレスＣＡ０
とＣＡ１が入力され、書込みイネーブル信号ＷＢがハイ
となっているので、図２のタイミング図はリード動作を
示す。また、カラムアドレスＣＡ０によりカラム選択ラ
インＣＳＬ０がイネーブルされ、前記カラム選択ライン
ＣＳＬ０に連結された対のビットラインの中ハイ状態の
ビットラインＢＬＯはＶＣＣレベルを保つが、ロー状態
のビットラインＢＬＯは負荷トランジスタＭＰ４がター
ンオンされ、前記のようにＭＰ４→ＭＮ４→ＭＮ２→Ｖ
ＳＳへの直流電流パスが形成されるのでＶＳＳ電圧でな
い下記のＶ１電圧を有する。
【０００８】
【数２】
【０００９】カラム選択ラインＣＳＬ０がイネーブルと
前の入出力ラインＩＯ、ＩＯＢの電圧はＢＬＯ、ＢＬＯ
Ｂに連結されたＰ形及びＮ形センスアンプ１２、１４に
よりＴ２時間が過ぎた後フリップすることになり、これ
がレベルシフター４０のＮＭＯＳトランジスタＭＮ６の
スレショルド電圧（Ｖｔｎ）だけレベルダウンされ入出
力ラインＩＯ１、ＩＯＢ１に伝達される。前記レベルダ
ウンされた入出力ラインＩＯ１、ＩＯＢ１の電圧を入出
力センスアンプ６０がセンシング増幅してデータライン
ＤＯ、ＤＯＢに伝達する。ここで前記入出力ラインＩ
Ｏ、ＩＯＢの電圧をレベルダウンさせる理由は、入出力
センスアンプ６０が作動増幅器の構造で形成された場
合、入力トランジスタが飽和領域で動作させるためであ
る。
前の入出力ラインＩＯ、ＩＯＢの電圧はＢＬＯ、ＢＬＯ
Ｂに連結されたＰ形及びＮ形センスアンプ１２、１４に
よりＴ２時間が過ぎた後フリップすることになり、これ
がレベルシフター４０のＮＭＯＳトランジスタＭＮ６の
スレショルド電圧（Ｖｔｎ）だけレベルダウンされ入出
力ラインＩＯ１、ＩＯＢ１に伝達される。前記レベルダ
ウンされた入出力ラインＩＯ１、ＩＯＢ１の電圧を入出
力センスアンプ６０がセンシング増幅してデータライン
ＤＯ、ＤＯＢに伝達する。ここで前記入出力ラインＩ
Ｏ、ＩＯＢの電圧をレベルダウンさせる理由は、入出力
センスアンプ６０が作動増幅器の構造で形成された場
合、入力トランジスタが飽和領域で動作させるためであ
る。
【００１０】しかし前記従来の方法では最初のカラム選
択ラインがイネーブルされている全体時間の間負荷トラ
ンジスタＭＰ３、ＭＰ４で直流電流が続けて消耗される
ので電流消耗の大きな問題点がある。また、ビットライ
ンセンスアンプ、即ちビットラインに連結されたＰ形及
びＮ形センスアンプにより入出力ラインの電圧がフリッ
プされる時負荷トランジスタが続けてターンオンされて
いるので、これが入出力ラインの電圧がハイレベルのＶ
ＣＣでローレベルのＶＣＣ−△Ｖ１に下がるのを妨害
し、入出力ラインのフリップ速度が遅くなる問題点があ
る。ここで△Ｖ１は入出力ラインＩＯとＩＯＢとの間の
電圧差である。
択ラインがイネーブルされている全体時間の間負荷トラ
ンジスタＭＰ３、ＭＰ４で直流電流が続けて消耗される
ので電流消耗の大きな問題点がある。また、ビットライ
ンセンスアンプ、即ちビットラインに連結されたＰ形及
びＮ形センスアンプにより入出力ラインの電圧がフリッ
プされる時負荷トランジスタが続けてターンオンされて
いるので、これが入出力ラインの電圧がハイレベルのＶ
ＣＣでローレベルのＶＣＣ−△Ｖ１に下がるのを妨害
し、入出力ラインのフリップ速度が遅くなる問題点があ
る。ここで△Ｖ１は入出力ラインＩＯとＩＯＢとの間の
電圧差である。
【００１１】
【発明が解決しょうとする課題】従って、本発明の目的
は電流の消耗を減らし、また入出力ラインのフリップ速
度を高速で行わせる半導体メモリ装置の入出力ラインの
電圧制御方法を提供することにある。
は電流の消耗を減らし、また入出力ラインのフリップ速
度を高速で行わせる半導体メモリ装置の入出力ラインの
電圧制御方法を提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
の本発明による半導体メモリ装置の入出力ラインの電圧
制御方法は、多数のメモリセルが接続される対のビット
ラインと、前記対のビットラインに接続され、リード動
作時対のビットラインの電圧の差を感知、増幅するビッ
トラインセンスアンプと、カラム選択ゲートを通して前
記対のビットラインと接続される対の入出力ラインと、
前記対の入出力ラインに接続され、前記対の入出力ライ
ンの電圧の差を感知、増幅する入出力ラインセンスアン
プと、前記入出力ラインセンスアンプと接続された対の
データラインを具備する半導体メモリ装置の入出力ライ
ンの電圧制御方法において、前記入出力ラインセンスア
ンプの出力がフィードバックされ、リード動作時、前記
対の入出力ラインのローレベル電圧を接地電圧と電源電
圧との間の一定のレベルにクランプさせるクランプ手段
を具備し、前記対の入出力ラインを各々異なるように制
御することを特徴とする。
の本発明による半導体メモリ装置の入出力ラインの電圧
制御方法は、多数のメモリセルが接続される対のビット
ラインと、前記対のビットラインに接続され、リード動
作時対のビットラインの電圧の差を感知、増幅するビッ
トラインセンスアンプと、カラム選択ゲートを通して前
記対のビットラインと接続される対の入出力ラインと、
前記対の入出力ラインに接続され、前記対の入出力ライ
ンの電圧の差を感知、増幅する入出力ラインセンスアン
プと、前記入出力ラインセンスアンプと接続された対の
データラインを具備する半導体メモリ装置の入出力ライ
ンの電圧制御方法において、前記入出力ラインセンスア
ンプの出力がフィードバックされ、リード動作時、前記
対の入出力ラインのローレベル電圧を接地電圧と電源電
圧との間の一定のレベルにクランプさせるクランプ手段
を具備し、前記対の入出力ラインを各々異なるように制
御することを特徴とする。
【００１３】望ましい実施例によれば、前記クランプ手
段は前記対の入出力ラインに各々連結された一対の負荷
であり、フィードバックされる前記入出力ラインセンス
アンプの出力に応じて前記一対の負荷が相補的な状態を
保つことを特徴とする。
段は前記対の入出力ラインに各々連結された一対の負荷
であり、フィードバックされる前記入出力ラインセンス
アンプの出力に応じて前記一対の負荷が相補的な状態を
保つことを特徴とする。
【００１４】従って、本発明による入出力ラインの電圧
制御方法を適用すれば、入出力ラインの電圧がフリップ
される間に直流電流パスを除去して電流消費を減少さ
せ、動作スピードを高めうる長所がある。
制御方法を適用すれば、入出力ラインの電圧がフリップ
される間に直流電流パスを除去して電流消費を減少さ
せ、動作スピードを高めうる長所がある。
【００１５】
【発明の実施の形態】以下、本発明の望ましい実施例を
添付の図面図３及び図４に基づき説明する。図面の中同
一な構成及び動作を行う回路及び素子等に対しては同一
の参照番号及び参照符号を使用する。
添付の図面図３及び図４に基づき説明する。図面の中同
一な構成及び動作を行う回路及び素子等に対しては同一
の参照番号及び参照符号を使用する。
【００１６】図３は本発明の実施例による入出力ライン
の電圧制御方法を示す図面であり、図４は図３に対応す
る動作タイミング図である。
の電圧制御方法を示す図面であり、図４は図３に対応す
る動作タイミング図である。
【００１７】図３を参照すれば、負荷トランジスタ制御
回路３０で（ＷＲ信号がリード動作時‘ハイ’となり、
書込動作時‘ロー’となる。そしてこの回路のさらに他
の入力の入出力センスアンプ６０の出力ＤＯが‘ロー’
であり、ＤＯＢが‘ハイ’の場合にのみノードＮ２が
‘ロー’となる。即ち、データＤＯが‘ロー’の場合、
クランプ手段２０ａの負荷トランジスタＭＰ３のみター
ンオンされることにより入出力ラインＩＯの電圧が低く
下がらないようクランプされる。また次のカラムアドレ
スＣＡ１により選択されるメモリセルのデータが‘ハ
イ’であって入出力ラインＩＯ、ＩＯＢの電圧がフリッ
プされるべき場合、入出力ラインＩＯの電圧は前記クラ
ンプ手段２０ａの負荷トランジスタＭＰ３がターンオン
されているのでローレベルのＶＣＣ−△Ｖ１からハイレ
ベルのＶＣＣに速く上がり、相補入出力ラインＩＯＢの
電圧は前記クランプ手段２０ａの負荷トランジスタＭＰ
４がターンオフされていて妨害を受けないのでハイレベ
ルのＶＣＣからローレベルのＶＣＣ−Ｖｔｎ−△Ｖ２に
迅速に下がることになる。この結果、次のカラム選択ラ
インＣＳＬ１が活性化された時点から入出力ラインＩ
Ｏ、ＩＯＢの電圧がフリップされる時点までの時間が従
来のＴ２からＴ２１に早くなって動作速度が速くなり、
このような高速動作効果は２５６メガビット級以上の長
い入出力ラインを有するチップでさらに大きいと判断さ
れる。またこの方式は、次に選択されるカラム選択ライ
ンに該当するビットラインのデータが入出力ラインＩ
Ｏ、ＩＯＢに伝達される時、図４で示されたＴ０１、Ｔ
１１時間、即ち入出力ラインＩＯ、ＩＯＢのデータがフ
リップされる時間の間は直流電流パスがないので電流の
消費を減少する効果が得られる。
回路３０で（ＷＲ信号がリード動作時‘ハイ’となり、
書込動作時‘ロー’となる。そしてこの回路のさらに他
の入力の入出力センスアンプ６０の出力ＤＯが‘ロー’
であり、ＤＯＢが‘ハイ’の場合にのみノードＮ２が
‘ロー’となる。即ち、データＤＯが‘ロー’の場合、
クランプ手段２０ａの負荷トランジスタＭＰ３のみター
ンオンされることにより入出力ラインＩＯの電圧が低く
下がらないようクランプされる。また次のカラムアドレ
スＣＡ１により選択されるメモリセルのデータが‘ハ
イ’であって入出力ラインＩＯ、ＩＯＢの電圧がフリッ
プされるべき場合、入出力ラインＩＯの電圧は前記クラ
ンプ手段２０ａの負荷トランジスタＭＰ３がターンオン
されているのでローレベルのＶＣＣ−△Ｖ１からハイレ
ベルのＶＣＣに速く上がり、相補入出力ラインＩＯＢの
電圧は前記クランプ手段２０ａの負荷トランジスタＭＰ
４がターンオフされていて妨害を受けないのでハイレベ
ルのＶＣＣからローレベルのＶＣＣ−Ｖｔｎ−△Ｖ２に
迅速に下がることになる。この結果、次のカラム選択ラ
インＣＳＬ１が活性化された時点から入出力ラインＩ
Ｏ、ＩＯＢの電圧がフリップされる時点までの時間が従
来のＴ２からＴ２１に早くなって動作速度が速くなり、
このような高速動作効果は２５６メガビット級以上の長
い入出力ラインを有するチップでさらに大きいと判断さ
れる。またこの方式は、次に選択されるカラム選択ライ
ンに該当するビットラインのデータが入出力ラインＩ
Ｏ、ＩＯＢに伝達される時、図４で示されたＴ０１、Ｔ
１１時間、即ち入出力ラインＩＯ、ＩＯＢのデータがフ
リップされる時間の間は直流電流パスがないので電流の
消費を減少する効果が得られる。
【００１８】レベルシフター４０ａとレベルシフター制
御回路５０の動作において、前記レベルシフター４０ａ
のＰＭＯＳトランジスタＭＰ５、ＭＰ６はサイズの小さ
いトランジスタであって入出力ラインＩＯ、ＩＯＢのフ
ローティングを防ぎ、ＭＰ５→ＭＮ７及びＭＰ６→ＭＮ
８のように小さい直流電流を供給する。これにより入出
力ラインＩＯ１、ＩＯＢ１の電圧は入出力ラインＩＯ、
ＩＯＢ電圧に比べてＮＭＯＳトランジスタＭＮ５、ＭＮ
６のスレショルド電圧程度低くなる。即ち入出力ライン
ＩＯ１、ＩＯＢ１の‘ハイ’レベルはＶＣＣ−Ｖｔｎと
なり、ローレベルはＶＣＣ−△Ｖ１−Ｖｔｎとなる。こ
こで△Ｖ１は入出力ラインＩＯとＩＯＢとの間の電圧差
である。勿論、トランジスタＭＰ５、ＭＰ６、ＭＰ７、
ＭＰ８はスタンバイ時（この時、（ＹＥ＝ハイ）にター
ンオフされ、書込動作時（この時、（ＷＲ＝ハイ））タ
ーンオフされるようにレベルシフター制御回路５０のロ
ジックが構成される。このレベルシフター４０ａが必要
な理由は、従来の技術で説明したように、入出力センス
アンプ６０が差動増幅器の形で構成された場合、入出力
ラインＩＯ１、ＩＯＢ１に連結される入出力センスアン
プ６０のトランジスタを飽和領域で動作させることによ
り入出力センスアンプ６０が入出力ラインＩＯ１、ＩＯ
Ｂ１の小さな電圧差を容易にセンシングさせるためであ
る。
御回路５０の動作において、前記レベルシフター４０ａ
のＰＭＯＳトランジスタＭＰ５、ＭＰ６はサイズの小さ
いトランジスタであって入出力ラインＩＯ、ＩＯＢのフ
ローティングを防ぎ、ＭＰ５→ＭＮ７及びＭＰ６→ＭＮ
８のように小さい直流電流を供給する。これにより入出
力ラインＩＯ１、ＩＯＢ１の電圧は入出力ラインＩＯ、
ＩＯＢ電圧に比べてＮＭＯＳトランジスタＭＮ５、ＭＮ
６のスレショルド電圧程度低くなる。即ち入出力ライン
ＩＯ１、ＩＯＢ１の‘ハイ’レベルはＶＣＣ−Ｖｔｎと
なり、ローレベルはＶＣＣ−△Ｖ１−Ｖｔｎとなる。こ
こで△Ｖ１は入出力ラインＩＯとＩＯＢとの間の電圧差
である。勿論、トランジスタＭＰ５、ＭＰ６、ＭＰ７、
ＭＰ８はスタンバイ時（この時、（ＹＥ＝ハイ）にター
ンオフされ、書込動作時（この時、（ＷＲ＝ハイ））タ
ーンオフされるようにレベルシフター制御回路５０のロ
ジックが構成される。このレベルシフター４０ａが必要
な理由は、従来の技術で説明したように、入出力センス
アンプ６０が差動増幅器の形で構成された場合、入出力
ラインＩＯ１、ＩＯＢ１に連結される入出力センスアン
プ６０のトランジスタを飽和領域で動作させることによ
り入出力センスアンプ６０が入出力ラインＩＯ１、ＩＯ
Ｂ１の小さな電圧差を容易にセンシングさせるためであ
る。
【００１９】結果的に、従来の技術ではリード動作時負
荷トランジスタＭＰ３、ＭＰ４が常にターンオンされる
反面、本発明では入出力センスアンプ６０の出力をフィ
ードバックさせ‘ハイ’状態の入出力ラインＩＯに連結
された負荷トランジスタＭＰ４はターンオフさせて‘ロ
ー’状態の入出力ラインＩＯＢに連結された負荷トラン
ジスタＭＰ３のみターンオンさせる。これにより本発明
は入出力ラインＩＯ、ＩＯＢの電圧がフリップされる間
に直流電流パスを除去し、この結果動作スピードを高
め、電流消費を減らしうる。
荷トランジスタＭＰ３、ＭＰ４が常にターンオンされる
反面、本発明では入出力センスアンプ６０の出力をフィ
ードバックさせ‘ハイ’状態の入出力ラインＩＯに連結
された負荷トランジスタＭＰ４はターンオフさせて‘ロ
ー’状態の入出力ラインＩＯＢに連結された負荷トラン
ジスタＭＰ３のみターンオンさせる。これにより本発明
は入出力ラインＩＯ、ＩＯＢの電圧がフリップされる間
に直流電流パスを除去し、この結果動作スピードを高
め、電流消費を減らしうる。
【００２０】
【発明の効果】従って、本発明による入出力ラインの電
圧制御方法を適用すれば、入出力ラインのプリチャージ
無しに短いサイクル内に連続的にデータをアクセスすべ
き同期式メモリ装置で、アクセス時間を短縮して高周波
動作が可能で短いサイクルの動作で電力消費が大きくな
る問題点が改善されうる。
圧制御方法を適用すれば、入出力ラインのプリチャージ
無しに短いサイクル内に連続的にデータをアクセスすべ
き同期式メモリ装置で、アクセス時間を短縮して高周波
動作が可能で短いサイクルの動作で電力消費が大きくな
る問題点が改善されうる。
【図１】 従来の技術による入出力ラインの電圧制御方
法を示す図面である。
法を示す図面である。
【図２】 図１による動作タイミング図である。
【図３】 本発明の実施例による入出力ラインの電圧制
御方法を示す図面である。
御方法を示す図面である。
【図４】 図３による動作タイミング図である。
１０ メモリセル、１２ Ｐ形センスアンプ、１４ Ｎ
形センスアンプ、２０ａクランプ手段、４０ａ レベル
シフター、５０ レベルシフター制御回路、６０ 入出
力センスアンプ
形センスアンプ、２０ａクランプ手段、４０ａ レベル
シフター、５０ レベルシフター制御回路、６０ 入出
力センスアンプ
Claims (2)
- 【請求項１】 多数のメモリセルが接続される対のビッ
トラインと、 前記対のビットラインに接続され、リード動作時対のビ
ットラインの電圧の差を感知、増幅するビットラインセ
ンスアンプと、 カラム選択ゲートを通して前記対のビットラインと接続
される対の入出力ラインと、 前記対の入出力ラインに接続され、前記対の入出力ライ
ンの電圧の差を感知、増幅する入出力ラインセンスアン
プと、 前記入出力ラインセンスアンプと接続された対のデータ
ラインを具備する半導体メモリ装置の入出力ラインの電
圧制御方法において、 前記入出力ラインセンスアンプの出力がフィードバック
され、リード動作時、前記対の入出力ラインのローレベ
ル電圧を接地電圧と電源電圧との間の一定のレベルにク
ランプさせるクランプ手段を具備し、前記対の入出力ラ
インを各々異なるように制御することを特徴とする半導
体メモリ装置の入出力ラインの電圧制御方法。 - 【請求項２】 前記クランプ手段は前記対の入出力ライ
ンに各々連結された一対の負荷であり、フィードバック
される前記入出力ラインセンスアンプの出力に応じて前
記一対の負荷が相補的な状態を保つことを特徴とする請
求項１に記載の半導体メモリ装置の入出力ラインの電圧
制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950026186A KR0182966B1 (ko) | 1995-08-23 | 1995-08-23 | 반도체 메모리장치의 입출력라인 전압 제어회로 및 방법 |
| KR1995-P-026186 | 1995-08-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139081A true JPH09139081A (ja) | 1997-05-27 |
Family
ID=19424269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8222623A Pending JPH09139081A (ja) | 1995-08-23 | 1996-08-23 | 半導体メモリ装置の入出力ラインの電圧制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5751642A (ja) |
| JP (1) | JPH09139081A (ja) |
| KR (1) | KR0182966B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3532153B2 (ja) * | 2000-12-22 | 2004-05-31 | 沖電気工業株式会社 | レベルシフタ制御回路 |
| US6853938B2 (en) * | 2002-04-15 | 2005-02-08 | Micron Technology, Inc. | Calibration of memory circuits |
| KR100670701B1 (ko) * | 2004-10-30 | 2007-01-17 | 주식회사 하이닉스반도체 | 저 전압용 반도체 메모리 장치 |
| US7330389B1 (en) * | 2005-02-03 | 2008-02-12 | Cypress Semiconductor Corp. | Address detection system and method that compensates for process, temperature, and/or voltage fluctuations |
| US7372746B2 (en) | 2005-08-17 | 2008-05-13 | Micron Technology, Inc. | Low voltage sensing scheme having reduced active power down standby current |
| KR100735749B1 (ko) | 2005-11-28 | 2007-07-06 | 삼성전자주식회사 | 반도체 메모리 장치, 메모리 시스템, 및 데이터 송수신시스템 |
| US7800959B2 (en) * | 2008-09-19 | 2010-09-21 | Freescale Semiconductor, Inc. | Memory having self-timed bit line boost circuit and method therefor |
| US8120975B2 (en) * | 2009-01-29 | 2012-02-21 | Freescale Semiconductor, Inc. | Memory having negative voltage write assist circuit and method therefor |
| US8531902B2 (en) * | 2011-06-30 | 2013-09-10 | Qualcomm Incorporated | Sensing circuit |
| US8693272B2 (en) * | 2011-06-30 | 2014-04-08 | Qualcomm Incorporated | Sensing circuit |
| KR20140028556A (ko) | 2012-08-29 | 2014-03-10 | 에스케이하이닉스 주식회사 | 차동 신호 전송 구조를 가진 반도체 집적회로 및 그의 구동방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2586723B2 (ja) * | 1990-10-12 | 1997-03-05 | 日本電気株式会社 | センスアンプ |
-
1995
- 1995-08-23 KR KR1019950026186A patent/KR0182966B1/ko not_active IP Right Cessation
-
1996
- 1996-08-23 JP JP8222623A patent/JPH09139081A/ja active Pending
- 1996-08-23 US US08/702,356 patent/US5751642A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR0182966B1 (ko) | 1999-04-15 |
| US5751642A (en) | 1998-05-12 |
| KR970012738A (ko) | 1997-03-29 |
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Legal Events
| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050325 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050415 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050713 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060317 |