KR100409186B1 - 기록및독출에서독립적으로제어되는메모리셀회로 - Google Patents

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Abstract

본 발명은 비트라인과 메모리셀 사이의 누전전류를 감소시킬 수 있으며, 고속의 독출작동과 기록작동을 실현할수 있는 메모리셀 회로와 관련되며, 여기서 기록전용회로 및 독출전용회로는 구동트랜지스터및 선택트랜지스터에 의해 구성되며, 상기 구동트랜지스터는 상기 선택트랜지스터의 임계전압보다 낮게 설정된 임계전압을 가지는 인핸스먼트형 트랜지스터로 이루어진다.

Description

기록 및 독출에서 독립적으로 제어되는 메모리셀 회로
본 발명은 기록및 독출조작에 이용하기 위해 출력을 위한 독립적인 선택제어라인 및 비트라인이 제공된 메모리셀 회로와 관련된다.
제 1도는 종래기술로써 메모리셀 회로의 구조 일례의 회로다이어그램이다.
제 1도에 나타난 바와같이, 메모리셀 회로는 엇갈리게 접속된 입력 및 출력을 가지는 인버터(11) 및 인버터(12)로 이루어진 정적임의접근메모리(SRAM)셀(1)과, 구동용 n-채널(N) 금속 산화물 반도체(MOS) 트랜지스터(21)와 접근용 NMOS트랜지스터(22)로 이루어지며, 이들 트랜지스터(21, 22)는 독출용 비트라인(R-BL)과 그라운드라인(기준전압소스)사이에서 직렬로 연결되는 독출전용회로(2)와, 기록용 NMOS트랜지스터(31)와 선택용 NMOS트랜지스터(32)를 포함하며 이들 트랜지스터(31, 32)는 SRAM셀(1)의 제 1메모리노드(ND1)와 그라운드라인사이에 직렬로 연결되며 또한 기록용 NMOS트랜지스터(33)와 선택용 NMOS트랜지스터(34)를 포함하며 이들 트랜지스터(33, 34)가 SRAM셀(1)의 제 2메모리노드(ND2)와 그라운드라인사이에서 직렬로 연결되는 기록전용회로(3)로 구성된다.
독출전용회로(2)의 구동용 NMOS트랜지스터(21)의 게이트전극은 SRAM셀(1)의 출력노드로써 제 1메모리노드(ND1)와 접속되며, 접근용 NMOS트랜지스터(22)의 게이트전극은 독출용 워드라인(R-WL)과 접속된다. 기록전용회로(3)의 기록용 NMOS트랜지스터(31)의 게이트전극은 하이레벨 데이터 기록용 비트라인(W-BLH)에 접속되며, NMOS트랜지스터(33)의 게이트전극은 로우레벨 데이터 기록용 비트라인(W-BLL)과 접속되며, 선택용 트랜지스터(32, 34)의 게이트전극은 기록용 워드라인(W-WL)과 접속된다.
이러한 구성에서, 하이레벨 데이터 기록용 비트라인(W-BLH)과 로우레벨 데이터 기록용 비트라인(W-BLL)은 기록조작이외의 시간에는 로우레벨로 유지된다.
이러한 상태에서 예를들어 하이레벨 데이터가 SRAM셀(1)에 기록될때, 하이레벨 데이터 기록용 비트라인(W-BLH)의 레벨은 로우레벨에서 하이레벨로 전환된다. 이때문에, NMOS트랜지스터(31)는 비전도상태에서 전도상태로 전환한다. 또한 이때에 기록용 워드라인(W-WL)의 레벨이 하이레벨로 설정된다. 그결과, 선택용 NMOS트랜지스터(32, 34)는 비전도상태에서 전도상태로 전환한다.
이때문에 제 1메모리노드(출력노드)(ND1)의 레벨은 그라운드레벨로 이동한다. 그 결과, 제 2메모리노드(ND2)의 레벨이 인버터(12)를 통해서 안전하게 하이레벨로 유지된다.
또한, 로우레벨 데이터가 SRAM셈(1)로 기록될때, 로우레벨 데이터 기록용 비트라인(W-BLL)의 레벨은 로우레벨에서 하이레벨로 전환된다. 이때문에 기록용 NMOS 트랜지스터(33)는 비전도상태에서 전도상태로 전환한다. 또한 이때 기록용 워드라인(W-WL)의 레벨은 하이레벨로 설정된다. 그 결과 선택용 NMOS트랜지스터(32, 34)는 비전도상태에서 전도상태로 전환한다.
이때문에 제 2메모리노드(ND2)의 레벨은 그라운드레벨로 이동되며, 제 2메모리노드(ND2)의 레벨은 안전하게 로우레벨로 유지된다.
SRAM셀(1)에 기록된 데이터가 독출될때, 독출용 워드라인(R-WL)의 레벨은 하이레벨로 설정된다. 이때문에 독출전용회로(2)의 접근용 NMOS트랜지스터(22)는 전도상태로 유지된다. 그 결과 데이터는 구동용 NMOS트랜지스터(21)를 통해 소정의 레벨로 프리차징된 독출용 비트라인(R-BL)으로 독출된다.
예를들어 로우레벨 데이터가 SRAM셀(1)에 저장될때는 출력노드(제 1메모리노드)(ND1)가 하이레벨로 유지되므로 독출전용회로(2)의 구동용 NMOS트래지스터(21)는 비전도상태에서 전도상태로 전환한다. 독출조작에 있어서, 접근용 NMOS트랜지스터(22)도 또한 전도상태이기 때문에, 소정레벨로 프리차지(precharge) 독출용비트라인(W-BL)의 레벨은 그라운드레벨로 이동된다. 그 결과 로우레벨 데이터가 독출된다.
그러나 상기 설명된 종래의 메모리셀 회로에 있어서, 독출시간이 단축되어서 독출 전용회로(2)의 구동용 NMOS트랜지스터(21)의 채널폭(W21)을 확장할 필요가 있다.
구동용 NMOS트랜지스터(21) 채널폭(W21)의 확장은 출력노드(ND1)의 캐퍼시티를 증가시킨다. 그 결과 기록전용회로(3)에 이용되는 NMOS트랜지스터(31~34)는 NMOS트랜지스터(31∼34)의 구동캐퍼시티를 증가시키기 위해서 그 채널폭에 있어서 확장되어야만 한다.
그 결과 종래 메모리셀 회로는 이하의 문제에 처하게 된다. 즉, 기록용 워드라인(W-WL)과 기록용 비트라인(W-BLH, W-BLL)의 캐퍼시티가 증가되므로 기록조작의 속도가 감소한다. 또한 메모리셀이 크기가 증가되기 때문에 회로의 비용이 증가되며 전력소비량이 증가된다.
본 발명은 독출전용회로의 구동용 트랜지스터의 채널폭을 감소시킬수 있으며, 기록 조작속도를 증가시킬수 있으며, 메모리셀 크기의 증대를 방지할 수 있는 메모리셀 회로를 제공하는 것을 그 목적으로 하고 있다.
본 발명에 따르면 하나의 기록전용회로와, 적어도 하나의 독출전용회로와, 출력노드를 가지는 래치회로를 포함하여 이루어지는 메모리셀 회로가 제공된다. 독출전용회로는 구동용의 제 1절연게이트 전계효과 트랜지스터와 선택용 제 2절연게이트 전계효과 트랜지스터를 포함하여 이루어진다. 제 1 및 제 2트랜지스터는 독출용 비트라인과 기준전압소스사이에서 직렬로 접속된다. 제 1절연게이트 전계효과 트랜지스터의 게이트전극은 래치회로의 출력노드에 접속되며, 제 2절연게이트 전계효과 트랜지스터의 게이트전극은 독출용 어드레스 선택라인에 접속된다. 제 1절연게이트 전계효과 트랜지스터는 제 2절연게이트 전계효과 트랜지스터의 임계전압보다 낮게 설정된 임계전압을 가지는 인핸스먼트형(enhancement type) 트랜지스터로 이루어진다.
바람직하게는, 래치회로는 이들 중 하나가 출력노드에 접속되게 되는 한쌍의 메모리노드를 가지며 교차 접속된 입력 및 출력을 가지는 한쌍의 인버터를 포함하여 이루어지며, 기록전용회로는 기록용 비트라인에 접속된 게이트전극을 가지는 제 3절연게이트 전계효과 트랜지스터와 어드레스제어라인에 접속된 게이트전극을 가지는 제 4절연게이트 전계효과 트랜지스터를 포함하여 이루어지며 이들 제 3 및 제 4트랜지스터는 메모리노드의 각쌍과 기록용 비트라인의 각 쌍 사이에서 직렬로 접속되며, 제 3절연게이트 전계효과 트랜지스터는 제 4절연게이트 전계효과 트랜지스터의 임계전압보다 낮게 설정된 임계전압을 가지는 인핸스먼트헝 트랜지스터로 이루어진다.
기록전용회로는 다수개여도 좋다.
본 발명의 이러한 목적 및 다른 목적과 형태는 도면을 참고로하여서 선택된 실시예에 대한 이하설명으로부터 더욱 명확하게 될것이다.
본 발명의 메모리셀 회로는 기록전용회로와 구동용 금속절연반도체(MIS) 트랜지스터와 접근용 MIS트랜지스터로 이루어진 독출전용회로로 구성되며, 이들 구동용 및 접근용 트랜지스터는 독출용 비트라인과 기준전압 소스사이에서 직렬로 접속되며, 구동용 MIS트랜지스터의 게이트전극은 메모리셀의 출력노드에 접속되며, 접근용 MIS트랜지스터의 게이트전극은 독출용 워드라인에 접속되며, 상기 구동용 MIS트랜지스터는 접근용 MIS트랜지스터의 임계전압보다 낮게 설정된 임계전압을 가지는 인핸스먼트형 트랜지스터로 이루어지도록 구성된다.
메모리셀 회로는 교차 접속된 두개의 인버터로 구성된 제 1메모리노드 및 제 2메모리노드를 가지는 정적메모리셀과, 상기 메모리노드중의 하나가 출력노드로써 독출전용회로의 구동용 MIS트랜지스터의 게이트전극과 접속되고, 선택용 제 1MIS트랜지스터 및 기록용 제 1MIS트랜지스터로 이루어진 기록전용회로와, 제 1메모리노드와 기준전압소스사이에 직렬로 접속된 제 1트랜지스터와, 선택용 제 2MIS트랜지스터 및 기록용 제 2MIS트랜지스터와, 제 2메모리노드와 기준전압소스사이에 직렬로 접속된 제 2트랜지스터와, 기록용 제 1비트라인에 접속된 기록용 제 1MIS트랜지스터의 게이트전극과, 기록용 제 2비트라인에 접속된 기록용 제 2MIS트랜지스터의 게이트전극과, 기록용 워드라인에 접속된 선택용 제 1 및 제 2MIS트랜지스터의 게이트전극과, 선택용 제 1 및 제 2MIS트랜지스터의 임계전압보다 낮게 설정된 임계전압을 가지는 인핸스먼트형 트랜지스터로 이루어진 기륵용 제 1 및 제 2MIS트랜지스터를 포함하여 이루어진다.
메모리셀의 출력노드는 다수의 독출전용회로에 접속되어도 좋다.
다수의 독출전용회로는 통상의 구동용 MIS트랜지스터를 포함할 수도 있고, 또한 기록용 워드라인 및 독출용 비트라인이 각각 접속되는 접근용 MIS트랜지스터여도 좋다.
본 발명의 메모리셀회로에 따르면, 구동용 MIS트랜지스터의 임계전압은 접근용 MIS트랜지스터의 임계전압보다 낮게 설정되므로, 충분한 구동용량을 얻을수 있다. 그 결과 구동용 MIS트랜지스터의 채널폭을 확대할 필요가 없게 된다.
따라서, 메모리셀의 출력용량이 증가하는 것을 막을수 있고, 기록전용회로를 구성하는 트랜지스터의 채널폭이 또한 작은값으로 설정될 수 있다.
그 결과 기록용 비트라인및 기록용 워드라인의 용량이 증가하는 것을 막을수 있고 또한 기록동작의 속도가 감소하는 것을 방지할 수 있다.
더우기, 기록전용회로에 있어서, 기록용 MIS트랜지스터의 임계전압이 MIS트랜지스터의 표준임계전압보다 낮게설정되므로 기록동작의 속도를 증가시킬수 있게된다.
본 발명의 특별한 실시예는 도면을 참고하여 이하에 상세히 설명될 것이다.
제 2도는 본 발명에 따른 메모리셀회로의 제 1실시예의 회로다이어그램이다.
제 2도에서 도면부호(101)는 SRAM셀을 나타내며, 도면부호(102)는 독출전용회로를 나타내며, 도면부호(103)는 기록전용회로를 나타내며, 도면부호(R-BL)는 독출용 비트라인을, 도면부호(R-WL)은 독출용 워드라인을 도면부호(W-BLL)는 하이레벨 데이터기록용 비트라인을, 도면부호(W-BLL)은 로우레벨 데이터기록용 비트라인을, 도면부호(W-WL)는 기록용 워드라인을, 도면부호(ND11)는 제 1메모리노드(출력노드)를, 도면부호(ND21)는 제 2메모리노드를 각각 나타낸다.
독출전용회로(102)는 표준 인핸스먼트형 NMOS트랜지스터의 임계전압(VTH=0.6)보다 낮게 설정된 예를들어 0.2V로 설정된 임계전압(VTH121)을 가지는 구동용 인핸스먼트형 NMOS트랜지스터(121)와, 표준 임계전압(VTH=0.6V)로 설정된 임계전압을 가지는 인핸스먼트형 NMOS 트랜지스터(122)로 이루어진다.
구동용 NMOS트랜지스터(121)의 게이트전극은 SRAM셀(101)의 출력노드(ND11)에 접속되며, 반면 접근용 NMOS트랜지스터(122)의 게이트전극은 기록용 워드라인(R-WL)과 접속된다.
기록전용회로(103)는 기록용 인핸스먼트형 NMOS트랜지스터(131)와 선택용 인핸스먼트형 NMOS트랜지스터(132)를 포함하여 이루어지며 이들 트랜지스터(131, 132)는 제 1메모리노드(ND11)와 그라운드라인 사이에 직렬로 접속되며, 또한 기록용 인핸스먼트형 NMOS트랜지스터(133)와 선택용 인핸스먼트형 NMOS트랜지스터(134)를 포함하며 이들 트랜지스터(133, 134)는 SRAM셀(101)의 제 2메모리노드(ND21)와 그라운드라인 사이에 직렬로 접속된다. 기록용 NMOS트랜지스터(131)의 임계전압(VTH131)과 기록용 NMOS트랜지스터(133)의 임계전압(VTH133)은 예를들어 0.2V로 설정되며 이것은 표준 인핸스먼트형 NMOS트랜지스터의 임계전압(VTH=0.6V)보다 낮은 것이며, 또한 선택용 NMOS트랜지스터(132, 134)의 임계전압은 표준 임계전압(VTH=0.6V)로 설정된다.
기록전용회로(103)의 기록용 NMOS트랜지스터(131)의 게이트전극은 하이레벨 데이터기록용 비트라인(W-BLH)과 접속되고, 기록용 NMOS트랜지스터(133)의 게이트전극은 로우레벨 데이터기록용 비트라인(W-BLL)과 접속되며 선택용 NMOS트랜지스터(132, 134)의 게이트전극은 기록용 워드라인(W-WL)과 접속된다.
상기 설명과 같이 본 실시예에 따르면, 독출전용회로(102)의 구동용 NMOS트랜지스터(121)의 임계전압(VTH121)이 접근용 NMOS트랜지스터(122)의 표준 임계전압(VTH122)보다 낮게 설정되기 때문에 접근용 NMOS트랜지스터(121)의 구동용량을 증가시킬수 있으며 독출시간을 단축시킬수 있다. 그 이유는 이후에 설명될 것이다.
일반적으로 최대동작주파수는 다음의 관계를 만족시킨다는 것은 널리 알려져 있다.
Fmax∝ Vcc- VTH
이 관계식과 제 3도에 의하면 임계전압(VTH)이 낮게 설정된다면 동작주파수가 증가될 것이고 독출용 비트라인(R-BL)의 프리차지된 전하는 단시간내에 변화될 수 있음을 알 수 있다. 즉, 고속동작을 실현할 수 있게된다.
구동용 NMOS트랜지스터(121)의 임계전압(VTH121)은 이러한 방식으로 더 낮게 설정되므로, 충분한 구동용량을 얻을 수 있다. 그결과 채널폭(W121a)을 확장할 필요가 없게 된다.
따라서, SRAM셀(101)의 출력노드(ND11) 용량이 증가되는 것을 방지할 수 있기 때문에 기록전용회로(103)를 구성하는 NMOS트랜지스터(131, 132, 133, 134)의 채널폭은 작게된다.
그 결과 기록용 워드라인(W-WL)과 기록용 비트라인(W-BLH, W-BLL)의 용량이 증가되는 것을 방지할 수 있으며 또한 기록동작의 속도가 감소되는 것을 방지할 수 있다. 더우기, 메모리셀의 크기와 비용과 전력소비가 증가되는 것을 방지할 수 있다.
또한 본 실시예의 기록전용회로에서 기록용 NMOS트랜지스터(131, 133)의 임계전압(VTH131, VTH133)은 표준임계전압보다 낮게 설정되므로 기록동작의 속도가 증가한다.
즉 일반적으로 MOS트랜지스터의 임계전압(VTH)이 더 낮게 설정된다면 오프상태에서 누전전류가 증가한다.
구체적으로 만일 임계전압(VTH)이 0.1V로 감소된다면 누전전류는 크기가 한 단계만큼 증가된다는 문제점이 있다.
그러나 일반적으로 메모리셀 어레이(arry) 내의 어떤 특정셀에 접속된 워드라인이 활성화될 기회가 적어지므로(총효율이 거의 제로에 가까움) 정규레벨은 "0(로우레벨)"이 된다.
따라서 더 낮게 설정된 임계전압을 가지는 NMOS트랜지스터(121, 131, 133)의 누전전류는 각각 NMOS트랜지스터(121, 131, 133)와 직렬로 접속되고 표준레벨에 임계전압이 설정된 NMOS트랜지스터(122, 132, 134)에 의해 중단된다.
더우기, 구동용 NMOS트랜지스터(121)의 누전전류는 독출용 워드라인(R-WL)의 레벨이 하이레벨로 설정될지라도 독출용 비트라인(R-BL)을 구동하기에는 너무 적기 때문에 어떠한 오동작도 독출 동작시에 발생되지 않는다.
제 4도는 본 발명에 따른 메모리셀 회로의 제 2실시예의 회로다이어그램이다.
제 1실시예와 본 실시예와의 차이점은 다수의 독출전용회로(본 실시예에서는 두개의 회로)는 SRAM셀(201)의 출력노드(ND12)에 병렬로 접속된다.
즉, 제 2실시예의 메모리셀 회로는 하나의 기록전용시스템과 두개의 독출전용시스템으로 이루어진다.
이 회로에 있어서, 독출전용회로(202a, 202b)의 구동용NMOS트랜지스터(221a, 221b)의 게이트전극은 출력노드(ND12)에 접속된다.
더우기, 독출전용회로(202a)의 접근용 NMOS트랜지스터(222a)는 독출용 비트라인(R-BLa)과 접속되며, 반면 NMOS 트랜지스터(222a)의 게이트전극은 독출용 워드라인(R-WLb)에 접속된다. 독출전용회로(202b)의 접근용 NMOS트랜지스터(222b)는 독출용 비트라인(R-BLb)과 또한 독출용 워드라인(R-WLa)에 접속된다.
제 2실시예에 따르면 상기 설명의 제 1실시예에서와 유사한 효과가 얻어질 수 있다.
제 5도는 본 발명에 따른 메모리셀 회로의 제 3실시예의 회로다이어그램이다.
제 1실시예와 제 3실시예와의 차이점은 독출용 비트라인(R-BL)과 그라운드라인과의 사이에서 직렬로 접속된 트랜지스터(321, 322)인 구동용 NMOS트랜지스터(321)와 접근용 NMOS트랜지스터(322)의 접속위치가 독출전용회로(302) 내에서 반전된다.
유사하게 기록전용회로(303)에 있어서, 제 1메모리노드(ND13)와 그라운드라인과의 사이에서 직렬로 접속된 트랜지스터(331, 332)인 기록용 NMOS트랜지스터(331)와 선택용 NMOS트랜지스터(332)의 접속위치가 역으로 되고, 또한 제 2메모리노드(ND23)와 그라운드라인과의 사이에서 직렬로 접속된 트랜지스터(333, 334)인 기록용 NMOS트랜지스터(333)와 선택용 NMOS트랜지스터(334)의 접속위치가 반전된다.
이것의 구성에 있어서도 또한 상기 설명된 제 1실시예에서와 유사한 효과가얻어질 수 있다.
제 6도는 본 발명에 따른 메모리셀 회로의 제 4실시예의 회로다이어그램이다.
이 실시예에 있어서, 메모리셀은 어드레스용 NMOS트랜지스터(402)와 저장캐퍼시터(403)로 구성된 동적임의접근메모리(DRAM)셀(401)을 포함한다. 메모리노드(ND14)는 두개의 독출전용회로(402a, 402b)에 병렬로 접속된다.
즉, 하나의 기록시스템과 두개의 독출시스템이 상기 설명된 제 2실시예에서와 동일한 방식으로 구성된다.
이 구성에 있어서 구동용 NMOS트랜지스터(421)는 통상 두개의 독출전용회로(402a, 402b)로 이용되며, 접근용 NMOS트랜지스터(422a, 422b)는 구동용 NMOS트랜지스터(421)의 드레인과 병렬로 접속된다.
종래의 DRAM에 있어서, 워드라인이 차지(charge)되지 않기때문에 메모리노드(ND14)의 하이레벨은 (VCC-VTH)로 이동한다. 즉, 종래 DRAM의 구동용 NMOS트랜지스터(421)의 구동용량은 충분하지 않게 된다. 그러나 이러한 제 4실시예에 있어서 충분한 구동용량을 얻을 수 있게 된다.
제 7도는 본 발명에 따른 메모리셀 회로의 제 5실시예의 회로다이어그램이다.
제 4실시예와 제 5실시예에서의 차이점은 두개의 독출전용회로(502a, 502b)에 의해 통상 이용되는 구동용 NMOS트랜지스터 대신에 NMOS트랜지스터(521a, 521b)가 상기 설명된 제 2실시예에서와 동일한 방식으로 독출전용메모리(502a, 502b)에 각각 제공된다는 점이다. 또한 독출용 비트라인(R-BLa)과 그라운드라인사이에서 직렬로 접속된 트랜지스터(521a, 522a)인 구동용 NMOS트랜지스터(521a)와 접근용 NMOS트랜지스터(522a)의 접속위치가 역전되고, 또한 독출용 비트라인(R-BLb)과 그라운드라인과의 사이에서 직렬로 접속된 트랜지스터(521b, 522b)인 구동용 NMOS트랜지스터(521b)와 접근용 NMOS트랜지스터(522b)의 접속위치가 상기 설명된 제 3실시예에서와 동일한 방식으로 역전된다.
이러한 구성에서도 역시 상기 설명된 제 4실시예에서와 유사한 효과를 얻을 수 있게된다.
주목할 것은, 상기 설명된 실시예에 있어서 그 설명은 NMOS트랜지스터가 각 회로에 장치되는 경우에 대해서 이루어졌을지라도 본 발명은 p-채널 MOS트랜지스터로 구성된 회로에도 또한 적용될 수 있음은 물론이다.
본 발명의 상당히 다른 다수의 실시예는 본 발명의 취지와 범위로부터 이탈되지 않도록 구성될수 있으며, 본 발명이 상기 설명된 특정 실시예에 한정되지 않음은 물론이다.
제 1도는 종래 메모리셀 회로의 구성 일례의 회로다이어그램이다.
제 2도는 본발명에 따른 메모리셀 회로의 제 1실시예의 회로다이어그램이다.
제 3도는 MOS트랜지스터의 동작주파수와 임계전압사이의 관계를 설명하는 도면이다.
제 4도는 본 발명에 따른 메모리셀 회로의 제 2실시예의 회로다이어그램이다.
제 5도는 본 발명에 따른 메모리셀 회로의 제 3실시예의 회로다이어그램이다.
제 6도는 본 발명에 따른 메모리셀 회로의 제 4실시예의 회로다이어그램이다.
제 7도는 본 발명에 따른 메모리셀 회로의 제 5실시예의 회로다이어그램이다.
* 도면의 주요부분에 대한 부호설명
1,101,201. SRAM셀
2,102,302,402a,402b. 독출전용회로
3,103,303. 기록전용회로
11,12. 인버터
21,321,421,521a. 구동용 NMOS트랜지스터
22,322,422a,422b,522b, 접근용 NMOS트랜지스터
31. 기록용 NMOS트랜지스터
32,332. 선택용 NMOS트랜지스터
33,333. 기록용 NMOS트랜지스터
34,334. 선택용 NMOS트랜지스터
131,133. 기록용 인핸스먼트형 NMOS트랜지스터
132,134. 선택용 인핸스먼트형 NMOS트랜지스터
202a,202b. 독출전용회로
221a,221b. 구동용 NMOS트랜지스터
222a,222b. 접근용 NMOS트랜지스터
402. 어드레스용 NMOS트랜지스터
403. 저장캐퍼시터
502a,502b. 판독전용메모리
R-BL,R-BLa,R-BLb. 독출용 비트라인
R-WL,R-WLa,R-WLb. 독출용 워드라인
W-BLH. 하이레벨 데이터 기록용 비트라인
W-BLL. 로우레벨 데이터 기록용 비트라인
W-WL. 기록용 워드라인
ND1,ND11,ND13. 제 1메모리노드
ND2,ND21,ND23. 제 2메모리노드

Claims (3)

  1. 메모리셀 회로에 있어서,
    하나의 기록전용회로와, 적어도 하나의 독출전용회로와, 출력노드를 가지는 래치외로를 포함하여 구성되며, 상기 독출전용회로는 구동용 제 1절연 게이트 전계효과 트랜지스터와 선택용 제 2절연 게이트 전계효과 트랜지스터를 포함하여 이루어지며, 상기 제 1및 제 2트랜지스터는 독출용 비트라인과 기준전압 소스사이에서 직렬로 접속되며,
    상기 제 1절연게이트 전계효과 트랜지스터의 게이트전극이 상기 래치회로의 상기 출력노드에 접속되고, 상기 제 2절연게이트 전계효과 트랜지스터의 게이트전극은 독출용 어드레스 선택라인과 접속되며,
    상기 제 1절연게이트 전계효과 트랜지스터는 상기 제 2절연게이트 전계효과 트랜지스터의 임계전압보다 낮게 설정된 임계전압을 가지는 인핸스먼트형 트랜지스터로 이루어진 것을 특징으로 하는 메모리셀 회로.
  2. 제 1항에 있어서,
    상기 래치회로는 교차 접속된 입력 및 출력을 가지는 한쌍의 인버터를 포함하고, 한쌍의 메모리노드를 가지며 그 중 하나가 상기 출력노드에 접속되며,
    상기 기록전용회로는 기록용 비트라인에 접속된 게이트전극을 가지는 제 3절연게이트 전계효과 트랜지스터와 어드레스 제어라인과 접속되는 게이트전극을 가지는 제 4절연게이트 전계효과 트랜지스터와로 이루어지며, 상기 제 3및 제 4트랜지스터는 메모리노드의 각 쌍과 기록용 비트라인의 각 쌍사이에서 직렬로 접속되며,
    상기 제 3절연게이트 전계효과 트랜지스터는 상기 제 4절연게이트 전계효과 트랜지스터의 임계전압보다 낮게 설전된 임계전압을 가지는 인핸스먼트형 트랜지스터로 이루어지는 것을 특징으로 하는 메모리셀 회로.
  3. 제 1항에 있어서,
    상기 독출전용회로는 다수의 독출전용회로로 이루어진 것을 특징으로 하는 메모리셀 회로.
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