JPS60224192A - タイミング発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、タイミング発生回路に関するもので、例え
ば、入力データ端子と出力データ端子とが共通化された
ダイナミック型ＲＡＭ　（ランダム・アクセス・メモリ
）のような半導体記憶装置におけるタイミング発生回路
に利用して有効な技術に関するものである。

〔背景技術〕

本願発明者は、この発明に先立って次のような機能を持
つダイナミック型ＲＡＭを考えた。

すなわち、データ入力端子Ｄｉｎとデータ出力端子Ｄｏ
ｕｔとを共通化するものである。このような入出力端子
の共通化に伴い、その端子の機能を選択するため、出力
イネーブル信号ＯＥが新に追加される。すなわち、上記
入出力端子は、出力イネーブル信号ＯＥがロウレベルな
ら出力端子Ｄｏｕｔとして使用され、ハイレベルなら入
力端子Ｄｉｎとして使用される。この場合、読み出し動
作として、次の２つの動作形態が考えられる。例えば、
出力イネーブル信号ＯＥをロウレベルにしておいて、メ
モリセルのアドレスシングを行うと、ＣＡＳ　（カラム
・アドレス・ストローブ）系のタイミング信号により、
出カバソファＤＯＢを活性化させるタイミング信号φｏ
ｐが形成される。また、メモリセルの選択動作を行わせ
ておいて、出力イネーブルＩＮ号ＯＢをハイレベルから
ロウレベルに変化させると、この出力イネーブル信号ｄ
πのロウレベルに同期して、出カバソファＤＯＢを活性
化させるタイミング信号φｏｐが形成される。なお、上
記いずれの読み出し動作においても、ライトイネーブル
信号ＷＥは、ハイレベル状態にされるものである。

上記２つの動作形態のもとでも、レベル損失なく出力バ
ッファＤＯＢのタイミング信号φｏｐを形成する回路と
して、本願発明者は、先に第１図に示すようなタイミン
グ発生回路を考えた。すなわち、ＣＡＳ系のタイミング
φＩＩＩａによりプートストラップ容量ＣＢＩをプリチ
ャージし、ＭＯ３ＦＥＴＱＩＯ，Ｑ１３を通して遅延さ
せられた信号によりＭＯ３ＦＥＴＱ１９をオフ状態にし
て、プートストラップの起動をかけて、高レベルの信号
を形成してＭＯ８ＦＥＴＱ２０をオン状態するものであ
る。このＭＯ３ＦＥＴＱ２０は、出力イネーブル信号面
により形成されたタイミング信号φｏｐを出力端子に伝
達する伝送ゲー）ＭＯＳＦＥＴとして作用するものであ
る。これにより、上記両タイミング信号φｌ１ｌａとφ
Ｏｐとのいずれかが先にハイレベルになっても、出力タ
イミング信号φＯｐ′は、レベル損失な（図示しない出
力バッファＤＯＢに供給される。

しかしながら、この回路にあっては、その素子が大きく
なるととも、上記プートストラップ動作のために遅延回
路によって、例えば、ＣＡＳ系のタイミング信号φｍａ
がクリティカルパスとなる場合には、その分出力タイミ
ング信号φｏｐ′　の発生が遅れてしまうという問題を
有する。（ＭＯ３ＤＲＡＭについては例えば特願昭５６
−２０９３９７号参照。タイミング信号形成回路につい
ては例えば１９８２年３月２４日付の雑誌Ｅ　１ｅｃｔ
ｒｏｎｉｃｓ第１３６頁、１９８０年１０月付の雑誌Ｉ
　ＥＥＥＪＯＵＲＮＡＬ　ＯＦ　５ＯＬＩＤ−３ＴＡＴ
ＥＣＩＲＣＵＩＴＳ、Ｖｏｌ、５Ｃ−１５，Ｎａ５の第
８４４頁等を参照） 〔発明の目的〕 この殉明の目的は、順序不同で到来す゛るタイミング信
号から１つのタイミング信号をレベル損失なく、高速に
発生させることのできるタイミング発生回路を提供する
ことにある。

この発明の他の目的は、簡単な回路構成によってレベル
損失なく、順序不同で到来するタイミング信号から１つ
のタイミング信号を形成することのできるタイミング発
生回路を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、第１のタイミング信号を伝送する伝送ゲート
ＭＯ３ＦＥＴＱ３２のゲートと電源電圧端子との間にＭ
Ｏ５ＦＥＴＱ３１を設けて、このＭＯ３ＦＥＴＱ３１の
ゲートに第２のタイミング信号を供給するとともに、上
記伝送ゲー）ＭＯ３ＦＥＴＱ３２のゲートと上記第２の
タイミング信号の遅延信号との間にブートストラップ容
量を設けるものである。

〔実施例１〕 第２図には、この発明に係るタイミング発生回路の一実
施例の回路図が示されている。同図の各回路素子は、公
知の半導体集積回路の製造技術によって、特に制限され
ないが、単結晶シリコンのような半導体基板上において
形成される。

第１のタイミング信号φｏｐは、伝送ゲートＭＯ３ＦＥ
ＴＱ３２を通して送出される。この伝送ゲートＭＯ３Ｆ
ＥＴＱ３２は、第２のタイミング信号ＯＥＯを受けるＭ
Ｏ３ＦＥＴＱ３１を介して電源電圧Ｖｃｃが供給される
。また、このＭＯ３ＦＥＴＱ３２のゲートには、ブート
ストラップ容量ＣＢ２の一方の電極が接続される。この
ブートストラップ容量ＣＢ２の他方の電極には、上記第
２のタイミング信号ＯＥＧの遅延信号ＯＥＩが供給され
る。これにより、第２のタイミング信号ＯＥＯのハイレ
ベルによって、ＭＯ３ＦＥＴＱ３２が動作状態にされる
とともに、上記ブートストラップ容量ＣＢ２にプリチャ
ージがなされる。そして、遅れてハイレベルになるタイ
ミング信号ＯＥＩによって、上記伝送ゲートＭＯ３ＦＥ
ＴＱ３２のゲート電圧は、電源電圧以上の高レベルにさ
れる。

この実施例では、上記伝送ゲー）ＭＯ３ＦＥＴＱ３２の
ゲートと電源電圧Ｖｃｃとの間には、ダイオード形態に
されたＭＯ３ＦＥＴＱ３０が設けられているので、上記
伝送ゲートＭＯ３ＦＥＴＱ３２のブートストラップ電圧
は、Ｖｃｃ＋Ｖｔｈ　（ＭＯ３ＦＥＴＱ３０のしきい値
電圧）にレベルクランプされる。

なお、上記伝送ゲートＭＯ３ＦＥＴＱ３２のゲートと、
その出力タイミング信号φｏｐ′を送出する出力側のソ
ース、ドレインと回路の接地電位点との間には、次のよ
うなリセット回路が設けられる。すなわち、上記ＭＯ３
ＦＥＴＱ３２のゲートと回路の接地電位点との間には、
直列形態のＭＯ３ＦＥＴＱ３３とＱ３４が設けられる。

上記ＭＯ３ＦＥＴＱ３３のゲートには、定常的に電源電
圧Ｖｃｃが供給され、上記ＭＯ３ＦＥＴＱ３４のゲート
には、上記第１のタイミング信号φｏｐに先行して発生
するタイミング信号φｍａの反転信号φｍａが供給され
る。上記ＭＯ３ＦＥＴＱ３３は、上記ブートストラップ
容量ＣＢ２によって形成された高電圧がＭＯ５ＦＥＴＱ
３４にかかるのを防止するための゛ものである。また、
伝送ゲートＭＯ３ＦＥＴＱ３２の出力側と回路の接地電
位点との間には、上記タイミング信号φｍａを受けるＭ
ＯＳ　Ｆ　ＥＴＱ３５が設けられる。

この実施例の動作は、第２のタイミング信号ＯＥＯが先
にハイレベルにされると、ＭＯＳ　Ｆ　ＥＴＱ３１がオ
ン状態にされて伝送ゲー）ＭＯ３ＦＥＴＱ３２のゲート
電圧が電源電圧Ｖｃｃ−Ｖｔｈのハイレベルにされる。

したがって、ＭＯ３ＦＥＴＱ３２がオン状態になってい
る。この後、例えば、上記第２のタイミング信号ＯＥＯ
の遅延信号ＯＥ１がハイレベルになる前に、第１のタイ
ミング信号φｏｐがハイレベルになると、ＭＯ３ＦＥＴ
Ｑ３２におけるゲート、チャンネル間のゲート容量によ
って生じるセルフブートストラップ作用によって、第２
のタイミング信号φｏｐは、レベル損失なく出力タイミ
ング信号φｏｐ″　として直ちに送出さ。

れる。また、上記遅延信号ＯＥＩが先にハイレベルにさ
れると、上記伝送ゲートＭＯ３ＦＥＴＱ３２のゲート電
圧は、Ｖｃｃ＋Ｖｔｈまで昇圧されているので、第１の
タイミング信号φｏｐのハイレベルに同期して直ちに出
力タイミング信号φｏｐｌがハイレベルにされる。

一方、第１のタイミング信号φｏｐが先にハイレベルに
なると、第３図に示したタイミング図のように、遅れて
ハイレベルになる第２のタイミング信号φＯＥＯのハイ
レベルによってＭＯ３ＦＥＴＱ３２がオン状態にされる
ので、出力信号φＯＰ′は、Ｖｃｃ−２Ｖｔｈまでは上
昇する。そして、遅れてハイレベルになるタイミング信
号ＯＥＩによってブートストラップがかかり、伝送ゲー
トＭＯ３−ＦＥＴＱ３２（ＤゲートがＶｃｃ＋Ｖｔｈま
で上昇させられるので、出力タイミング信号φＯｐ°　
は、第１のタイミング信号φＯｐのハイレベルと同じレ
ベルまで上昇させられる。

このように、上記２つのタイミング信号φｏｐとＯＥと
が順序不同に到来しても、その論理積、言い換えるなら
ば、遅れて到来するタイミング信号に従って（クリティ
カルパスとされ）出力タイミングφｏｐ”を発生させる
ものとなる。

〔実施例２〕 第１図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例の回路図が示されている。

同図に示した実施例回路では、ｎチャンネル間Ｏ３ＦＥ
Ｔを代表とするＩ　Ｇ　Ｆ　Ｅ　’ｒ　（Ｉ　ｎ５ｕｌ
ａｔｅｄＧａｔｅ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａ
ｎｓｉｓｔｏｒ　）を例にして説明する。

１ビツトのメモリセルＭＣは、その代表としで示されて
いるように情報記憶キャパシタＣｓと７ドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理“１”、６０″の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。

情報の読み出しは、ＭＯ３ＦＥＴＱｍをオン状態にして
キャパシタＣｓを共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣａに蓄積された電荷量に応
じてどのような変化が起きるかをセンスすることによっ
て行われる。

メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
共通データ線ＤＬの浮遊容量Ｃｏ（図示せず）との関係
は、Ｃ３／ｃｏの比が非常に小さな値になる。したがっ
て、上記キャパシタＣｓに蓄積された電荷量によるデー
タ線ＤＬの電位変化は、非常に微少な信号となっている
。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのほぼ半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、アドレッシングに先立って、ＭＯ３ＦＥＴ
Ｑｄ’によって接地電位に充電される。

上記のように、キャパシタＣｄは、キャパシタＣｓの約
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。

センスアンプＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ、φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
の入出力ノードが結合されている。相補データ線ＤＬ、
ＤＬに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつのダ
ミーセルが結合されている。また、各メモリセルＭＣは
、１本のワード線ＷＬと相補対データ線の一方との交叉
点において結合される。各ワード線ＷＬは双方のデータ
線対と交差しているので、ワード線ＷＬに生じる雑音成
分が静電結合によりデータ線にのっても、その雑音成分
が双方のデータ線対ＤＬ、ＤＬに等しく現れ、差動型の
センスアンプＳＡによって相殺される。

上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。

上記センスアンプＳＡは、一対の交差結線されたＭＯ３
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れ比較的小さいコンダクタンス特性にされたＭＯ３ＦＥ
ＴＱ７が比較的早いタイミング信号φｐａｌによって導
通し始めると同時に開始され、アドレッシングによって
相補データ線ＤＬ、ＤＬに与えられた電位差に基づき高
い方のデータ線電位は遅い速度で、低い方のそれは速い
速度で共にその差が広がりながら下降していく。この時
、上記差電位がある程度大きくなったタイミングで比較
的大きいコンダクタンス特性にされたＭＯ３ＦＥＴＱＢ
がタイミング信号φｐａ２によって導通するので、上記
低い方のデータ線電位が急速に低下する。このように２
段階にわけてセンスアンプＳＡの動作を行わせることに
よって、上記高い方の電位落ち込みを防止する。

こうして低い方の電位が交差結合ＭＯ３ＦＥＴのしきい
値電圧以下に低下したとき正帰還動作が終了し、高い方
＠電位の下降は電源電圧Ｖｃｃより低く上記しきい値電
圧より高い電位に留まるとともに、低い方の電位は最終
的に接地電位（Ｏｖ）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
け取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理“０”として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路ＡＲである。このアクティブリストア
回路ＡＲは、ロウレベルの信号に対して何ら影響を与え
ずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの電
位にブーストする働きがある。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチｃｗを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯ３ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ｃＤＬ、ｃｌ）Ｌ、に接続される。こ
のコモン相補データ線対ＣＤＬ、ＣＤＬには、出力アン
プを含むデータ出力バッファＤＯＢの入力端子とデータ
入カバソファＤＩＲの出力端子に接続される。

そして、上記データ出力バッファＤＯＢの出力端子と、
データ入力端子バッファの入力端子とは、共通化された
データ端子Ｉ１０に接続される。なお、上記データ出力
バッファＤＯＢの入力部にはメインアンプが設けられい
てる。

ロウデコーダ及びカラムデコーダＲ，Ｃ−ＤＣＲは、ア
ドレスバッファＡＤＢで形成された内部相補アドレス信
号■０〜ａｘｉ及びＬＬＯ〜ｍｉをそれぞれ受けて、１
本のワード線及びダミーワード線並びにカラムスイッチ
選択信号を形成してメモリセル及びダミーセルのアドレ
ッシングを行う。

すなわち、アドレスバッファＡＤＢは、印加された外部
アドレス信号ＡＸＯ〜ＡＸｉに従９た内部相補アドレス
信号ａｘｏ　〜ａｘｉを形成し、ロウアドレスストロー
ブ信号ＲＡＳにより形成されたタイミング信号φａｒに
同期して内部相補アドレス信号をロウデコーダＲ−ＤＣ
Ｈに送出する。ロウデコーダＲ−ＤＣＲは、この内部相
補アドレス信号ａｘＯ〜ａｘｉとワード線選択タイミン
グ信号φＸとを受けて、所定のワード線及びダミーワー
ド線の選択動作を行う。

また、アドレスバッファＡＤＨは、印加された外部アド
レス信号ＡＹＯ〜ＡＹｉに従った内部相補アドレス信号
ｕＯ−！ＡＪｌｉを形成し、カラムアドレススト−ロー
ブ信号ＣＡＳにより形成されたタイミング信号φａＣに
同期して、それをカラムデコーダＣ−ＤＣＨに送出する
。カラムデコーダＣ−ＤＣＲは、この内部相補アドレス
信号肛０〜ＬＬｉ　と、データ線選択タイミング信号φ
ｙとを受けてデータ線の選択動作を行う。

タイミング発生回路ＴＧは、特に制限されないが、外部
端子からのロウアドレスストローブ信号ＲＡＳ、カラム
アドレスストローブ信号σＸ１゜ライトイネーブル信号
ＷＥ及び出力イネーブル信号ＯＥを受けて上記動作に必
要な各種タイミング信号を形成する。このタイミング発
生回路ＴＧのうち、上記データ出力バッファＤＯＢの動
作タイミング信号φｏｐ″を形成する回路として、上記
第２図に示したタイミング発生回路が用いられる。

例えば、ライトイネーブル信号ＷＥがハイレベルで、出
力イネーブル信号ＯＥがロウレベルにされいてる通常の
読み出し動作ならば、上記ライトイネーブル信号ＷＥの
ハイレベルによってタイミング信号φｉｎがロウレベル
にされるので、データ入カバソファＤＩＢは出力ハイイ
ンピーダンス状態にされている。この状態では、ＣＡＳ
系のタイミング信号、言い換えるならば、カラム選択動
作が終了とともに発生するタイミング信号φｓａ　（メ
インアンプの活性化信号）から形成されたタイミング信
号φｏｐのハイレベルに従ってデータ出カバソファＤＯ
Ｂの活性化タイミング信号φｏｐ゛が形成されるので、
上記共通データ線ＣＤＬ、ＣＤＬに得られたメモリセル
からの読み出し信号をデータ端子Ｉ１０に送出する。ま
た、出力イネーブル信％ＯＥをハイレベルにしておいて
、上記アドレッシングを行った後、言い換えるならば、
メインアンプを動作状態にしてから、この信号ＯＲをロ
ウレベルにすると、これに同期して上記タイミング信号
φｏｐ゛がハイレベルにされるので、上記メインアンプ
によって増幅された読み出し信号がデータ端子Ｉ１０か
ら送出される。

また、通常の書込み動作ならば、出力イネーブル信号Ｏ
Ｅがハイレベルにされているので、上記タイミング信号
φＯｐ゛がロウレベルにされることによってデータ出カ
バソファＤＯＢが出力ハイインピーダンス状態になって
おり、データ入力バッファＤＩＢはライトイネーブル信
号ＷＥのロウレベルに同期してハイレベルにされるタイ
ミング信号φｉｎによって動作状態になるので、上記共
通データ端子Ｉ１０から供給された書込み信号を共通−
データ線ＣＤＬ、ＣＤＬを介して選択されたメモリセル
に書込むものである。

なお、上記メモリアレイＭＡＲＹとこれに関連する書込
み／読み出し系の各回路とを複数個設けて、複数ビット
の単位（例えば、４ビツト又は８ビツト）でアクセスす
るものであってもよい。

〔効　果〕

（１）ブートストランプ回路を利用して一方のタイミン
グ信号を昇圧し、この昇圧されたタイミング信号によっ
て動作が制御される伝送ゲートＭＯ３ＦＥＴを用いて他
方のタイミング信号の出力制御を行うことによって、順
序不同で発生する２つのタイミング信号の論理積（ＡＮ
Ｄ）に従った出力タイミング信号をレベル損失なく発生
させることができるという効果が得られる。

（２）伝送ゲー）ＭＯＳＦＥＴと、簡単な昇圧回路とに
よって構成できるから、回路素子数の大幅な削減を図る
ことができるという効果が得られる。

（３）上記伝送ゲー）ＭＯＳＦＥＴのゲート側に供給さ
れるタイミング信号は、単に伝送ゲー）ＭＯＳＦＥＴを
駆動するだけでよいので、その素子子イズを小さくする
ことができる。これによって、半導体集積回の高集積度
を達成することができるという効果が得られる。

（４）伝送ゲートＭＯ３ＦＥＴを用いて、出力タイミン
グ信号を発生させるものであるから、信号伝播遅延時間
を最少にできる。これによって、両速動作化を図ること
ができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ダイナミック
型ＲＡＭのデータ出カバソファＤＯＢの動作タイミング
信号の発生回路として使用する場合、伝送ゲー）ＭＯ３
ＦＥＴＱ３２のゲート側に、ＣＡＳ系のタイミング信号
φｏｐを供給してその動作制御を行い、出力イネーブル
信号ＯＥによフて形成されたタイミング信号を出力側に
伝送するものであってもよい、また、ダイナミック型Ｒ
ＡＭの具体的回路構成は、種々の実施形態を採ることが
できるものである。

（利用分野〕 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍに適用した場合について説明したが、それに限定され
るものでなく、順序不同に到来する２つのタイミング信
号の論理積により出力タイミング信号を発生させるタイ
ミング発生回路として広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明に先立って考えられたタイミング発
生回路の一例を示す回路図、 第２図は、この発明に係るタイミング発生回路の一実施
例を示す回路図、 第３図は、第２図に示したタイミング発生回路の動作の
一例を示すタイミング図、 第４図は、この発明が適用されたダイナミック型ＲＡＭ
の一実施例を示す回路図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、ＲＣ−ＤＣＲ・・ロウ／カラムデコ
ーダ、ＡＤＢ・・アドレスバッファ、ＤＯＢ・・データ
出カバソファ、ＤｒＢ・・データ入カバソファ、ＴＯ・
・タイミング発生回路 代理人弁理士　高橋　明夫 第　１　図 第　２　図 第　３　図 φｉｌ＋／）／

Claims (1)

1. 【特許請求の範囲】 １、第１のタイミング信号を伝送する伝送ゲートＭＯ３
   ＦＥＴＱ３２と、この伝送ゲートＭＯ３ＦＥＴＱ３２の
   ゲートと電源電圧端子との間に設けられ、第２のタイミ
   ング信号を受けて動作するＭＯ８ＦＥＴＱ３１と、上記
   伝送ゲートＭＯ３ＦＥＴＱ３２のゲートにその一端が接
   続され、他端に上記第２のタイミング信号の遅延信号が
   供給されたブートストラップ容量とを含むことを特徴と
   するタイミング発生回路。 ２、上記伝送ゲートＭＯ３ＦＥＴＱ３２のゲートと電源
   電圧との間には、ブートストランプ電圧のレベルリミッ
   タ用のダイオード形態のＭＯＳＦＥＴが設けられるもの
   であることを特徴とする特許請求の範囲第１項記載のタ
   イミング発生回路。 ３、上記伝送ゲートＭＯ５ＦＥＴＱ３２の出力側のソー
   ス、ドレイン電極及びゲート電極と回路の接地電位点と
   の間には、リセット信号を受けるＭＯＳＦＥＴがそれぞ
   れ設けられるものであることを特徴とする特許請求の範
   囲第１又は第２項記載のタイミング発生回路。 ４、上記タイミング発生回路は、入力データ端子と出力
   データ端子とが共通化され、出力イネーブル信号に従っ
   て上記共通化さされたデータ端子を選択的に入力又は出
   力端子として使用する機能を持つダイナミック型ＲＡＭ
   における出カバソファ回路の動作タイミング信号を形成
   するものであり、上記第１のタイミング信号は、ＣＡＳ
   系のタイミング信号であり、上記第２のタイミング信号
   は、出力イネーブル信号により形成されるタイミング信
   号であることを特徴とする特許請求の範囲第１、第２又
   は第３項記載のタイミング発生回路。 ５、上記共通化されたデータ端子は、複数からなり、多
   ビットの構成の記憶情報の読み出し又は書込みを行うも
   のであることを特徴とする特許請求の範囲第４項記載の
   半導体記憶装置。