KR101099772B1 - 과도소거된 셀을 복원하기 위해 양의 게이트 스트레스를 사용하는 메모리 디바이스 및 방법 - Google Patents

과도소거된 셀을 복원하기 위해 양의 게이트 스트레스를 사용하는 메모리 디바이스 및 방법 Download PDF

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Abstract

복수의 메모리 셀들(10)로 구성된 플래시 전기적으로 소거가능한 판독 전용 메모리(EEPROM) 디바이스를 소거하는 방법은 복수의 메모리 셀들(10)을 사전-프로그래밍하는 단계(100)와, 상기 복수의 메모리 셀들(10)에 소거 펄스(110)를 인가하고 나서 소거 검증(120)이 수행되는 단계를 포함한다. 소거 검증(120) 다음에 미리 결정된 최소 레벨(VTMIN) 이하의 임계 전압을 갖는 임의의 메모리 셀들을 소프트 프로그래밍하는 단계(135)와, 상기 복수의 메모리 셀들(10)에 양의 게이트 스트레스(130)를 인가하는 단계가 수행된다. 본 소거 방법은 과도소거를 방지하고 정밀한 임계 전압 분포를 제공한다.

Description

과도소거된 셀을 복원하기 위해 양의 게이트 스트레스를 사용하는 메모리 디바이스 및 방법{MEMORY DEVICE AND METHOD USING POSITIVE GATE STRESS TO RECOVER OVERERASED CELL}
본 발명은 일반적으로 비-휘발성 메모리 디바이스 분야에 관한 것이고, 더 상세하게는 전하 포획 유전체 플래시(charge trapping dielectric flash) 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM)와 같은 플래시 메모리 디바이스에 관한 것이다.
현대의 집적회로 제조에서의 경향은 플래시 전기적으로 소거가능한 프로그램가능한 판독 전용 메모리(EEPROM) 유닛과 같은, 집적 회로 메모리 유닛 상의 단위 면적당 저장된 데이터 비트 수를 증가시키는 것이다. 메모리 유닛은 종종 상대적으로 많은 수의 코어 메모리 디바이스(때때로 메모리 셀로 지칭됨)를 포함한다. 예를 들어, 종래의 전하 포획 유전체 플래시 메모리 디바이스는 "이중-비트(double-bit)" 형태인 2개의 데이터 비트를 저장할 수 있다. 즉, 1 비트는 메모리 디바이스의 제 1 측면 상의 메모리 셀을 사용하여 저장되고 제 2 비트는 상기 메모리 디바이스의 제 2 측면 상의 메모리 셀을 사용하여 저장될 수 있다.
각각의 메모리 디바이스는 적당한 전압 포텐셜을 적용함으로써 프로그래밍, 판독 및 소거되도록 동작가능하게 되어있다. 통상적으로, 각 디바이스의 게이트 전극은 워드라인에 결합될 수 있고, 소스 및 드레인은 다양한 전압 포텐셜을 메모리 디바이스의 상응하는 소자에 인가하기 위해 비트라인에 각각 결합될 수 있다.
이와 같은 디바이스의 프로그래밍은 예를 들어 열 전자 주입에 의해 달성될 수 있다. 열 전자(hot electron) 주입은 전하 저장 층이 전하를 축적할 때까지의 특정한 기간 동안 메모리 디바이스의 게이트 전극, 소스 및 드레인 각각에 적당한 전압 포텐셜을 인가하는 것을 포함한다. NOR 구조 메모리 디바이스에 대한 이와 같은 프로세스는 본 출원인이 소유한 미국 특허 제6,215,702호에 개시되어 있고, 이는 본 명세서에 참조로서 편입되어 있다.
이와 같은 디바이스의 소거는 예를 들어 열 정공(hot hole) 주입에 의해 달성될 수 있다. 열 정공 주입은, 메모리 셀 중 하나(통상적으로 정상 비트(normal bit))를 소거하기 위하여, 소스를 플로팅하거나 접지시키면서, 게이트 전극과 드레인에 적당한 전압 포텐셜을 인가하는 것을 포함한다. 반대로, 상보 비트(complementary bit)는 소스 및 게이트에 적당한 전압 포텐셜을 인가하고 드레인을 플로팅함으로써 소거된다. 대안적으로, 정상 및 상보 비트 모두가 동시에 소거될 수 있다.
플래시 메모리 어레이에서, 다수의 메모리 셀이 통상적으로 동시에 소거된다. 메모리 셀의 소거는 전술한 바와 같이 짧은 소거 펄스의 반복된 제공에 의해 달성될 수 있다. 각각의 소거 펄스 이후에, 어레이 내의 각각의 셀이 "부족소거되었는지(undererased)"(즉, 각 셀이 미리 결정된 한계치(predetermined limit) 이상의 임계 전압을 가지고 있는지)를 결정하기 위하여 소거 검증이 수행될 수 있다. 만일 부족소거된 셀이 검출된다면, 부가적인 소거 펄스가 전체 어레이에 제공될 수 있다. 이러한 소거 과정에 있어서, 부족소거되지 않은 셀 또한 반복적으로 소거될 것이고, 이는 다른 셀들이 충분히 소거되기 전에 일부 셀들이 "과도소거되는(overerased)" 결과를 가져온다. 미리 결정된 한계치 이하로 소거된 임계 전압을 구비한 메모리 셀은 보통 과도소거된 것이라 지칭된다. 이 경우에, 과도소거된 셀의 전하 저장 층은 전자가 공핍되고(depleted) 양으로 대전된다.
과도소거된 상태(over-erased condition)는 많은 이유로 바람직하지 않다. 예를 들어, 과도소거된 셀의 프로그래밍 특성은, 다른 무엇보다도, 셀이 재프로그래밍될 수 있는 횟수를 더 급격히 저하시킨다. 과도소거된 셀은 또한 프로그래밍 및/또는 판독 과정 동안 비트라인 누설 전류를 유발할 수 있기 때문에 바람직하지 않다.
따라서, 과도소거를 감소시키고 임계 전압 분포를 정밀(tight)하게 하는 다중-비트 메모리 셀 어레이를 소거하는 디바이스 및 방법이 요구된다.
WO 03/063167은 다수의 이중 비트 전하 포획 유전체 메모리 셀들을 포함하는 메모리 어레이를 소거하는 방법을 개시하고, 상기 방법은 다수의 메모리 셀에 소거 펄스를 인가하는 단계와 임의의 부족소거된 메모리 셀들이 있는지를 결정하기 위해 다수의 메모리 셀을 소거 검증하는 단계를 포함한다.
US 5,680,350은 각각의 디바이스가 전도 층에 전하를 저장하는 플로팅 게이트 메모리 디바이스에 양의 게이트 스트레스를 인가하는 것을 개시한다.
US5,400,286은 각각의 디바이스가 전도 층에 전하를 저장하는 플로팅 게이트 메모리 디바이스에 양의 워드라인(게이트) 스트레스를 인가하는 것을 개시한다.
본 발명의 실시예에 따라, 본 발명은 플래시 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리 (EEPROM) 디바이스를 소거하는 방법을 목적으로 한다. 메모리 디바이스는 복수의 메모리 셀을 포함할 수 있고, 각각의 메모리 셀은 적어도 제 1 전하 저장 셀과 제 2 전하 저장 셀을 포함하는 전하 저장 층을 구비한다. 전하 저장 층은 상부(top) 유전체 층과 하부(bottom) 유전체 층 사이에 배치될 수 있다. 게이트 전극은 상부 유전체 층 상에 배치되고 하부 유전체 층은 기판상에 배치될 수 있다. 기판은 제 1 전하 저장 셀에 인접한 제 1 전도 영역과 제 2 전하 저장 셀에 인접한 제 2 전도 영역을 포함할 수 있다. 본 방법은 복수의 메모리 셀에 소거 펄스를 제공하는 단계와 복수의 메모리 셀들에서 임의의 부족소거된 메모리 셀들이 존재하는지를 결정하기 위해 상기 복수의 메모리 셀을 소거 검증(erase verifying)하는 단계를 포함한다. 양의 게이트 스트레스(positive gate stress)가 복수의 메모리 셀에 동시에 제공된다.
본 발명의 상기 특징 및 추가적인 특징은 다음의 설명과 도면을 참조하여 명백하게 될 것이다.
도 1은 메모리 디바이스를 소거하는 방법이 본 발명에 따라 제공될 수 있는 예시적인 과도소거된 이중-비트 메모리 디바이스에 대한 개략적인 단면도이고;
도 2는 어레이를 소거하는 방법에 본 발명에 따라 제공될 수 있는 예시적인 메모리 셀 어레이의 일부에 대한 개략적인 평면도이고;
도 3은 본 발명의 일실시예에 따라 메모리 디바이스를 소거하는 방법을 도시하는 플로우 챠트이고;
도 4는 본 발명의 대안적인 실시예에 따라 메모리 디바이스를 소거하는 방법을 도시하는 플로우 챠트이고;
도 5는 본 발명의 대안적인 실시예에 따라 메모리 디바이스를 소거하는 방법을 도시하는 플로우 챠트이고;
도 6은 본 발명의 대안적인 실시예에 따라 메모리 디바이스를 소거하는 방법을 도시하는 플로우 챠트이며;
도 7은 본 발명에 따른 소거 동작 이후의 임계 전압 분포를 도시한다.
다음의 상세한 설명에서, 유사한 구성요소는 본 발명의 상이한 실시예에서 사용되는 지와 관계없이 동일한 참조번호가 사용되었다. 본 발명을 명확하고 정확하게 설명하기 위해, 도면들은 반드시 스케일링된 것은 아니고 일부 특징들은 다소 개략적인 형태로 도시될 수 있다.
도 1을 참조하면, 예시적인 비-휘발성, 이중-비트 전하 포획 유전체 플래시 전기적으로 소거가능한 프로그램가능한 판독 전용 메모리(EEPROM) 디바이스(10)가 도시되고, 상기 디바이스(10)에서 하나 이상의 본 발명의 다양한 실시예가 수행될 수 있다. 메모리 디바이스(10)는 P-타입 반도체 기판(12)을 포함한다. 기판(12) 내에서, N-타입 소스(14)와 N-타입 드레인(16)이 형성된다. 본체(18)는 소스(14)와 드레인(16) 사이에 배치된다. 소스(14)와 드레인(16)은 확장 영역(종종 저도핑된 얕은 주입으로도 지칭됨) 및 깊게-도핑된 영역을 선택적으로 포함할 수 있다. 기판(12), 소스(14), 드레인(16) 및 본체(18)는 예를 들어 적절하게 도핑된 실리콘과 같은 반도체로부터 형성될 수 있다.
본체(18) 상에 예를 들어 실리콘 산화물(SiO2), (예를 들어 일실시예에서 10 이상의 상대 유전률을 가지고, 다른 실시예에서 20 이상의 상대 유전률을 가지는) 다른 표준-K 물질 또는 높은-K 물질로부터 만들어지는 유전체 층(26)(또한 터널링 산화물 층 또는 하부 유전체 층으로도 지칭됨)이 위치한다.
하부 유전체 층(26) 상에 전하 포획 층(전하 저장 층(28)으로도 지칭됨)이 위치한다. 전하 저장 층(28)은 예를 들어 실리콘 질화물(Si3N4)을 포함하는 비-전도성 물질, 다양한 폴리실리콘 아일랜드를 갖는 실리콘 산화물, 주입된 산화물 등을 포함하는 비-전도성 물질로부터 만들어질 수 있다.
전하 저장 층(28) 상에 예를 들어 실리콘 산화물, 다른 표준-K 물질 또는 높은-K 물질과 같은 물질로부터 만들어지는 다른 유전체 층(30)(상부 유전체 층으로도 지칭됨)이 위치한다.
상부 유전체 층(30) 상에 게이트 전극(32)이 위치한다. 게이트 전극(32)은 예를 들어 다결정 실리콘("폴리(poly)") 또는 금속이나 금속 산화물과 같은 다른 적당한 물질로부터 만들어질 수 있다. 게이트 전극(32), 상부 유전체 층(30), 전하 저장 층(28) 및 하부 유전체 층(26)은 적층된 게이트를 형성한다. 측벽 스페이서(sidewall spacer)(35)는 도펀트 주입, 디바이스 특성 등을 제어시 사용하기 위해 적층된 게이트측 측벽에 인접하여 배치될 수 있다. 적층된 게이트의 일함수는 본체(18) 내의 채널(20)을 제어한다. 채널(20)은 소스(14)로부터 드레인(16)까지 연장된다.
당업자는 소스(14), 드레인(16) 및 본체(18)의 형성 및 적층된 게이트에 대한 변형이 만들어질 수 있다는 것을 이해할 것이다. 이러한 변형은 메모리 디바이스(10)의 물리적 배열, 사용된 물질, 도펀트 파라미터 등에 대한 변경을 포함할 수 있다. 그러나 본 명세서에 기술된 프로그래밍과 소거 기술은 본 발명의 범위에서 벗어나지 않고서도 변경된 디바이스와 함께 사용될 수 있다.
메모리 디바이스(10)는 게이트 전극(32), 소스(14) 및 드레인(16) 각각에 적당한 전압 포텐셜을 인가함으로써 프로그래밍되고, 검증되고, 판독되고 소거되도록 동작가능하게 되어있다. 더 상세하게는, 메모리 디바이스(10)의 상응하는 구성요소에 다양한 전압 포텐셜을 인가하기 위해 게이트 전극(32)은 워드라인(WL1)에 결합되거나 그로부터 형성될 수 있고, 소스(14)는 제 1 비트라인(BL1)에 결합되거나 그로부터 형성될 수 있으며, 드레인(16)은 제 2 비트라인(BL2)에 결합되거나 그로부터 형성될 수 있다.
도 2에 도시된 바와 같이, 메모리 셀 또는 디바이스(10)는 행과 열의 어레이(80)로 조직되고, 여기에서 각각의 행(row)은 각각의 메모리 셀의 게이트 전극에 결합되거나 이를 형성하는 워드라인(WL0, WL1, ... WLM)이고 열(column)은 각 메모리 셀의 소스 및 드레인에 결합되거나 이를 형성하는 비트라인(BL0, BL1, ... BLn)이다. 전압 포텐셜은 비트라인(BL0, BL1, ... BLn)과 워드라인(WL0, WL1, ... WLM)과 같은 각각의 메모리 디바이스의 상응하는 소자에, 이에 제한되지는 않지만 전원, 비트라인 드라이버 및/또는 제어기, 및 워드라인 드라이버 및/또는 제어기를 포함하는 주변 회로(90)를 사용하여 인가된다.
일 실시예에서, 메모리 디바이스(10)는 가상 접지(virtual ground) 디바이스로서 구성될 수 있다. 즉, 메모리 디바이스(10)의 다양한 동작 동안, 소스(14) 또 는 드레인(16) 중 어느 하나는 전자 소스로서 기능할 수 있고 이들 중 어느 하나는 접지되거나 바이어스 포텐셜에 연결될 수 있다. 부가하여, 메모리 디바이스(10)는 (도 2에 도시된 것과 같은) 적어도 하나의 인접 메모리 디바이스와 직렬로 연결될 수 있고, 이에 따라 소스(14)가 전도 영역으로부터 형성될 수 있고, 이는 또한 인접 메모리 디바이스의 드레인을 형성한다.
일 실시예에서, 전도 영역은 매립된 비트라인으로서 구현될 수 있다. 따라서, 인접 메모리 디바이스의 드레인은 또한 제 2 비트라인(BL2)에도 결합된다. 인접 메모리 디바이스의 소스는 제 3 비트라인(BL3)에 결합되거나 이로부터 형성될 수 있다. 인접 메모리 디바이스의 게이트 전극은 또한 제 1 워드라인(WL1)에 결합되거나 이로부터 형성될 수 있다. 유사하게, 드레인(16)은 메모리 디바이스(10)의 드레인(16) 측에 인접하여 배치된 다른 메모리 디바이스의 소스를 형성하는 전도 영역으로부터 형성될 수 있다. 유의할 것은, 인접 메모리 디바이스의 소스 및 드레인은 단일 전도 영역으로부터 형성될 필요는 없고, 전기적으로 함께 연결된 별개의 구조(예를 들어 규화물(silicide)과 같은 전도 층에 의해 연결되고 트렌치 절연 영역에 의해 이격되는 전도 영역들의 쌍)로부터 형성될 수도 있다는 것이다.
또 다른 실시예에서, 하부 유전체 층(26), 전하 저장 층(28) 및 상부 유전체 층(30)은 비트라인("매립된" 비트라인은 또한 소스(14)와 드레인(16)으로 역할을 한다) 위치 아래에 연속적인 스택 층(또는 "ONO 층")을 형성할 수 있다. 게이트 전극으로서도 역할을 하는 워드라인은 ONO 층 위에 위치할 수 있다. 본 실시예의 예는 본 출원인이 소유한 미국 특허 제6,307,784호 및 제6,442,074호에 더 상세히 설명되어 있고, 이들은 본 명세서에 참조로서 편입되어 있다.
다시 도 1을 참조하면, 이하의 설명으로부터 더 명백하게 되는 것처럼, 전하 저장 층(28) 내에, 메모리 디바이스(10)는 드레인(16)에 인접한 (제 1 셀 또는 정상 비트로도 언급되는) 제 1 전하 저장 영역 또는 셀(36) 및 소스(14)에 인접한 (제 2 셀 또는 상보 비트로도 언급되는) 제 2 전하 저장 영역 또는 셀(38)을 포함한다. 설명된 실시예에서, 메모리 디바이스(10)는 구조적으로 대칭적인 디바이스이고, 동작 동안 소스(14)와 드레인(16)의 역할을 각각 스위칭함으로써, 제 1 전하 저장 셀(36) 및 제 2 전하 저장 셀(38)의 프로그래밍, 검증, 판독 및 소거를 허용한다. 따라서, 용어 소스 및 드레인은 정상 비트(36) 또는 상보 비트(38) 중 어느 것이 프로그래밍, 검증, 판독 또는 소거되고 있는지에 따라 교환가능하게 사용될 수 있다.
도 1을 계속 참조하면, 블랭크 상태(blank state)(예를 들어 "1"의 이진 값을 나타내는 상태)로부터 대전 상태(charge state)(예를 들어 "0"의 이진 값을 나타내는 상태)로의 전하 저장 셀(36 및 38)의 프로그래밍이 통상적인 기술을 사용하여 수행될 수 있다. 유의할 것은, 블랭크 상태는, 판독 동작 동안, 메모리 셀(10)의 임계 전압(VT)을 소거 임계 전압 이하로 그리고 소거 상태 임계 전압 분포 내에 위치시키는, 전하 저장 셀(36, 38)에 의해 저장되는 전하량에 상응한다는 것이다. 프로그래밍된 상태는, 판독 동작 동안, 메모리 셀(10)의 임계 전압을 소거 임계 전압 이상 그리고 프로그래밍된 상태 임계 전압 분포 이내의 임계 전압 분포 내에 위치시키는, 전하 저장 셀(36, 38)에 의해 저장되는 전하량에 상응한다. 일 실시예에서, 메모리 셀(10)은 다중-레벨 셀(MLC) 프로그래밍을 사용하여 프로그래밍될 수 있다. MLC 프로그래밍은 프로그램 레벨로도 지칭되는 다수의 구별가능한 전하량 중 하나로부터 선택된 전하량으로 각각의 전하 저장 셀(36, 38)을 프로그래밍함으로써 달성될 수 있다. 일 실시예에서, 각각의 전하 저장 셀(36, 38)에 대해 4개의 프로그램 레벨(또는 구별가능한 전하량)이 존재하고, 이들 레벨은 ("블랭크"로도 언급되는) 프로그래밍되지 않은 상태, ("레벨 1"으로도 언급되는) 최저 또는 제 1 전하량, ("레벨 2"로도 언급되는) 중간 또는 제 2 전하량 및 ("레벨 3"로도 언급되는) 최고 또는 제 3 전하량을 포함한다.
일 실시예에서, 프로그래밍 기술은 채널 열 전자 주입(CHE)으로도 지칭되는 열 전자 주입을 수반한다. 그러나 사용된 특정 메모리 디바이스에서의 변형을 수용하기 위하여 프로그래밍 기술에 대한 변형들이 행해질 수 있다는 것이 이해되어야 한다.
열 전자 주입을 사용하여, 드레인(16) 및 게이트 전극(32)에 전압을 인가함으로써 제 1 전하 저장 셀(36)이 프로그래밍될 수 있다. 소스(14)는 제 1 전하 저장 셀(36)의 CHE 프로그래밍을 위한 전자 소스로서 기능한다. 일 실시예에서, (종래의 전하 포획 유전체 플래시 디바이스에서 알려진 바와 같이, 소스(14)를 접지시키거나 플로팅하기 보다는) 소스(14)에도 전압 포텐셜이 인가된다.
게이트 전극(32), 소스(14) 및 드레인(16)에 인가된 전압은 유전체 층(26, 30)과 전하 저장 층(28)을 통과하는 수직 전계 및 소스(14)로부터 드레인(16)까지의 채널 길이를 따라 측면 전계를 생성한다. 주어진 임계 전압에서, 채널(20)은 전자가 소스(14)에서 인출되고 드레인(16)을 향해 가속하기 시작하도록 반전된다. 전자가 채널(20)의 길이를 따라 이동함에 따라, 전자는 에너지를 얻고, 충분한 에너지를 얻게 될 때, 전자는 하부 유전체 층(26)의 포텐셜 장벽을 뛰어 넘어 전하 저장 층(28)으로 들어가고, 여기에서 전자는 포획된다.
전위 장벽을 뛰어넘는 전자의 확률은 드레인(16)에 인접한 제 1 전하 저장 셀(36) 영역에서 최대가 되고, 여기에서 전자는 최대의 에너지를 얻는다. 이러한 가속된 전자는 열 전자로 불리고, 일단 전하 저장 층으로 주입되면, 전하 저장 층(28)의 제 1 전하 저장 셀(36)에 남아 있는다. 포획된 전자는 전하 저장 층(28)의 낮은 전도성과 그 내부의 낮은 측면 전계에 기인하여 전하 저장 층(28)을 통해 측면으로 확산하지 않는 경향이 있다. 따라서, 포획된 전하는 드레인(16)에 인접한 제 1 전하 저장 셀(36)의 전하 포획 영역에 국부적으로 존재한다.
제 1 전하 저장 셀(36)을 프로그래밍하는 전술한 기술은 제 2 전하 저장 셀(38)을 프로그래밍하기 위해 사용될 수 있고, 다만 소스(14)와 드레인(16)의 기능은 바뀐다. 더 상세하게는, 적당한 전압이 소스(14), 드레인(16) 및/또는 게이트 전극(32)에 인가되어 드레인(16)이 드레인(16)으로부터 소스(14)를 향하는 채널(20)을 따라 이동하는 전자의 소스로서 기능할 수 있도록 한다. 따라서, 용어 소스와 드레인은 교환되어 사용될 수 있다. 그러나 본 명세서에서의 목적을 위해, 어느 하나의 전하 저장 셀(36, 38)의 프로그래밍은 종래 기술에서와 같이 소스(14)가 전자의 소스로서 기능하도록 하는 명명법(nomenclature)을 사용하여 기술될 것이다.
테이블 1은 전하 저장 셀(36, 38)을 프로그래밍하기 위해 게이트 전극(32), 소스(14) 및 드레인(16)에 인가될 수 있는 예시적인 전압 포텐셜 및 펄스 길이를 포함한다. 유의할 것은, 테이블 1에 제공된 값들은 프로그래밍되는 메모리 디바이스(10)의 특성에 따라 다를 것이라는 것이다.
테이블 1
게이트 전압 소스 전압 드레인 전압 펄스 길이
제 1 셀 8-12 볼트 0 볼트 4-6 볼트 1 마이크로초
제 2 셀 8-12 볼트 4-6 볼트 0 볼트 1 마이크로초
메모리 디바이스(10)의 프로그래밍과 판독 동작을 검증하는 것은 종래 기술을 사용하여 수행될 수 있다. 예를 들어 전하 저장 셀(36, 38)은 프로그래밍의 방향에 대해 역방향으로 판독될 수 있다.
설명의 간략성을 위해, 도 3 내지 도 6의 방법론이 일련의 단계들로 도시되고 설명되고 있지만, 본 발명은 이들 단계의 순서에 제한되지 않고, 본 발명에 따라 일부 단계는 상이한 순서 및/또는 도시되고 설명된 것과 다른 단계와 함께 발생할 수 있다는 것이 이해되어야 한다. 나아가, 모든 도시된 단계들이 본 발명의 실시예에 따른 방법론을 실행하기 위해 반드시 필요하지는 않다.
도 3을 부가적으로 참조하면, EEPROM 메모리 셀 어레이를 소거하는 방법이 설명될 것이다. 이 소거 방법은 사전-프로그래밍 단계(100)로써 시작되는데, 상기 단계에서 메모리 디바이스의 어레이 또는 섹터 내의 각각의 메모리 셀(10)의 정상 비트(36)와 상보 비트(38) 중 하나 또는 둘 다는 대략 동일한 전하 레벨로 프로그래밍된다. 전하 저장 셀(36, 38)의 사전-프로그래밍은 채널 열 전자 주입 또는 다른 적당한 기술을 통해 셀(10) 내로 전하를 주입하는 단계를 포함할 수 있다. 더 상세하게는, 디바이스를 모두 "0"(즉, 프로그래밍된 상태)으로 사전프로그래밍하기 위해, 충분한 전하가 주입되거나, 그렇지 않다면 전하 저장 셀(36, 38) 내로 프로그래밍될 수 있다. 사전 프로그래밍의 목적은 정상 동작 동안 전혀 프로그래밍되지 않거나 전하를 잃은 일부 메모리 셀이 실질적으로 과도소거되지 않도록 하기 위해, 메모리 셀 모두를 동일한 레벨까지 이르게 하는 것이다.
단계(110)에서, 단계(100)에서 사전 프로그래밍된 각각의 전하 저장 셀(36, 38)은 하나 이상의 적당한 소거 펄스를 인가하여 소거될 수 있다. 전하 저장 셀(36, 38)의 소거는 열 정공 주입을 사용하여 달성될 수 있다. 그러나 다른 적당한 소거 동작이 사용될 수도 있다고 이해되어야 한다. 일 실시예에서, 예를 들어 각 메모리 셀(10)의 각각의 전하 저장 셀(정상 비트(36) 및 상보 비트(38))은 음의 소거 전압(예를 들어 약 -5 볼트 내지 약 -10볼트)을 워드라인(WL0, WL1, ... WLm)을 통해 게이트 전극에 인가하고, 양의 바이어스 전압(예를 들어 약 +4볼트 내지 약 _8 볼트)을 비트라인(BL0, BL1, ... BLn)을 통해 드레인(16)과 소스(14) 모두에 인가함으로써, 동시에 소거될 수 있다. 대안적으로, 정상 비트 모두와 상보 비트 모두는 드레인측 열 정공 주입과 소스측 열 정공 주입을 각각 달성하기 위해 적당한 전압 포텐셜을 인가함으로써 별도로 소거될 수 있다. 바람직하게는, 어레이 또는 섹터 내의 메모리 셀 모두 또는 대부분이 동시에 소거된다.
소거 펄스를 각각의 전하 저장 셀에 인가(110)한 후에, 소거 검증이 단계(120)에서 수행된다. 더 상세하게는, 소거 검증(120)은 각각의 메모리 셀(10) 내의 전하 저장 셀(36, 38) 중 임의의 것이 부족소거되었는 지를 결정하기 위해 사용된다. 임의의 셀이 부족소거되었는 지를 결정하는 것은 임계 전압(VT)이 소거된 상태에 대해 미리 결정된 최대값 이상인지를 결정하기 위해 각각의 전하 저장 셀(36, 38)을 판독(예를 들어, 역방향에서의 판독)하는 단계를 포함한다. 임계 전압이 소거된 상태에 대해 미리 결정된 최대값 이상인 경우, 셀은 부족소거되었다고 결정되고 다른 소거 펄스가 단계(110)에서 어레이 내의 모든 메모리 셀에 인가된다. 단계(110 및 120)는 섹터 내의 모든 메모리 셀(10)의 모든 비트(36, 38)가 단계(120)에서 소거 검증을 통과하고, 이에 따라 소거되었다고 결정될 때까지 적용된다.
다시 도 1을 참조하면, 소거 및 검증 단계(110 및 120) 이후에, 어레이 또는 섹터 내의 일부 셀이 과도소거될 가능성이 있다. 즉, 일부 셀은 전하 저장 층(28) 내에 포획된 과도한 양의 전하 즉, 정공(40)을 가질 수 있다. 이 경우에, 과도소거된 셀의 전하 저장 층(28)은 전자가 공핍되고 양으로 대전된다. 양의 전하(40)는 (도시된 바와 같이) 채널 영역(20) 상의 전하 저장 층(28) 내에 포획될 수 있고, 각 셀의 단부 상에서 (예를 들어 각각의 전하 저장 셀(36, 38) 외부에 나란히) 또는 게이트 스택에서 완전히 외부에 (예를 들어 워드라인 사이에서) 포획될 수 있다. 일 실시예에서, 과도소거된 셀은 0 볼트 이하의 임계 전압을 갖는다. 대안적으로, 과도소거된 셀은 여전히 필요한 또는 미리 결정된 최소 임계 전압 이하인 양의 임계 전압을 가질 수 있다.
도 3에 도시된 일 실시예에서, 양의 게이트 스트레스 동작은 단계(130)에서 어레이 또는 섹터 내의 모든 셀에 동시에 적용된다. 일 실시예에서, 예를 들어, 양의 게이트 스트레스 동작(130)은, 모든 비트라인(소스 및 드레인)을 접지시키면서, 예를 들어 약 8 볼트 내지 약 12 볼트의 양의 게이트 전압을 모든 워드라인(게이트 전극)에 동시에 인가하는 단계를 포함한다. 예를 들어, 양의 게이트 스트레스는 약 1 밀리초(ms)와 약 5초 사이의 지속시간 동안 인가될 수 있다. 그러나 다른 시간 동안의 양의 게이트 스트레스 펄스도 이용될 수 있다.
양의 게이트 스트레스 동작(130)은 과도소거된 이중-비트 메모리 셀을 동시에 보정하거나 그렇지 않으면 보상하는 방법을 제공한다. 부가하여, 이하 더 상세히 설명되는 바와 같이, 양의 게이트 스트레스 동작의 이용은 더 정밀한 임계 전압 분포를 초래한다.
도 4 및 도 5에 도시된 대안적인 실시예에서, 개선된 성능 및 효율성을 위하여 양의 게이트 스트레스(130)가 소프트 프로그래밍 동작(135)과 결합된다. (도 4의) 일 실시예에서, 소프트 프로그래밍 동작(135)이 양의 게이트 스트레스(130)를 선행한다. 대안적으로, 도 5에 도시된 바와 같이, 양의 게이트 스트레스(130)가 먼저 수행되고, 다음에 적절한 소프트 프로그래밍(135)이 뒤따른다. 소프트 프로그래밍(135)은 셀 단위를 기초로 또는 열(column) 단위를 기초로 수행될 수 있다. 선택적으로, 소프트 프로그래밍 동작(135)은 임의의 메모리 셀이 미리 결정된(predetermined) 최소 값(VTMIN) 이하인 (0볼트 이하일 수 있고 0볼트 이상일 수 있는) 임계 전압을 가지는 지를 결정하기 위한 소프트 프로그래밍 검증 동작과 동반하여 수행될 수 있다. 소프트 프로그래밍(135)과 함께 사용된 양의 게이트 스트레스(130)는 (예를 들어, 미리 결정된 VTMIN 이하의) 극단적으로 낮은 임계 전압을 갖는 셀들을 보정(correct)하기에 특히 효과적이다.
일 실시예에서, 정상 비트(36)의 소프트 프로그래밍은, 소스를 접지하거나 플로팅하는 동안, 전압 포텐셜(예를 들어 약 +4 볼트 내지 약 +8볼트)을 게이트 전극에 인가하고, 전압 포텐셜(예를 들어 약 +3볼트 내지 약 +5볼트)을 드레인에 인가함으로써 수행된다. 일 실시예에서, 소프트 프로그래밍은 약 0.5 마이크로초와 약 0.5초 사이의 지속시간을 갖는 펄스로서 인가된다. 이러한 전압 포텐셜과 지속시간은 전하가 전하 저장 층(28)으로 주입되는 채널(20)에 따른 지점을 선택하기 위해 바뀔 수 있다. 나아가, 전압 포텐셜은 공지된 바와 같이 조정될 수 있다.
대안적으로, 도 6에 도시된 바와 같이, 소거 단계(110) 이후에, 각각에 대해 이미 설명된 바와 같이, 소프트 프로그래밍 단계(135)와 양의 게이트 스트레스(130) 단계가 후속된다. 본 실시예에서, 소거 검증(120) 동작은 임의의 메모리 셀이 부족소거되었는 지를 결정하기 위해 과도소거 보상 단계(예를 들어, 소프트 프로그래밍(135)과 양의 게이트 스트레스(130)) 이후에 수행된다. 만일 하나 이상의 메모리 셀이 부족소거되었다고 결정되면, 단계(110, 135, 130 및 120)는 어레이 내의 모든 메모리 셀이 부족소거되지도 않고 과도소거되지도 않게 될 때까지 반복된다.
도 3 내지 도 6에 도시된 모든 실시예에서, 양의 게이트 스트레스(130)와 소프트 프로그래밍(135)은 바람직하게는 구현된 소거 순서 알고리즘의 일부로서 행해진다.
이제 도 7을 참조하면, 셀 수 대 임계 전압(VT)의 예시적인 플롯이 제공된다. 실선 곡선(710)은 (도 3 내지 도 6의 단계(120)에서 도시되고 설명된 바와 같이) 소거 동작 이후의 셀의 임계 전압을 나타낸다. 점선 부분(715)은 어떻게 양의 게이트 스트레스 및 선택적으로 소프트 프로그래밍이 가장 과도소거된 셀을 보정하는 지와, 어떻게 가장 과도소거된 셀의 임계 전압을 0볼트까지 성공적으로 증가시키는 지를 나타낸다. 점선(720)은 본 발명에 따른 방법 이후의 메모리 셀의 임계 전압 분포를 나타낸다. 이론적으로 제한되는 것으로 의도하지 않고서, 본 발명에서 사용된 양의 게이트 스트레스는 (VTMIN과 V'TMIN 사이의 차이로 도시된) 통상적인 소거 순서를 사용하여 달성된 것보다 대략 30% 더 정밀한 임계 전압 분포를 제공하는데 효과적이다.
본 발명의 특정한 실시예가 상세히 기술되었지만, 본 발명의 범위는 이에 따라 제한되지 않고, 오히려 본 명세서에 첨부된 청구범위의 사상 내에 있는 모든 변경, 변형 및 등가물들을 포함한다고 이해되어야 한다.

Claims (11)

  1. 복수의 전하 포획 유전체 메모리 셀들(10)을 포함하는 플래시 전기적으로 소거가능한 프로그램가능한 판독 전용 메모리(EEPROM) 디바이스를 소거하는 방법으로서, 상기 메모리 셀들 각각은 적어도 제 1 전하 저장 셀(36)과 제 2 전하 저장 셀(38)을 포함하는 전하 포획 유전체 층(28)을 구비하고, 상기 전하 포획 유전체 층(28)은 상부 유전체 층(30)과 하부 유전체 층(26) 사이에 배치되고, 상기 상부 유전체 층(30) 상에 게이트 전극(32)이 배치되고, 상기 하부 유전체 층(26)은 상기 제 1 전하 저장 셀(36)에 인접한 제 1 전도 영역(16)과 상기 제 2 전하 저장 셀(38)에 인접한 제 2 전도 영역(14)을 구비한 기판(12) 위에 배치되어 있으며,
    상기 소거 방법은,
    (a) 상기 복수의 메모리 셀들(10)에 소거 펄스를 인가하는 단계(110)와;
    (b) 상기 복수의 메모리 셀들(10) 내에 임의의 부족소거된(undererased) 메모리 셀들이 존재하는지를 결정하기 위해 상기 복수의 메모리 셀들(10)을 소거 검증하는 단계(120)와;
    (c) 상기 복수의 메모리 셀들(10) 중 임의의 메모리 셀이 미리 정의된(predefined) 최소 값(VTMIN) 이하의 임계 전압을 갖는지를 결정하기 위하여 상기 복수의 메모리 셀들(10)을 소프트 프로그램 검증하고, 상기 복수의 메모리 셀들(10) 내의, 상기 미리 정의된 최소 값(VTMIN) 이하의 임계 전압을 갖는 임의의 메모리 셀들에 소프트 프로그래밍 펄스를 인가하는 단계(135)와; 그리고
    (d) 상기 전하 포획 유전체 층(28) 내의 양 전하(40)의 양을 감소시키기 위하여 상기 복수의 메모리 셀들(10)에 양의 게이트 스트레스를 인가하는 단계(130)를 포함하는 것을 특징으로 하는 소거 방법.
  2. 제 1 항에 있어서,
    상기 복수의 메모리 셀들(10) 모두가 부족소거되지 않은 것으로 검증될 때까지 상기 단계들 (a) 및 (b)를 반복하는 단계를 더 포함하는 것을 특징으로 하는 소거 방법.
  3. 제 2 항에 있어서,
    상기 복수의 메모리 셀들(10)을 미리 결정된 레벨까지 사전프로그래밍(preprogramming)하는 단계(100)를 더 포함하는 것을 특징으로 하는 소거 방법.
  4. 제 1 항에 있어서,
    상기 단계(d)는 과도소거된(overerased) 임의의 메모리 셀들(10)을 보정(correct)하게 되는 것을 특징으로 하는 소거 방법.
  5. 제 3 항에 있어서,
    상기 단계(d)는,
    상기 복수의 메모리 셀들(10) 중 각각의 메모리 셀의 제 1 및 제 2 전도 영역들(14, 16) 중 적어도 하나에 결합된 모든 비트라인들(BL0, BL1, ... BLn)을 접지하는 단계와; 그리고
    상기 복수의 메모리 셀들(10) 중 각각의 메모리 셀의 게이트 전극들(32)에 결합된 모든 워드라인들(WL0, WL1, ... WLm)에 양의 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 소거 방법.
  6. 제 5 항에 있어서,
    상기 모든 워드라인들(WL0, WL1, ... WLm)에 인가된 양의 전압은 +9볼트 내지 +11볼트 사이인 것을 특징으로 하는 소거 방법.
  7. 복수의 전하 포획 유전체 메모리 셀들(10)을 포함하는 플래시 전기적으로 소거가능한 프로그램가능한 판독 전용 메모리(EEPROM) 디바이스를 소거하는 방법으로서, 상기 메모리 셀들 각각은 적어도 제 1 전하 저장 셀(36)과 제 2 전하 저장 셀(38)을 포함하는 전하 포획 유전체 층(28)을 구비하고, 상기 전하 포획 유전체 층(28)은 상부 유전체 층(30)과 하부 유전체 층(26) 사이에 배치되고, 상기 상부 유전체 층(30) 상에 게이트 전극(32)이 배치되고, 상기 하부 유전체 층(26)은 상기 제 1 전하 저장 셀(36)에 인접한 제 1 전도 영역(16)과 상기 제 2 전하 저장 셀(38)에 인접한 제 2 전도 영역(14)을 구비한 기판(12) 위에 배치되어 있으며,
    상기 소거 방법은,
    (a) 상기 복수의 메모리 셀들(10)에 소거 펄스를 인가하는 단계(110)와;
    (b) 상기 복수의 메모리 셀들(10) 내에 임의의 부족소거된(undererased) 메모리 셀들이 존재하는지를 결정하기 위해 상기 복수의 메모리 셀들(10)을 소거 검증하는 단계(120)와;
    (c) 상기 전하 포획 유전체 층(28) 내의 양 전하(40)의 양을 감소시키기 위하여 상기 복수의 메모리 셀들(10)에 양의 게이트 스트레스를 인가하는 단계(130)와; 그리고
    (d) 상기 복수의 메모리 셀들(10) 중 임의의 메모리 셀이 미리 정의된(predefined) 최소 값(VTMIN) 이하의 임계 전압을 갖는지를 결정하기 위하여 상기 복수의 메모리 셀들(10)을 소프트 프로그램 검증하고, 상기 복수의 메모리 셀들(10) 내의, 상기 미리 정의된 최소 값(VTMIN) 이하의 임계 전압을 갖는 임의의 메모리 셀들에 소프트 프로그래밍 펄스를 인가하는 단계를 포함하는 것을 특징으로 하는 소거 방법.
  8. 제 1 항에 있어서,
    상기 소프트 프로그래밍 펄스를 인가하는 단계(135)는,
    +4볼트 내지 +8볼트의 전압 포텐셜을 상기 게이트 전극(32)에 인가하는 단계와; 그리고
    +3볼트 내지 +5볼트의 전압 포텐셜을 상기 제 1 및 제 2 전도 영역들(14, 16) 중 적어도 하나에 인가하는 단계를 포함하는 것을 특징으로 하는 소거 방법.
  9. 복수의 전하 포획 유전체 메모리 셀들(10)을 포함하는 플래시 전기적으로 소거가능한 프로그램가능한 판독 전용 메모리(EEPROM) 디바이스를 소거하는 방법으로서, 상기 메모리 셀들 각각은 적어도 제 1 전하 저장 셀(36)과 제 2 전하 저장 셀(38)을 포함하는 전하 포획 유전체 층(28)을 구비하고, 상기 전하 포획 유전체 층(28)은 상부 유전체 층(30)과 하부 유전체 층(26) 사이에 배치되고, 상기 상부 유전체 층(30) 상에 게이트 전극(32)이 배치되고, 상기 하부 유전체 층(26)은 상기 제 1 전하 저장 셀(36)에 인접한 제 1 전도 영역(16)과 상기 제 2 전하 저장 셀(38)에 인접한 제 2 전도 영역(14)을 구비한 기판(12) 위에 배치되어 있으며,
    상기 소거 방법은,
    (a) 상기 복수의 메모리 셀들(10)에 소거 펄스를 인가하는 단계(110)와;
    (b) 상기 복수의 메모리 셀들(10) 중 임의의 메모리 셀이 미리 정의된(predefined) 최소 값(VTMIN) 이하의 임계 전압을 갖는지를 결정하기 위하여 상기 복수의 메모리 셀들(10)을 소프트 프로그램 검증하고, 상기 복수의 메모리 셀들(10) 내의, 상기 미리 정의된 최소 값(VTMIN) 이하의 임계 전압을 갖는 임의의 메모리 셀들에 소프트 프로그래밍 펄스를 인가하는 단계(135)와;
    (c) 상기 전하 포획 유전체 층(28) 내의 양 전하(40)의 양을 감소시키기 위하여 상기 복수의 메모리 셀들(10)에 양의 게이트 스트레스를 인가하는 단계(130)와; 그리고
    (d) 상기 복수의 메모리 셀들(10) 내에 임의의 부족소거된(undererased) 메모리 셀들이 존재하는지를 결정하기 위해 상기 복수의 메모리 셀들(10)을 소거 검증하는 단계(120)를 포함하는 것을 특징으로 하는 소거 방법.
  10. 제 2 항에 있어서,
    상기 단계(a)는,
    -5볼트와 -10볼트 사이의 음의 게이트 소거 포텐셜을 상기 복수의 메모리 셀들(10)의 게이트 전극들(32)에 인가하는 단계와; 그리고
    +4볼트와 +8볼트 사이의 전압 포텐셜을 상기 복수의 메모리 셀들(10)의 제 1 및 제 2 전도 영역들(14, 16) 중 적어도 하나에 인가하는 단계를 포함하는 것을 특징으로 하는 소거 방법.
  11. 제 1 항에 있어서,
    상기 단계 (d)는 상기 전하 포획 유전체 층 내의 상기 전하 저장 셀들 중 하나 또는 둘 다에 인접한 상기 전하 포획 유전체 층 내의 양 전하의 양을 감소시키기 위해 상기 복수의 메모리 셀들에 양의 게이트 스트레스를 인가하는 단계를 포함하는 것을 특징으로 하는 소거 방법.
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