TWI363349B - Method using positive gate stress to recover overerased cell - Google Patents

Method using positive gate stress to recover overerased cell Download PDF

Info

Publication number
TWI363349B
TWI363349B TW093129527A TW93129527A TWI363349B TW I363349 B TWI363349 B TW I363349B TW 093129527 A TW093129527 A TW 093129527A TW 93129527 A TW93129527 A TW 93129527A TW I363349 B TWI363349 B TW I363349B
Authority
TW
Taiwan
Prior art keywords
memory cells
volts
applying
memory
charge storage
Prior art date
Application number
TW093129527A
Other languages
English (en)
Other versions
TW200519949A (en
Inventor
Darlene G Hamilton
Zhizheng Liu
Mark Randolph
Yi He
Edward Hsia
Kulachet Tanpairoj
Mimi Lee
Alykhan Madhani
Original Assignee
Spansion Llc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Spansion Llc filed Critical Spansion Llc
Publication of TW200519949A publication Critical patent/TW200519949A/zh
Application granted granted Critical
Publication of TWI363349B publication Critical patent/TWI363349B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/107—Programming all cells in an array, sector or block to the same state prior to flash erasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/345—Circuits or methods to detect overerased nonvolatile memory cells, usually during erasure verification

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

1363349 九、發明說明： 【發明所屬之技術領域】 本發明大體上係關於非揮發性記憶體裝置之領域… 言之’係關於譬如電荷關電介質快閃電可抹除可= 讀記憶體⑽糊裝置之快閃記憶體裝置 ：唯 EEPROM裝置之方法。 木除6玄 【先前技術】 於現代積體電路製造之普遍趨勢是增加儲存於積體带 路纪憶體早7C(_ryunit)，譬如電可抹除可 ： 憶體⑽麵)單元上每單位面積之資料位元之數目： :早凡時常包括相當大數量之核心記憶體裝置狀 :記憶胞㈤⑴。例如，習知的電荷陷捕電介 體裝置能夠健存二位元之資料於“雙位元（MbΗ/ 格式。也就是說，能使用記憶胞儲存一個位元於該記 ^置^第-側’和使用記憶_存第二位元於該記憶體裝 置之弟一側。 a各記憶體襄置以可操作方式配置成藉由施加適當之電 I电位而予耘式化、讀取和抹除。一般而言，各裝置之閘 電極能夠㈣至字元線（赂叫时），而源極和沒極各能夠 輕接至位7〇線（bitline)，用來施加各種電m至記憶體 裝置之對應組件。 " ^例如，能藉由熱電子注入而完成此裝置之程式化。熱 兒子’主入包括於特定的期間施加適當的電壓電位至記憶體 裝置之各閉電極、源極、和汲極，直到電荷儲存層累積電 92697 5 f為止。此種製程，關於N〇R架構記憶體裝置揭示於共同 敕隹有的美國專利N〇 6, 2丨5, 7〇2中，由參考該美國專利之 正個内容而結合於本發明。
带例如，能夠藉由熱電洞注入而完成此裝置之抹除。熱 二洞注入包括施加適當的電壓電位至閘電極和汲極，而同 時洋置或接地源極’以抹除其中一個記憶胞(一般為正常位 ^ .见81 b丨丨））。反之，藉由浮置没極和施加適當的電壓 至源極和閘極，而抹除互補位元（complementary t)或者，可同時抹除正常位元和互補位元。 於快閃記憶體陣列（array)中，一般同時抹除大量之畜 此藉由如上述之重複施加短抹除脈衝，而完成記作 陳 除衣各抹除脈衝後，能施行抹除檢驗，以判定甘' 艮^中之各記憶胞是否為“欠抹除（undererased)，，（亦
二,：否§己憶胞有高於預定限度之臨限電壓)之狀況。若# 列。幻未除記憶胞，則可施加額外的抹除脈衝至整個_ 枝广用此種抹除過程，則非為欠抹除之記憶胞亦將被重種 前：成而‘ Ϊ Ϊ 了某些記憶胞在其他的記憶胞被充分抹除之 抹二臨卩(〇VereraSed)” 。具有低於預定限度之 、尚产J、電壓之記憶胞一般稱之為過度抹除。於此情況， :::除記憶胞之電荷儲存層空乏(depleted)電子並變成 況。例如，過度抹除 ’而影響能再程式化 亦不希望過度抹除記 —有許多原因並不希望過度抹除狀 ^I之私式化特性會更快速地退化 6己fe跑之次數，以及影響其他事項。 92697 1363349 憶胞因為他們於程式化和/或讀取過程期間 漏電流。 巧彳立凡線 胞陣述之原因，因此需要有—種抹除多位元記憶 巴 "和方法，能夠減少過度抹除並提供嚴格的& 限電壓分佈。 取^。的以 【發明内容】 依照本發明之一個目的，本發明係關於 ，除可程式唯讀記憶體⑽_)裝置之方法。記 了包括複數個記憶胞，各記憶胞具有包含至少第—命： :胞(chargestoringce⑴和第二電荷儲存胞之電：：二 y该電荷儲存層能配置於上電介質層和下電介質子 間。閘電極能配置於上電介質層之上，而下電介質二 ，板之上。基板能包括鄰接該第一電荷儲存：：：配 2電區和鄰接該第二電荷儲存胞之第二導電 加抹除脈衝至複數個記憶胞，並抹除檢驗該== 匕胞，以判定於複數個記憶胞中是否有任何欠 = 胞。同時施加正閘極應力於該複數個記…匕 【實施方式】 ^ 於下列之詳細說明中，相同的組件具 碼，而不管他們是否顯示於本發明之 a 11参考號 能夠清楚而簡明地說明本發明 二=中。為了 製，而且某些特徵可稍為以示意之形=:須按尺切 快閃電揮發性、雙位元電荷陷捕電介質 ^ 了私式隹^己憶體__裝置1〇，於該記 92697 7 1363349 憶體裝置10可施行本發明各種態樣之其中一個或多個態 樣。記憶體裝置10包括p型半導體基板12。在此基板^ 内，形成N型源極14和N型汲極16。主體18設於源極μ 和;及極16之間。源極14和汲極16能選擇性地包括延伸區 域（有時稱之為輕度摻雜淺植入）和深度摻雜區域。例如能 從譬如適#摻料之半導體形成基板12、源極14、汲極 16 '和主體1 8。 在主體18之上的是電介質層撕亦稱之為隨道氧化物 層(—lngoxlde layer)或下電介質層（b〇tt〇m 材—Γ)) ’係由例如氧化石夕(Si〇2)、其他標準K 於如，具有相對介電常數― 成。 1 π於1〇而於另一個實施例中高於20)所製 ⑽ίΐΓ«電介質層26上方的是電荷陷捕層（亦稱之為恭 ==了儲存層28能夠由例如包括氮化% (lA)氧化石夕（具有變化之多晶石夕島m λ 物）和類似物質之非導電材料所製成。/ 之氧化 在電荷儲存層28之上的a 士，， 材料或高“购…另— 介質層(_ dlelectric ―)。、曰3〇(亦柄之為上電 在上電介質層3〇之上的是 由例如多晶矽(po〗y)或其他的適；° 。：電極32能夠 氧化物製成。閉電極32、上電 ;4 ’言如金屬或金屬 和下電介質層26形π 貝曰30、電荷儲存層28、 心成堆豐閉極。側壁間隔件35能夠設置 92697 1363349 鄰接堆疊閉極之橫向側壁，用來控制摻雜植入' I置性能、 等等。堆疊閘極之工作函數控制主體18内之通道2〇 ^通 道20從源極14延伸至汲極16。 如熟悉此項技藝者所瞭解的，能夠對堆疊閉極和源極 14 ]及極16、和主體18之形成作修飾。此等修飾可包括 改變記憶體裝置10之實際配置、使用材料、摻雜參數以及 類似方面。然而，可使用此處所說明之程式化和抹除技術， 結合修正裝置而不會偏離本發明之範圍。 記憶體裝置10配置成藉由施加適當之電壓電位至各 _32、源極14、和;及極16，而以可操作方式予以程 2、檢驗 '讀取、以及抹除。詳言之，閘電極32能搞接 子兀線（WL】）或由字元線（WLi)所形成，源極14能搞接至 -位兀線(BL。或由第一位元線(队)所形成，以及汲極 能耗接至第二位元線（叫）或由第二位元線（BL2)所形 成’用來施加各種電壓電位至記憶體裝置1Q之對應組件。 如第2圖令所示，記憶胞或記憶震置1〇組構於列（咖） = (C〇1Umn)之陣列80中，其中各列為搞接於或形成各記 '胞之閘電極之字元線.............WLJ ’而各疒 β為糕接於或形成各記憶胞之源極和汲極之位元订 1 BLn)。電壓電位亦應用於各記憶體裝置之對 件’譬如使用周邊電路之位元線（BLq、BLi..... BLJ和字元線（H.....WLm)，包括（但不限於） Μ、位元線驅動器和/或控制器、以及字元線驅動器和/ 或控制器。 ^ / 92697 9 1363349 於-個實施例中’記憶體裝置1〇能配置為虛擬接地裝 置。也就是說，於記憶體襄置1〇之各種操作期間，源極 14和汲極16其中任一能作用為電子之來源、，以及源極14 和汲極16其中任一能接地或連接至偏塵電位。此外，記憶 組裝置10此與至少一個鄰接之記憶體裝置串聯 第 2圖中所示)，而使得源極W能由導電區域形成，該導電' 區域亦形成鄰接記憶體裝置之汲極。 因此於=實施例中’導電區域能施行為埋置之位元線。 因此’㈣記憶體裝置之汲極亦㈣至第H線 祕記憶體裝置之源極能搞接至第三位元線队，或由第 二位元線bl3所形成。鄰接記情 一 5 ^ ^ 1I；T 版裝置之閘電極亦能耦接 至苐一子兀線WL丨或由第一字元终w _ 16能由導電區域形成，該導 1 /同樣，汲極 名置！Of 亦形成設置鄰接記憶體 二广及極16側之另-記憶體裝置之源極。值得注音 勺疋，4接圮憶體裝置之源極 二二广由電連接在-起之分離之結構形成(例如，由 離區所間隔開之一對導電區域， = 導電層所連接）。 /化物之 又方、另一個貫施例中， 28、和上電介# m/以丨貝層26、電荷儲存層 . "層30此形成連續之疊置層（或氧化物一氣化物 -巩化物（ΟΝΟ)層），在此連續晶 氛化物 "埋置”之位元線亦用作為;;=位元線（該等 間電極之字元後f Μ Α極]6) °亦用作為 子兀線月匕只施於⑽0層上。 細顯示和說明於丑同所擁右， 、1列子更洋 /、有之賴專利1 6,3()75784和 J0 92697 1J0JJ49 上Π，07"，茶考該等美國專利所揭示之整個内容 合於本發明。 ° —回頭m】圖’由τ述之討論中將變得更清楚，在 :何錯存層28内記憶體裝置包括鄰接汲極]6之第“ 何储存區或儲存胞36(此處亦稱之為第一儲存胞或正常： 几），和鄰接源極丨4之第二Φ艿 —电何儲存區或儲存胞38(此處 為弟-储存胞或互補位元）。於所例示” 亿憶體裂置10為結構上對稱之裝置，可 間分別交換源極14和汲極16之作用而料第— 第二電荷儲存胞38之程式化、檢驗U何= :將：可依於正常位元36或互補位元38 : 換。 ° 或抹除，而將源極和汲極項互 ^續參照第1圖，可用羽4 AA 4+ 4 叱工置狀恶（例如，表示2進位” 例如’表示2進位…。應注意的是，Ϊ · — : L於由電荷儲存胞36和38所儲存之電荷量 ^置於讀取操作期間將設定記憶胞1〇之臨限電壓 τ :亥g品限電壓(Vt)等於或小於抹除臨限電壓並 式《態職於由電㈣存胞％ 恃胞10於:之甩何里’遠電荷量於讀取操作期間將設置記 抹除臨限電‘二 電塵，該臨限電壓要高於 =土亚在私式化狀態臨限分佈内。於一個實施例 4胞10能使用多位準胞（随lti —levei e⑴； 92697 &式化而予程式化。 四 (稱之為種式化：』使用選自複數個不同之電荷. 物36、3“完成電荷量’來程式化各電有 個程式化位準（或不同之—個實施例中，有 38,包括未程式化狀態（亦稱^ i各電荷儲存皰％、 或第-電荷量(亦稱之為Π準空㈣1心 量(亦稱之為“第二位準，,)、中間或第二電存 “第三位準”）。# )、取尚或第三電荷量（亦稱之為 之主；個貝施例中’程式化技術包含埶带子，.主 之為通道熱電子注入（CH …' 电子左入，亦稱 技術作修正，l 瞭解到，能對程式化 以適應使用之特定記情辦 ^ 使用熱電子注入，能藉由施,壓沒。 極32，而程式仆笛千^ /土主及極16和至閘電 之來开笔何儲存胞36。源極Η作用為電子 例==程式化第一電荷健存胞36。於-個實： ^ 【电位至源極14(而不似習知電荷陷捕命人 質快閃裝置所示之接地或浮置源極⑷。捕 電極32、源極14和汲極16之電壓產生穿過 貝層26、3〇和電荷儲存層28之垂直電場，和沿著從 =^至沒極16之通道20長度之橫向電場。於給定之臨 ^壓’通道20反向而使得電子吸離源極14並開始加速 朝向汲極16。當電子沿著通道20之長度移動，電子增加 能量，並依於獲得之足夠能量’電子跳過下電介質層曰26 之位能障壁並進入該電荷儲存層28,並陷捕於該電荷儲存 層2 8中。 92697 12 1363349 電子跳越位能障壁之或铁盅 4 4率於鄰接汲極16之第一命 何储存胞36之區域為最大，带； 电 這些加速電子稱之為熱電子獲得最多之能量。 層之後，停留在電荷储存層28之第'子二=電荷健存 βΛ ,, 增之弟一電荷儲存胞36中。 丨曰捕之電子由於此處該層 ,^ 3疋低蛉電性和低橫向電場，而傾 向於不會橫向分佈通過電 、 何保存層28。因此，陷捕之雷莅 保邊於局部鄰接該汲極16 — 。 捕區。 < 弟电何儲存胞36之電荷陷 〜j程式化第一電荷儲存胞36之技術能用來程式化 弟一電何儲存胞38,但是反向源極14和汲極16之功能。 評言之，適當的電壓施加到源極14、汲極16、和/或閘電 極32，而使得汲極16作用為行經沿.著通道20從汲極16 朝向源極14之電子的來源。因此，源極和汲極二詞能交換 。而為了 δ兒明之目的，將使用術語表 來描述電荷儲存胞36、3δ其中任—個之程式化而使得源 極14作用為電子的來源，如習知技術使用方式。 表1包括範例電壓電位和能施加到閘電極32、源極 14、和汲極16之脈衝持續時間’來程式化電荷儲存胞36、 38。應注意的是表1中所表示之值將依於被程式化之記憶 體裝置1 〇之特定特性而改變。 92697 1 ^ 1363349
脈衝寬度 微秒 _微秒 能使用習知技術來施行記憶體裝置1〇之 化，並讀取記憶體裝置10。舉例而言，能"驗^呈式 向之相反方向而讀取電荷儲存胞36、38。：釦式化方 為了簡化說明之目的，用一系列之步驟顯 3至6圖之方法，應瞭解到本發明並不限 。 依:系本發明，-些步驟可發生於不同^ 所頒不和說明之步驟同時發生。然而，並非 —
驟必須依照本發明之態樣之方法施行。 #不之Y 另外參照第3圖，將說明抹除快閃ΕΕρ_ 列之方法。用預先程式化步驟100開始抹除方法 :::記憶體裝置之陣列或區段(―中各記憶胞： η的二-兀36和互補位疋38之其中之一或二者至大約相 位準。電荷儲存胞36，之預先程式化能包括將 通道熱電子注入或另外適當技術而注入到記憶胞 °子。之’足夠的電荷能注入或否則程式化成電荷儲存 胞36、38,以用所有之Τ來預先程式化裝置（亦即，程 式化狀態）。預先程式化之目的是要將所有之記憶胞帶至相 同=位準’以盡量避免於正常操作期間實質過度抹除，而 具有既未程式化，或也許已喪失電荷之相同的記憶胞。 92697 14 1363349 ;乂 k 11 ο ,能藉由施加— 夕 .抹除於步㈣。已預先裡式;除脈 錢用熱電洞注入而完成抹 :：子：36、 例中，例如，各記=他之適二抹除操作。於-個實施 和互補位元⑻能藉由施加負抹;正常位元％ ，約，伏物由字元線(例如’·大約―5伏特 电極’並施加正袜除電麗（例如， D至閘 特）經由位元線（BLq、乩】、· ·.、，，伏特至大約+8伏 而同時抹除。或可取而代之、队)^及極^源極14 補位元能藉由施加、南a 为之正❺位元和所有之互 洞注入和源極侧教^、主^電❹分別完成沒極側熱電 π尽蚀惻熟电洞注入而分別 除在陣列或區段内所有或多數之記憬胞。，能同時抹 於施加抹除脈衝110至各電荷儲= 施行抹除檢驗。詳言之，使用抹除檢驗^、’於步驟120 憶胞10内之任何電荷儲存胞36、J:以判定在各記 定任何儲存胞是否已為欠抹除包括讀：各除。判， :、_，於反方向讀取)以判定臨限電壓二 用於抹除狀態之大約預定最大值。若，否為· 除狀態之預定最大值之上，則於步㈣◦列==未 欠抹除並施加另一抹除脈衝至陣列内之所有疋5玄儲存胞為 用步驟110和120直到於步㈣〇區段内之戶t己憶胞。應 之所有位元36、38已通過抹 ：憶胞1〇 抹除。 勺止而因此判定為已 ㈣，於抹除和檢驗步驟^ 了此過度抹除於陣列或區段内之—些記憶 某些記憶胞可能有過量之正带 〜l 就疋說 存層28内。於此情況，過戶：二…4〇陷捕於電荷儲 空乏電子並充正電荷。正己憶胞之電荷儲存層^ 卜 > 干— 电何40也許陷捕於通道區域20 ^電荷儲存層28内（如所示），也許陷捕於各電荷館^ ‘^㈣’各電荷儲存胞36'3δ之橫向外側）二 柄认 側於一個貫施例中，過度抹除記憶胞且有 低於0伏特之臨限電壓。#去 ’八有 低於所希亡mm $者料抹除記憶胞可具有仍 -、斤乎差和預足攻小臨限電壓之正臨限電壓。 方庙—個實施例中’如第3圖中所示，於步驟咖中正 …、力輛作同時施加於陣列或區段内之所有記憶胞。例 於-個實施例中，正閘極應力操作13〇包括同時施加 歹,士大 '.勺8伏特至大約工2伏特之正問極電壓至所有之字元 線(閘電極），而接地所有之位元線(源極和汲極）。例如， 犯應用正閘極應力持續大約1毫秒㈤)至大約5秒時間。 然而，可使用其他持續時間之正閘極應力脈衝。 正閘極應力刼作130提供同時更正或否則補償過度抹 除又位元。己‘丨思胞之陣列之方法。此外，如以下之更充分討 使用正閘極應力操作而得到更嚴格之臨限電壓分佈。 於一個替代實施例中’如第4和5圖中所示，正閘極 應力130配合軟程式化操作135而增強性能和效率。於一 個貝鉍例中（第4圖），軟程式化操作135先於正閘極應力 130施行。而於另一個實施例中，如第5圖中所示，首先 92697 1363349 實施正間極應力13〇’接著再適當地施行款程式化操作 ❿軟程式化操作135能以—個記憶胞接著—個記憶胞之 =操作，或以-行接著—行之方式操作。可選擇使用， 錯由軟程式化檢驗操作而完成軟程式化操作135，以判定 是否任何之記憶胞具有低於預定最小值、之臨限電疋 壓，該預定最小值、可低於或不低於〇電壓。正開極鹿 二結合軟程式化操作135對於更正具有極端低臨限電 例如，正於或低於預定VTM】N)之記憶胞特別有效。 .、於一個實施例中’藉由施加電壓電位(例如，大約+4 伏4寸至大約+8伏特）至閘電極，以及施加電壓電位（例如， 大、.勺+3伏特至大約+5伏特）至沒極，同時接地或浮置源 極’而執行正常位元36之軟程式化。於一個實施例中，軟 =應：具有大約°.5微秒至大約〇.5秒之間之脈衝。 :,、解，些電麼電位和所持續的時間長度可以改變，以 :著通道20於某一點電荷注入到電荷儲存層内。 ’如先刖技術所知，能調整電壓電位。 拔-或可取而代之，如第6圖中所示，於抹除步驟11 〇後 /進行軟程式化步驟135和正閘極應力步驟130。於此 只％例中，於過度抹除補償步驟（亦即軟程式幻35和正閘 紅力130)後’施行抹除檢驗操作12〇，以判定是否任 tr憶胞為欠抹除。若判定有一個或多個記憶胞是在欠抹 ，則重複步驟110、135、130、和120，直到在陣列 内之所：的屺憶胞既非欠抹除且亦非過度抹除為止。 於弟3至ft阁- 圖所不之所有實施例中，正閘極應力130 92697 17 1363349 和軟程式化135最好製作成嵌入之抹除序列演算之一部 分。 纽參照第7圖，提供記憶胞數對於臨限電壓^之範例 圖°實曲線710表示於抹除操作後（譬如顯示及說明於第3 至6圖之步驟120)記憶胞之臨限電μ。虛線部分715表示 正閘極應力如何選擇使用軟程式化而更正最過度抹除之記 t胞’以及典型地成功增加最過度抹除之記憶胞之臨限電 =至〇。虛線720表示依照本發明之方法後記憶胞之臨限 黾i刀佈。並不叉到理論上之限制，於本發明中所使用之 正閘極應力有效提供了較習知使用抹除序列（由v T _和 V ππΝ間的差所表示）所完成之臨限電壓分佈要嚴格約 30%。 雖然已詳細說明了本發明之特定實施例，但應瞭解到 本發明並不受限於該等實施例所對應之範圍，而是包括了 來自所附申請專利範圍之精神和所述内容範圍内之所有的 改變、修飾和均等事項。 【圖式簡單說明】 由參照下列圖式和上述說明，將很清楚本發明之上述 和其他特徵，其中： 第1圖為顯示可使用依照本發明之抹除記憶體裝置之 方法之過度抹除雙位元記憶體裝置之範例之示意橫剖面 圖； 第2圖為可使用依照本發明之抹除陣列之方法之範例 記憶包陣列之部分上示意圖； 92697 1363349 第3圖為顯示依照本發明之一個實施例，抹除記憶體 裝置之方法之流程圖； 第4圖為顯示依照本發明之另一個實施例，抹除記憶 體裝置之方法之流程圖； 第5圖為顯示依照本發明之又另一個實施例，抹除記 憶體裝置之方法之流程圖； 第6圖為顯示依照本發明之又另一個實施例，抹除記 憶體裝置之方法之流程圖；以及 第7圖為顯示依照本發明於抹除操作後臨限電壓之分 佈。 【主要元件符號說明】 10 電可抹除可程式唯讀記憶體（EEPROM)裝置 12 半導體基板 14 源極 16 汲極 20 通道 1826 28 電 主體 下電介質層 荷陷捕層（電荷儲存層） 閘電極 電荷儲存胞（正常位元） 30 上電介質層 32 35 側壁間隔件 36 38 電荷儲存胞（互補位元） 80 陣列 4〇 正電荷 周邊電路 100、110、120、130、135 步驟 710、715、720 曲線 92697 19

Claims (1)

1363349
、申請專利範圍 公告本 第93129527號專利申請案 100年1〇月24日修正替換頁 種抹除快閃電可抹除可程式唯讀記憶體（EEp麵）裝 置之方法，該裝置包括複數個記憶胞（1〇)，各 1胞（1Q)具有包含至少第-電荷儲存胞（36)和第二 電荷儲麵（38)之電荷儲存層⑽，該電荷儲存層（28) 配置於上電介質層⑽和下電介質層（26)之間，以及配 置於該上電介質層上之閘電極（32)，該下電介質層（26) 配置於基板（12)之上，該基板（12)具有鄰接該第一電荷 儲存胞（36)之第一導電區（ι6)和鄰接該第二電荷儲存 · 胞（38)之第一導電區（14)，該方法包括： (a) 施加抹除脈衝（11〇)至該複數個記憶胞（1〇); (b) 抹除檢驗（12〇)該複數個記憶胞（1〇)，以判定於 該複數個記憶胞（1〇)中是否有任何欠抹除記憶胞；以及 (c) 施加正閘極應力（13〇)於該複數個記憶胞 (10)，以減少在該電荷儲存層（28)内之正電荷（4〇)之數 量， 其中之步驟(C)包括： · 接地所有之位元線（BL。、BL,.....BLn)，該等 位兀線（BL。、BL......BLn)耦接至該複數個記憶胞 (1〇)之各記憶胞之該第一和第二導電區（14、16);以及 施加正電壓至所有之字元線（WL()、fLl..... WU)，該等字元線.............WLO耦接至該複 數個記憶胞（10)之各記憶胞之該閘電極（32)。 2.如申請專利範圍第1項之方法，復包括： 20 92697(修正版) 1 重複步騾（a)和（b)直到檢驗所有 為欠抹除為止。 第93129527號專利旁請案 ]〇〇年〗0月24日修正替換頁 之記憶胞（10)非 3. 如申請專利範圍第15戈2項之方法復包括： 預先程式化（100)該複數個記憶胞（1〇)至預定之位 準〇 4. 如申請專利範圍第⑷項之方.法，其中施加正間極應 力⑽）係有效地更正其為過度抹除之任何記憶胞 (10)。 5. 如申請專利範圍第i項之方法，其中施加至所有字元線鲁 (WL〇 WLi · .、WLm)之正電壓係在大約+9伏特至 大約+11伏特之間。 6. 如申請專利範圍第1或2項之方法，復包括： 施加軟程式化脈衝（135)至該複數個記憶胞（1〇)中 之任何記憶胞’該等記憶胞（10)具有低於預先定義最小 值（Vtmin)之臨限電壓（threshold voltage)。 7. 如申請專利範圍第6項之方法，其中施加軟程式化脈衝 (13 5)包括： 零 施加大約+4伏特至大約+8伏特之電壓電位至該閘 電極（32);以及 施加大約+3伏特至大約+5伏特之電壓電位至該第 一和第二導電區（14、16)之至少其中之一。 8.如申請專利範圍第6項之方法，復包括： 於施加軟程式化脈衝（135)步驟之前，軟程式檢驗 該複數個記憶胞（10)，以判定是否任何之記憶胞（1〇) 21 92697(修 JL 版) 第93129527號專利申請案 100年10月24日修正替換頁 具有低於預先定義最 9 ^ ^ 值（Vtu)之臨限電壓。 .如申：專利fc圍第2項之方法，其”驟(a)包括： 力_大约5伏特至大約_1〇伏特之負閘極抹除電 位至該複數個記憶胞（1〇)之該閉電極⑶）；以及 施加大約+4伏特至大約+8伏特之電壓電位至該複 數個記憶胞（10)之該第一和第二導電區（14、16)之至少 其中之一。 22 92697(修正版)
TW093129527A 2003-10-02 2004-09-30 Method using positive gate stress to recover overerased cell TWI363349B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/677,790 US6967873B2 (en) 2003-10-02 2003-10-02 Memory device and method using positive gate stress to recover overerased cell

Publications (2)

Publication Number Publication Date
TW200519949A TW200519949A (en) 2005-06-16
TWI363349B true TWI363349B (en) 2012-05-01

Family

ID=34393805

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093129527A TWI363349B (en) 2003-10-02 2004-09-30 Method using positive gate stress to recover overerased cell

Country Status (8)

Country Link
US (1) US6967873B2 (zh)
JP (1) JP5160787B2 (zh)
KR (1) KR101099772B1 (zh)
CN (1) CN1864231B (zh)
DE (1) DE112004001862T5 (zh)
GB (1) GB2425201B (zh)
TW (1) TWI363349B (zh)
WO (1) WO2005038815A1 (zh)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7164177B2 (en) * 2004-01-02 2007-01-16 Powerchip Semiconductor Corp. Multi-level memory cell
DE602004026934D1 (de) * 2004-08-30 2010-06-10 Spansion Llc Löschverfahren für nichtflüchtige speicherung und nichtflüchtige speicherung
JP4521243B2 (ja) * 2004-09-30 2010-08-11 株式会社東芝 不揮発性半導体記憶装置及びそのデータ消去方法
US7535771B2 (en) * 2004-11-04 2009-05-19 Macronix International Co., Ltd. Devices and methods to improve erase uniformity and to screen for marginal cells for NROM memories
US7224619B2 (en) * 2005-09-09 2007-05-29 Macronix International Co., Ltd. Method and apparatus for protection from over-erasing nonvolatile memory cells
KR100705220B1 (ko) 2005-09-15 2007-04-06 주식회사 하이닉스반도체 프로그램 속도를 증가시키기 위한 플래시 메모리 장치의소거 및 프로그램 방법
KR100841980B1 (ko) * 2006-12-19 2008-06-27 삼성전자주식회사 소거된 셀의 산포를 개선할 수 있는 플래시 메모리 장치의소거 방법
US7821838B2 (en) * 2007-11-19 2010-10-26 Macronix International Co., Ltd. Method for erasing/programming/correcting a multi-level cell (MLC)
US7944746B2 (en) * 2007-11-27 2011-05-17 Spansion Llc Room temperature drift suppression via soft program after erase
US7924610B2 (en) * 2009-01-08 2011-04-12 Elite Semiconductor Memory Technology Inc. Method for conducting over-erase correction
CN101923900B (zh) * 2009-06-09 2014-06-11 北京兆易创新科技股份有限公司 一种非易失存储器的擦除方法及装置
CN101923899B (zh) * 2009-06-09 2013-09-18 北京兆易创新科技股份有限公司 一种非易失存储器的擦除方法及装置
US20110002169A1 (en) 2009-07-06 2011-01-06 Yan Li Bad Column Management with Bit Information in Non-Volatile Memory Systems
US8725935B2 (en) 2009-12-18 2014-05-13 Sandisk Technologies Inc. Balanced performance for on-chip folding of non-volatile memories
US20110153912A1 (en) * 2009-12-18 2011-06-23 Sergey Anatolievich Gorobets Maintaining Updates of Multi-Level Non-Volatile Memory in Binary Non-Volatile Memory
US8468294B2 (en) 2009-12-18 2013-06-18 Sandisk Technologies Inc. Non-volatile memory with multi-gear control using on-chip folding of data
US8416624B2 (en) * 2010-05-21 2013-04-09 SanDisk Technologies, Inc. Erase and programming techniques to reduce the widening of state distributions in non-volatile memories
KR20120030818A (ko) 2010-09-20 2012-03-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 소거 방법
US8289773B2 (en) 2010-11-09 2012-10-16 Freescale Semiconductor, Inc. Non-volatile memory (NVM) erase operation with brownout recovery technique
US9342446B2 (en) 2011-03-29 2016-05-17 SanDisk Technologies, Inc. Non-volatile memory system allowing reverse eviction of data updates to non-volatile binary cache
US8743622B2 (en) 2012-01-13 2014-06-03 Micron Technology, Inc. Memory devices and programming methods that program a memory cell with a data value, read the data value from the memory cell and reprogram the memory cell with the read data value
US8713406B2 (en) 2012-04-30 2014-04-29 Freescale Semiconductor, Inc. Erasing a non-volatile memory (NVM) system having error correction code (ECC)
US8681548B2 (en) 2012-05-03 2014-03-25 Sandisk Technologies Inc. Column redundancy circuitry for non-volatile memory
CN103426473B (zh) * 2012-05-16 2016-07-06 北京兆易创新科技股份有限公司 收敛存储器擦除单元阈值范围的方法及装置
US8995202B2 (en) 2012-05-21 2015-03-31 Freescale Semiconductor, Inc. Test flow to detect a latent leaky bit of a non-volatile memory
US9076506B2 (en) 2012-09-28 2015-07-07 Sandisk Technologies Inc. Variable rate parallel to serial shift register
US8897080B2 (en) 2012-09-28 2014-11-25 Sandisk Technologies Inc. Variable rate serial to parallel shift register
US9490035B2 (en) 2012-09-28 2016-11-08 SanDisk Technologies, Inc. Centralized variable rate serializer and deserializer for bad column management
US8947958B2 (en) 2012-10-09 2015-02-03 Freescale Semiconductor, Inc. Latent slow bit detection for non-volatile memory
US9225356B2 (en) 2012-11-12 2015-12-29 Freescale Semiconductor, Inc. Programming a non-volatile memory (NVM) system having error correction code (ECC)
US8830756B2 (en) 2013-01-23 2014-09-09 Freescale Semiconductor, Inc. Dynamic detection method for latent slow-to-erase bit for high performance and high reliability flash memory
EP3035337B1 (en) * 2013-08-15 2018-11-21 Renesas Electronics Corporation Semiconductor device
EP3128517A4 (en) * 2014-03-31 2018-03-14 Renesas Electronics Corporation Semiconductor device, pre-write program, and restoration program
US9257191B1 (en) 2014-08-29 2016-02-09 Sandisk Technologies Inc. Charge redistribution during erase in charge trapping memory
KR102358463B1 (ko) 2014-10-20 2022-02-07 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
US9934872B2 (en) 2014-10-30 2018-04-03 Sandisk Technologies Llc Erase stress and delta erase loop count methods for various fail modes in non-volatile memory
US9224502B1 (en) 2015-01-14 2015-12-29 Sandisk Technologies Inc. Techniques for detection and treating memory hole to local interconnect marginality defects
US10032524B2 (en) 2015-02-09 2018-07-24 Sandisk Technologies Llc Techniques for determining local interconnect defects
US9269446B1 (en) 2015-04-08 2016-02-23 Sandisk Technologies Inc. Methods to improve programming of slow cells
US9564219B2 (en) 2015-04-08 2017-02-07 Sandisk Technologies Llc Current based detection and recording of memory hole-interconnect spacing defects
KR102274280B1 (ko) 2015-06-22 2021-07-07 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
US10510406B1 (en) * 2018-10-23 2019-12-17 National Tsing Hua University Soft-verify write assist circuit of resistive memory and operating method thereof
CN112349328B (zh) * 2020-10-21 2021-08-17 中天弘宇集成电路有限责任公司 电荷捕获型快闪存储器的编程方法
CN115295058B (zh) * 2022-09-30 2023-03-24 芯天下技术股份有限公司 nor flash的全片擦除方法、装置、设备及介质

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5400286A (en) 1993-08-17 1995-03-21 Catalyst Semiconductor Corp. Self-recovering erase scheme to enhance flash memory endurance
US5680350A (en) 1994-12-14 1997-10-21 Micron Technology, Inc. Method for narrowing threshold voltage distribution in a block erased flash memory array
US5936883A (en) * 1996-03-29 1999-08-10 Sanyo Electric Co., Ltd. Split gate type transistor memory device
US5963465A (en) * 1997-12-12 1999-10-05 Saifun Semiconductors, Ltd. Symmetric segmented memory array architecture
US6125059A (en) * 1999-05-14 2000-09-26 Gatefield Corporation Method for erasing nonvolatile memory cells in a field programmable gate array
KR100305030B1 (ko) * 1999-06-24 2001-11-14 윤종용 플래시 메모리 장치
KR100331563B1 (ko) * 1999-12-10 2002-04-06 윤종용 낸드형 플래쉬 메모리소자 및 그 구동방법
US6233177B1 (en) * 2000-06-22 2001-05-15 Xilinx, Inc. Bitline latch switching circuit for floating gate memory device requiring zero volt programming voltage
JP2002299473A (ja) * 2001-03-29 2002-10-11 Fujitsu Ltd 半導体記憶装置及びその駆動方法
US6532175B1 (en) * 2002-01-16 2003-03-11 Advanced Micro Devices, In. Method and apparatus for soft program verification in a memory device
AU2002367512A1 (en) 2002-01-16 2003-09-02 Advanced Micro Devices, Inc. System and method for programming ono dual bit memory cells
JP4071967B2 (ja) * 2002-01-17 2008-04-02 株式会社ルネサステクノロジ 不揮発性半導体記憶装置及びそのデータ消去方法
US6614694B1 (en) * 2002-04-02 2003-09-02 Macronix International Co., Ltd. Erase scheme for non-volatile memory
US6834012B1 (en) * 2004-06-08 2004-12-21 Advanced Micro Devices, Inc. Memory device and methods of using negative gate stress to correct over-erased memory cells

Also Published As

Publication number Publication date
GB0606725D0 (en) 2006-05-10
DE112004001862T5 (de) 2006-08-17
KR20060092238A (ko) 2006-08-22
KR101099772B1 (ko) 2011-12-28
GB2425201A (en) 2006-10-18
JP5160787B2 (ja) 2013-03-13
TW200519949A (en) 2005-06-16
JP2007507830A (ja) 2007-03-29
GB2425201B (en) 2007-04-25
WO2005038815A1 (en) 2005-04-28
CN1864231B (zh) 2010-10-27
CN1864231A (zh) 2006-11-15
US6967873B2 (en) 2005-11-22
US20050073886A1 (en) 2005-04-07

Similar Documents

Publication Publication Date Title
TWI363349B (en) Method using positive gate stress to recover overerased cell
TW540055B (en) Usage of word voltage assistance in twin MONOS cell during program and erase
JP4002712B2 (ja) 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ保持方法
TWI305046B (zh)
TWI282167B (en) Charge trapping non-volatile memory with two trapping locations per gate, and method for operating same
JP4869623B2 (ja) 電荷トラップ不揮発性メモリのための電荷均衡化を有する動作方式
TWI337354B (en) Memory device having high work function gate and method of erasing same
TWI300566B (en) Stepped pre-erase voltages for mirrorbit erase
TWI327372B (en) Memory device having a p+ gate and thin bottom oxide and method of erasing same
TW200534476A (en) Integrated code and data flash memory
US5680350A (en) Method for narrowing threshold voltage distribution in a block erased flash memory array
TWI355662B (en) Reduction of leakage current and program disturbs
TWI357077B (en) A pulse width converged method to control voltage
TWI238413B (en) Methods for enhancing erase of a memory device, programmable read-only memory device and method for preventing over-erase of an NROM device
TWI326875B (en) Method of dual cell memory device operation for improved end-of-life read margin
TW556196B (en) Threshold voltage compacting for non-volatile semiconductor memory designs
JP2008217972A (ja) 不揮発性メモリ素子の作動方法
TWI297499B (en) Method of identifying logical information in a programming and erasing cell by on-side reading scheme
WO2007024565A3 (en) Nonvolatile memory cell programming
TWI230944B (en) Overerase protection of memory cells for nonvolatile memory
TW201025340A (en) Window enlargement by selective erase of non-volatile memory cells
JP4235115B2 (ja) 改善されたデュアルビットメモリセルについての消去方法
TW200410259A (en) A device and method to read a 2-transistor flash memory cell
TWI260639B (en) Charge injection
EP1863035B1 (fr) Mémoire EEPROM ayant une résistance contre le claquage de transistors améliorée