JP2002542604A

JP2002542604A - 対称分割メモリ・アレイ・アーキテクチャ

Info

Publication number: JP2002542604A
Application number: JP2000539482A
Authority: JP
Inventors: エイタン，ボアズ
Original assignee: サイファン・セミコンダクターズ・リミテッド
Priority date: 1997-12-12
Filing date: 1998-12-10
Publication date: 2002-12-10
Also published as: WO1999031670A2; EP1218888A2; AU1503899A; US5963465A; US6335874B1; US6285574B1; EP1218888A4

Abstract

(57)【要約】対称メモリ・アレイは、行と列に形成された多数の反復セグメント（Ａ、Ｂ、Ｃ、Ｄ）を含む。各セグメントは、４つの分割されたセル・ビット線（ｉ，ｉ＋１）から形成されたセル領域、偶数選択領域および奇数選択領域を含む。偶数選択領域はセル領域の一端に配置されており、分割された偶数接点ビット線および、偶数接点ビット線をセグメントの偶数セル・ビット線と接続する２つの選択トランジスタ（Ｅ_i，Ｅ_i+1）を含む。奇数選択領域はセル領域の他端に配置されており、分割された奇数接点ビット線および、奇数接点ビット線をセグメントの奇数セル・ビット線と接続する２つの選択トランジスタ（Ｏ_i，Ｏ_i+1）を含む。アレイは更に、２つの隣接する偶数選択領域の偶数接点ビット線に接続された１つの偶数接点、２つの隣接する奇数選択領域の奇数接点ビット線に接続された１つの奇数接点および、偶数および奇数接点にそれぞれ接続する交番偶数および奇数メタル線を含む。

Description

【発明の詳細な説明】

【０００１】（発明の分野）本発明は一般的にメモリ・アレイ・アーキテクチャに関し、特に対称メモリ・
アレイ・アーキテクチャに関する。

【０００２】（発明の背景）メモリ・アレイは当該技術分野においてよく知られており、行と列に編成され
たメモリ・セルのマトリックスを含む。各メモリ・セルはソースとドレインとゲ
ートとを含み、これらは、それぞれセルがアクセスされるように電圧を印加され
なけらばならない。ソースの列とドレインの列はビット線によって共に接続され
ておりゲートの行はワード線によって共に接続されている。セルを作動するには
、１本のドレイン・ビット線、１本のソース・ビット線及び１本のワード線に電
圧を印加しなければならない。

【０００３】標準的なメモリ・アレイ・アーキテクチャは、下にあるビット線に接点を介し
て定期的に接続される、各列上の１本のメタル線からなる。接点は通常は大きく
、メモリ・アレイ領域内に存在する。ワード線は通常は抵抗が低く、その接点は
メモリ・アレイ領域外にある。通常、多数のメモリ・セルに共通のソース線があ
る。更に、メタル線はそれ自体が非常に厚い。通常、ビット線間の距離はメタル
線と接点の何れかまたは両方の幅によって画定されるが、接点は通常はメタル線
よりも幅が広い。

【０００４】接点および／またはメタル線の数を削減することにより、メモリ・アレイ領域
の大きさを縮小する様々なメモリ・アレイ・アーキテクチャが知られている。仮
想接地アーキテクチャにおいては、共通の接地線は抹消されている。それに代わ
って、１つのセルのドレインがそれに隣接するセルのソースとしての役割を果た
す。ビット線は、抵抗を削減するようにＸ個（８、１６、２４、３２、６４、１
２８など）のセルごとにメタル線への接点を備えて連続的に拡散している。接点
の数が削減されており、共通のソース線が抹消されているために、領域のゲイン
は最高４０％までである。

【０００５】アレイ・サイズを更に縮小するために、米国特許第５，２０４，８３５号に記
載された交番メタル仮想接地アーキテクチャ（ＡＭＧ）は、メタル線ごとに２本
のビット線を有している。通常、ＡＭＧアーキテクチャにおいては、セル・サイ
ズはセルに可能な限り小さい特徴サイズに近いか等しいものである。

【０００６】標準的な仮想接地アーキテクチャはあらゆるセルを対称的にアクセスする（す
なわち、あらゆるビット線はメタル線から直接的に電圧を印加される）。標準的
な仮想接地アーキテクチャよりもコンパクトなＡＭＧアーキテクチャは、金属化
されたビット線に直接的に電圧を負荷するが、分割され金属化されていないビッ
ト線には間接的に電圧を負荷する。その結果、作動された金属化されていないビ
ット線にかかる電圧（ｎチャンネルの選択トランジスタを通って負荷される）は
、同時に作動される金属化されたビット線にかかる電圧よりも低い。更に、ｎチ
ャンネルのトランジスタは、プログラミングに必要な高電圧を良好には通さない
。

【０００７】ＡＭＧの非対称性のために、各ＮＲＯＭセルに２ビットを記憶している窒化物
リード・オンリー・メモリ（ＮＲＯＭ）アレイと共に使用することは困難になる
。かかるセルは、「非対称電荷トラッピングを利用した２ビット不揮発性電気的
消去可能かつプログラム可能半導体メモリ・セル」という名称の、本願と同じ譲
受人であるＳａｉｆｕｎＳｅｍｉｃｏｎｄｕｃｔｏｒｓに譲渡された、１９９
７年８月１日付けの本願出願人の同時係属出願第０８／９０５２８６号に記載さ
れており、その開示内容は参照することにより本明細書に含めた。セル内の２ビ
ットはセルの各側に配置されており、各ビットはセルの２本の隣接するビット線
で電圧を印加される。従って、セルは、その２本の隣接するビット線が同等な電
圧量を負荷されて、それによって両方のビットを等しく（同時にではないが）読
み取ることを必要とする。

【０００８】アーキテクチャにはビット線を分割するものもある。分割されたビット線の各
行は「ブロック」と呼ばれ、各ブロックは通常ブロック選択トランジスタを含み
、一度に１ブロックのみを作動させる。これは、プログラミングおよび消去操作
の間に、ビット線に沿って高電圧を通すフラッシュ電気的消去可能なプログラム
可能リード・オンリー・メモリ（フラッシュＥＥＰＲＯＭ）アレイについて特に
重要である。プログラミングの間、ビット線の電圧は選択されなかったセルを妨
害する。

【０００９】プログラミング電圧がセルを妨害する総時間を短縮するために、ビット線は小
ブロックに分割される。

【００１０】（発明の概要）本発明の目的は、コンパクトで対称的なアーキテクチャを提供することである
。

【００１１】したがって、本発明の好適な実施形態によれば、行および列に形成された多数
の反復セグメントを含む対称メモリ・アレイが提供される。各セグメントは、４
本の分割されたセル・ビット線、偶数選択領域および奇数選択領域から形成され
たセル領域を含む。偶数選択領域はセル領域の一端に配置されており、分割され
た偶数接触ビット線および偶数接点ビット線をセグメントの偶数セル・ビット線
と接続する２つの選択トランジスタを含む。奇数選択領域はセル領域の他端に配
置されており、分割された奇数接点ビット線および奇数接点ビット線をセグメン
トの奇数セル・ビット線と接続する２つの選択トランジスタを含む。アレイは更
に、２つの隣接する偶数選択領域の偶数接点ビット線に接続された１つの偶数接
点と、２つの隣接する奇数選択領域の奇数接点ビット線に接続された１つの奇数
接点と、偶数および奇数接点にそれぞれ接続された交番偶数および奇数メタル線
とを含む。

【００１２】本発明のアーキテクチャは各メタル線について２本の分散ビット線を提供して
おり、これによってアレイ内のスペースが節約できる。アレイは対称であり、ア
レイ内の各セルに一定の抵抗を提供する。後者は、１つのみの選択トランジスタ
を通して電力を受ける分割されたセル・ビット線を有すること、および交番選択
領域から電力を受ける交番セル・ビット線を有することにより達成される。した
がって、各セルは、その上部選択領域に接続された１本のビット線と、その下部
選択領域に接続された１本のビット線を有する。その結果、電流が能動セルを通
って１つの接点から他の接点に流れる距離は、アレイ内の各セルについて同じで
ある。

【００１３】更に、本発明の好適な実施形態によれば、メモリ・セルは以下のメモリ・セル
のタイプの何れか１つとすることができる。すなわち、リード・オンリー・メモ
リ（ＲＯＭ）、プログラム可能リード・オンリー・メモリ（ＰＲＯＭ）、消去可
能なプログラム可能リード・オンリー・メモリ（ＥＰＲＯＭ）、電気的消去可能
なプログラム可能リード・オンリー・メモリ（ＥＥＰＲＯＭ）、フラッシュ消去
可能な電気的プログラム可能リード・オンリー・メモリ（フラッシュＥＥＰＲＯ
Ｍ）、窒化物ＲＯＭ（ＮＲＯＭ）、二重ビットＲＯＭおよび二重ビットＮＲＯＭ
である。

【００１４】また、本発明の代替的な実施形態によれば、多数のメモリ・セルを含む対称メ
モリ・アレイと、複数の偶数および奇数分割セル・ビット線と、ビット線のほぼ
半数のメタル線とが提供される。メモリ・セルのそれぞれは、隣接する偶数およ
び奇数セル・ビット線の間に形成されている。各メタル線は、２本の連続的偶数
セル・ビット線または２本の連続的奇数セル・ビット線の何れかに電力を供給す
る。

【００１５】最後に、本発明の好適な実施形態によれば、多数のメモリ・セルと、少なくと
も１つの接点領域と、２つの選択セルとを含む対称メモリ・アレイが提供される
。各メモリ・セルは、仮想ソース領域と、仮想ドレイン領域と、それらの間に形
成されたチャンネル領域とを含む。接点領域はメモリ・セルからは離隔されてい
る。１つの選択セルは、各接点領域とメモリ・セルのそれぞれの仮想ソース領域
との間に形成されており、２番目の選択セルは、接点領域とメモリ・セルのそれ
ぞれの仮想ドレイン領域との間に形成されている。各メモリ・セルは、その上ま
たは下に配置された接点領域から、その仮想領域への電力を受ける。

【００１６】本発明は、図面と共に詳細な説明を読むことで更に完全に理解されるであろう
。

【００１７】（好適な実施形態の詳細な説明）ここで、本発明のメモリ・アレイ内のビット線の配列を図式的に示した図１を
参照する。

【００１８】メモリ・アレイは交番セル領域と選択領域とに分割されており、ここでセル領
域はセル・ビット線を有し、選択領域は接点ビット線を有する。Ａ、Ｂ、Ｃおよ
びＤと符号を付された４つのセル領域が示されている。典型的なメモリ領域は図
示したよりも多くのセル領域を有するであろう。

【００１９】セル・ビット線はグループに編成されており、各グループは４つの列を有する
。２つのグループｉおよびｉ＋１が示されており、各グループは１、２、３、４
と符号を付された列を有する。接点ビット線は２つの特質、すなわち偶数と奇数
（それぞれＥおよびＯと符号を付した）になっており、代替選択領域にある。セ
ル・ビット線の各グループは、１本の偶数接点ビット線と１本の奇数接点ビット
線と関連付けられている。したがって、図１は、セル領域ＡおよびＢの間、なら
びにセル領域ＣおよびＤの間の偶数選択領域を示している。両方の偶数選択領域
は２本の偶数接点ビット線Ｅ_iおよびＥ_i+1を有する。図１は、２本の奇数接点ビ
ット線Ｏ_iおよびＯ_i+1を有する、セル領域ＢおよびＣの間の奇数選択領域を示し
ている。

【００２０】わかるように、選択領域ごとに４本のセル・ビット線のグループ１つについて
１本の接点ビット線があり、２種類の選択領域がある。図１は、偶数接点ビット
線Ｅは各グループの列３に関連付けられており、奇数接点ビット線は各グループ
の列２に関連付けられていることを示している。図４および図５のレイアウトに
示されているように、接点ビット線は必ずしも列２または３内に形成されている
必要はないが、選択領域の４つの列部分内に形成されている必要がある。

【００２１】ここで参照する図２に示されているように、１つの接点が各接点ビット線に形
成されており、これにはアポストロフィ（’）を付した。例えば、接点ビット線
Ｅ_iの接点にはＥ_i’と符号を付した。４本のセル・ビット線ごとに接点ビット線
は１本だけあるので、接点はセル・ビット線間の距離にほぼ影響することなく、
必要なだけ大きくすることができる。

【００２２】セル・ビット線のグループごとに２本のメタル線ＭＯおよびＭＥがあり、偶数
メタル線ＭＥはグループの偶数接点を共に接続し、奇数メタル線ＭＯはグループ
の奇数接点を共に接続する。各接点ビット線ＯまたはＥに接続された４つの選択
トランジスタがあり、各タイプの選択トランジスタはそれ独自の選択線ＳＥＬに
よって制御される。各選択トランジスタは、その接点ビット線を付近の１本のセ
ル・ビット線に接続する。したがって、４つの選択トランジスタのうち２つは、
接点ビット線の上のセル・ビット線のグループにおけるセル・ビット線のうち２
本に接続している。同様に、４つの選択トランジスタのうち残りの２つは、下の
グループにおける４本のセル・ビット線のうち２本に接続している。

【００２３】本発明の好適な実施形態によれば、各奇数接点ビット線Ｏに関連付けられた選
択トランジスタは奇数列にのみ接続し、各偶数接点ビット線Ｅに関連付けられた
選択トランジスタは偶数列のみに接続する。したがって、各接点ビット線Ｅの４
つの選択トランジスタ２Ｕ、４Ｕ、２Ｌ、４Ｌは、ビット線の上部グループの列
２および４ならびに、ビット線の下部グループの列２および４にそれぞれ接続し
ている。これら４つの選択トランジスタは、選択線ＳＥＬ２Ｕ、ＳＥＬ４Ｕ
、ＳＥＬ２ＬおよびＳＥＬ４Ｌによってそれぞれ作動される。同様に、接点
ビット線０の４つの選択トランジスタ１Ｕ、３Ｕ、１Ｌ、３Ｌは、ビット線の上
部グループの列１および３ならびに、ビット線の下部グループの列１および３に
それぞれ接続する。これらは、ＳＥＬ１Ｕ、ＳＥＬ３Ｕ、ＳＥＬ１Ｌおよ
びＳＥＬ３Ｌによってそれぞれ作動される。

【００２４】４本のセル・ビット線のグループごとに接点ビット線が２本しかなくても、ビ
ット線の４つの列全てが電力を受けることが理解されるであろう。更に、各セル
・ビット線は１つの選択トランジスタのみによってアクセスされることが理解さ
れるであろう。

【００２５】図２は、メモリ・セルが隣接するセル・ビット線の間に配置されており、その
行は単一のワード線ＷＬでアクセスされることを示している。分かり易くするた
めに、セルＰ、Ｑ、ＲおよびＳをそのワード線ＷＬＢと共に示した。メモリ・セ
ルは、例えばＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭ
セルなどいかなるタイプのメモリ・セルであってもよい。

【００２６】このアーキテクチャは対称的なアクセスを好むメモリ・セルに特に適している
。例えば、開示内容は参照することにより本明細書に含めた「非対称電荷トラッ
ピングを利用した不揮発性電気的消去可能かつプログラム可能半導体メモリ・セ
ル」という名称の、本願と同じ譲受人であるＳａｉｆｕｎＳｅｍｉｃｏｎｄｕ
ｃｔｏｒｓに譲渡された、１９９７年７月３０日付けの本願出願人の同時係属出
願第０８／９０２８９０号に記載されたＮＲＯＭセルは、一方向に読み取られて
反対方向にプログラムされる。このセルは、本明細書では図２に示したような対
称アーキテクチャを必要とする。更に、開示内容は参照することにより本明細書
に含めた「非対称電荷トラッピングを利用した２ビット不揮発性電気的消去可能
かつプログラム可能半導体メモリ・セル」という名称の、本願と同じ譲受人であ
るＳａｉｆｕｎＳｅｍｉｃｏｎｄｕｃｔｏｒｓに譲渡された、１９９７年８月
１日付けの本願出願人の同時係属出願第０８／９０５２８６号に記載され、図３
に関して以下に示した二重ビットＮＲＯＭセルは、セルの両方のビットを読み取
るために対称アーキテクチャを必要とする。以下の説明は、特に他の記載がない
限り、単一ビット・セルを想定している。

【００２７】本明細書中で更に詳細に説明するように、各メモリ・セルはその「上の」１つ
の選択トランジスタとその「下の」１つの選択トランジスタとによってアクセス
され、それによって２つの能動接点からの電流路があらゆるメモリ・セルについ
て等しくなり、したがって、各メモリ・セルへの電流路に関連付けられた抵抗は
確実にほぼ等しくなる。

【００２８】行Ｂにおける４つの例示的セルはＰ、Ｑ、ＲおよびＳと符号を付されており、
ここで、セルＰはセル・ビット線１Ｂ_iと２Ｂ_iとの間にあり、セルＱはセル・ビ
ット線２Ｂ_iと３Ｂ_iとの間にあり、セルＲはセル・ビット線３Ｂ_iと４Ｂ_iとの間
にあり、セルＳはセル・ビット線４Ｂ_iと１Ｂ_i+1との間にある。セルＱを通る例
示的電流路は、セル・ビット線２Ｂ_iからセル・ビット線３Ｂ_iへ、またはその逆
方向の何れかである。何れの場合にも、セル・ビット線２Ｂ_iおよび３Ｂ_iは、そ
の個々のメタル線ＭＥ_iおよびＭＯ_iから電力を受けなければならない。偶数メタ
ル線ＭＥ_iは選択トランジスタ２Ｌを介して、偶数セル・ビット線２Ｂ_iに接続さ
れた偶数接点Ｅ_i’に最初の電圧を印加する。従って、選択線ＳＥＬ２Ｌを作
動しなければならない。奇数メタル線ＭＯ_iは選択トランジスタ３Ｕを介して、
奇数セル・ビット線３Ｂ_iに接続された奇数接点Ｏ_i’に電力を供給する。したが
って、選択線ＳＥＬ３Ｕを作動しなければならない。

【００２９】２つの選択トランジスタはセルＱに電流を供給する必要があるが、そのうちの
一方は「上部」選択トランジスタであり、他方は「下部」選択トランジスタであ
ることを明記する。これは、アレイ内のあらゆるメモリ・セルに当てはまる。所
与のセルに関する２つの隣接するビット線は対向する方向からアクセスされ、し
たがって、あらゆるセルを通る電流路の長さはほぼ一定である。その結果、各メ
モリ・セルに関連づけられた電流路について抵抗が一定になる。

【００３０】更に、各セル・ビット線は１つの選択トランジスタのみによってアクセスされ
るので、各メモリ・セルは対称的にアクセスされる。

【００３１】単一ビット・メモリ・セルにアクセスするには、そのワード線ＷＬ、メモリ・
セルのセル・ビット線に接続された選択トランジスタに関連付けられた２本の選
択線および、作動された選択トランジスタに関連付けられた接点に接続されたメ
タル線を作動しなければならない。例えばセルＱは、ワード線ＷＬＢ、接点Ｅ_i
’に接続された選択トランジスタ２Ｌおよび接点Ｏ_i’に接続された選択トラン
ジスタ３Ｕをそれぞれ作動させる選択線ＳＥＬ２ＬおよびＳＥＬ３Ｕ、なら
びにメタル線ＭＥ_iおよびＭＯ_i（これらは、接点Ｅ_i’およびＯ_i’にそれぞれ電
力を供給する）を作動することによりアクセスされる。

【００３２】以下の表は、図２の各セルＰ、Ｑ、ＲおよびＳにアクセスするために電力を受
けなければならないセル・ビット線を列挙している。また、列挙されたセル・ビ
ット線への電力供給に必要なメタル線および選択トランジスタも列挙している。
選択トランジスタは、それらに関連付けられた線を作動することにより作動され
る。メモリ・セルＰ、Ｑ、ＲおよびＳは単一のワード線ＷＬＢ上にあるので、ワ
ード線も作動しなくてはならないが、列挙はしていない。

【００３３】

【表１】

【００３４】セルＰ、Ｑ、ＲおよびＳは、４つの異なったタイプのセルを定義することを明
記する。これらのセルのそれぞれは、それらのビット線に電力を供給する２本の
メタル線によって、また、それらのビット線を囲む２本の上部選択線および２本
の下部選択線によってアクセスされる。

【００３５】殆どのメモリ・セルについて、左のセル・ビット線に関連づけられたメタル線
は、読み取り、プログラミング（セルがプログラム可能な場合）および消去（セ
ルが電気的に消去可能な場合）するために、ソース電圧を印加されるであろう。
読み取られる方向とは反対方向にプログラムされるＮＲＯＭセルについては、左
のセル・ビット線に関連付けられたメタル線は、読み取りの間のソース電圧とプ
ログラミングの間のドレイン電圧を印加されるであろう。このアーキテクチャの
対称性によって、ＮＲＯＭセルは、読み取り（前方向）およびプログラミング（
後方向）の両方の間に完全にアクセス可能になるであろう。

【００３６】本発明のアーキテクチャは、セルの何れかの側に１ビットを有するタイプの二
重ビット・セルにも利用できる。かかる二重ビット・セルは、「非対称電荷トラ
ッピングを利用した２ビット不揮発性電気的消去可能かつプログラム可能半導体
メモリ・セル」という名称の、本願と同じ譲受人であるＳａｉｆｕｎＳｅｍｉ
ｃｏｎｄｕｃｔｏｒｓに譲渡された、１９９７年８月１日付けの本願出願人の同
時係属出願第０８／９０５２８６号に記載されている。ここで参照する図３は、
１９９７年８月１日付けの米国特許出願第０８／９０５２８６号の二重ビット・
セルを図式的に示している。セルは２本のビット線１０２および１０４の間に単
一のチャンネル１００を有しているが、２つの分離された個別に電荷可能な領域
１０６および１０８を有している。各領域は１ビットを画定する。図３の二重ビ
ット・セルについては、個別に電荷可能な領域１０６および１０８が、多結晶シ
リコン層１１２の下にある酸化物−窒化物−酸化物のサンドイッチ（層１０９、
１１０および１１１）で形成された窒化物層１１０内にある。

【００３７】領域１０６に記憶された最初のビットを読み取るために、ビット線１０４はド
レインであり、ビット線１０２はソースである。この状況で、領域１０６におけ
る電荷のみがチャンネル１００における電流に確実に影響するように、セルは設
計されている。領域１０８に記憶された２番目のビットを読み取るために、セル
は反対方向から読み取られる。したがって、ビット線１０２はドレインであり、
ビット線１０４はソースである。

【００３８】セルが二重ビット・セルであると仮定して、セルＰ、Ｑ、ＲおよびＳのビット
を読み取るための真理値表を以下の表２に示した。典型的な電圧は、ワード線Ｗ
Ｌ（表２に列挙せず）上では２．７〜３Ｖ、ドレイン・メタル線上では１．６〜
２Ｖ、ソース・メタル線上では０Ｖ、選択線上では標準チップ電圧Ｖｃｃであろ
う。下付数字１は図３のセルにおける左ビット１０６を意味し、下付数字２は右
ビット１０８を意味する。

【００３９】

【表２】

【００４０】１９９７年８月１日付けの出願人の同時係属出願第０８／９０５２８６号に記
載の二重ビットＮＲＯＭは、図３のように２ビットを記憶する。しかし、二重ビ
ットＮＲＯＭセルは、それが読み取られる方向と反対方向にプログラムされる。
したがって、最初のビットが一方向に読み取られると、反対方向にプログラムさ
れる。

【００４１】セルが二重ビットＮＲＯＭセルと仮定して、セルＰ、Ｑ、ＲおよびＳのビット
をプログラムするための真理値表は以下の表３に示した。典型的な電圧は、ワー
ド線ＷＬ（表３には列挙せず）上では６〜１０Ｖ、ドレイン・メタル線上では５
．５〜６．５Ｖ、ソース・メタル線上では０Ｖ、選択線上では１０Ｖであろう。

【００４２】

【表３】

【００４３】ＮＲＯＭセル内のデータを消去するために、関与するワード線（ワード線の１
ブロックか１または複数のブロックあるいはワード線のアレイ全体）を選択しな
ければならない。更に、ワード線の何れのセットについても、アレイのセル・ビ
ット線の全てを選択しなければならず、一方、関与するワード線の各ブロックを
囲む４本の選択線のみを選択しなければならない。通常は、ワード線には０Ｖま
たは−５〜−８Ｖが印加され、ビット線には５．５〜６．５Ｖが印加され、選択
線には１０Ｖが印加される。

【００４４】ここで、図２のアーキテクチャに関する例示的レイアウトを提供する図４Ａ、
図４Ｂ、図４Ｃおよび図４Ｄを参照する。図４Ａは拡大図において、選択トラン
ジスタの一部分の周囲の領域とそれを含む領域の分離およびビット線層を示し、
図４Ｂは選択線を加えた同じ領域を示し、図４Ｃはメタル層がある同じ領域を示
し、図４Ｄはメタル線があるアレイの２ブロックと３つの選択トランジスタ部分
を示している。

【００４５】本明細書中に示したレイアウトを利用する製造工程は、如何なる適切な製造工
程でもよい。例えば、開示内容は参照することにより本明細書に含めた「ＮＲＯ
Ｍ製造方法」という名称の、本願と同じ譲受人であるＳａｉｆｕｎＳｅｍｉｃ
ｏｎｄｕｃｔｏｒｓに譲渡された、１９９７年７月１１日付けの本願出願人の同
時係属出願第０８／８７３，３８４号に記載された工程であってもよい。

【００４６】白色で示した分離層１２０は通常、製造の初期段階で生じたフィールド酸化物
層であり、隣接する選択トランジスタの間で分離を提供する。

【００４７】分離層１２０が製造された後、ビット線マスク１２２が設けられ、ビット線の
埋め込みが行われ、ビット線マスク１２２も分離１２０もないところにビット線
を製造する。理解されるように、選択領域の端部で（セル領域の端部をマークし
て）、ビット線マスク１２２は複数のＵ字形を有する（これらは参照符号１２２
Ａを付されている）。セル・ビット線はＵ字形内およびの間に拡張する。図４Ａ
は、選択領域の上に列３Ａ_i、４Ａ_iおよび１Ａ_i+1から４Ａ_i+1を、選択領域の下
に列３Ｂ_i、４Ｂ_iおよび１Ｂ_i+1〜４Ｂ_i+1を示している。偶数列は選択領域に拡
張することを明記する（奇数列は、図４Ａに示した選択領域の上および下の隣接
する選択領域に拡張する）。

【００４８】ビット線マスク１２２も、１２２Ｂ、１２２Ｃ、１２２Ｄおよび１２２Ｅと符
号を付した水平選択トランジスタ・マーカを有する。これらのマーカは、４つの
選択レジスタのチャンネルを定める。理解されるように、列２Ａ_i+1はトランジ
スタ・マーカ１２２Ｂに拡張し、列４Ａ_i+1はトランジスタ・マーカ１２２Ｃに
拡張し、列４Ｂ_i+1はトランジスタ・マーカ１２２Ｄに拡張し、列２Ｂ_i+1はトラ
ンジスタ・マーカ１２２Ｅに拡張する。これらの列は、４つの選択トランジスタ
２Ｕ、４Ｕ、４Ｌおよび２Ｌ用のソースをそれぞれ形成する。

【００４９】残りのビット線領域（１２４と符号を付し、Ｅ字形に形成）は接点ビット線で
あり、次のように４つの選択トランジスタ用のドレインを形成する。すなわち、
１２４Ａと符号を付したＥ字の上のバーは２Ｕトランジスタのドレイン（列２Ａ _i+1 に対向）を形成し、１２４Ｂと符号を付したＥ字の下のバーは２Ｌトランジ
スタのドレイン（列２Ｂ_i+1に対向）を形成し、１２４Ｃと符号を付したＥ字の
中央のバーは４Ｕおよび４Ｌトランジスタのドレイン（それぞれ列４Ａ_i+1およ
び４Ｂ_i+1に対向）を形成する。理解されるように、接点Ｅ_i+1’は中央のバー１
２４Ｃ内に形成される。図４Ａも接点Ｅ_i’を示している。

【００５０】図４Ｂに示したように、ここで、選択トランジスタのチャンネル１２２Ｂ〜１
２２Ｄ上で行に形成される多結晶シリコンの層として、選択線が形成される。図
４Ｂは１２６と符号を付された選択線自体を示しており、それらを形成するマス
クではない。各選択線は１種類の選択トランジスタのみを制御する。

【００５１】理解されるように、接点ビット線１２４の垂直線は、選択線の下に図４Ｂにお
いて１２７と符号を付された「フィードスルー」を形成し、様々なドレインを接
続する。更に、接点ビット線１２４および選択トランジスタは、４本のセル・ビ
ット線の長さの範囲内にある（グループｉ＋１の列１、２、３および４）。接点
Ｅ_i+1は列３と整列しているが、接点ビット線１２４のフィードスルーは整列し
ていない。１２７’と符号を付されたエレメントは、選択線の下のセル・ビット
線のフィードスルーである。

【００５２】図４Ｃは図４Ｂと同様であるが、メタル線ＭＥ_i、ＭＯ_i+1およびＭＥ_i+1のみ
に符号を付されたメタル線も示している。メタル線ＭＥ_iおよびＭＥ_i+1のみがそ
れらの個々の接点Ｅ_i’およびＥ_i+1’に接続されている。他のメタル線ＭＯ_i+1
は隣接する選択領域まで続いている（図４Ｄで分かるように）。図４Ｄは６つの
接点に符号を付している。すなわち、第１の選択領域１３０におけるＯ_i’およ
びＯ_i+１’、第２の選択領域１３２におけるＥ_i’およびＥ_i+1’ならびに第３の
選択領域１３４におけるＯ_i’およびＯ_i+1’である。

【００５３】選択領域１３０および１３４は、異なった接点に接続するので、選択領域１３
２（図４Ａ、図４Ｂおよび図４Ｃに示した）とは若干異なる。しかし、本明細書
中で論じた原理は全ての選択領域について同じである。

【００５４】ここで簡単に参照する図５は、ビット線が２つの埋め込みで形成されているこ
とを除いて、図４Ａ、４Ｂおよび４Ｃのレイアウトと同じレイアウトを有してい
る。

【００５５】図５においてハッチングで記した第１の埋め込みは、セル領域に設けられてビ
ット線の垂直部分１４０を作り出しており、選択領域においては、フードスルー
１２７および１２７’の領域においてのみ設けられている。選択領域の残りの部
分はマスクされている。図５において、フィードスルー１２７は接点ビット線Ｅ _i の部分を接続し、フィードスルー１２７’は各グループの列４の部分を接続す
る。奇数接点ビット線Ｏ_iについては、フィードスルーは奇数接点ビット線の部
分と各グループの列３の部分とを接続する。

【００５６】第１のマスクは図５に完全には示されていない。その代わり、Ｕ字形１２２Ａ
は示されているが、明確化のためだけであり、選択領域内のマスクの形状は示さ
れていない。

【００５７】ビット線とフィードスルーが埋め込まれた後に、ＣＭＯＳ周辺機器用および選
択装置用のゲート酸化物が、熱酸化を使って生成される。酸化に続いて、選択線
ＳＥＬは選択領域に置かれて、その後、第２のｎ＋埋め込みが選択領域のみにお
いて実施される。この第２の埋め込みは図５に点で示した。第２の埋め込みはセ
ル領域とごくわずかしか重ならず、セル・ビット線と接点ビット線との間の接触
が確実になることを明記する。

【００５８】第２の埋め込みは選択線ＳＥＬが置かれた後に行われるので、第２の埋め込み
は選択線に自動整列される。更に、第１の埋め込みはフィードスルー１２７およ
び１２７’の領域においてのみであったので、選択線の下の領域のほとんどには
ｎ＋埋め込みがなく、したがって、選択線が選択トランジスタのチャンネルを画
定する。これは、選択線ＳＥＬの下で電気的フィードスルーを提供するフィード
スルー１２７および１２７’の領域には当てはまらない。

【００５９】第１および第２の埋め込みの組み合わせは、セルと接点ビット線を生成する。
例えば、第１の埋め込みによって生成された列２Ａ_i+1および２Ｂ_i+1の垂直部分
１４０は、それぞれ選択線ＳＥＬ２Ｕおよび２Ｌの片側にある第２の埋め込み
の１４２と符号を付された「Ｔ」字部分と電気的に接続する。選択線ＳＥＬ２
Ｕおよび２Ｌの他方の側には、フィードスルー１２７を介して接点ビット線Ｅ_i+ ₁ の中央部１２４Ｃに電気的に接続された部分１４４がある。

【００６０】同様に、第１の埋め込みによって生成された列４Ａ_i+1および４Ｂ_i+1の垂直部
分１４０は、フィードスルー１２７’のためにそれぞれ選択線ＳＥＬ２Ｕおよ
びＳＥＬ２Ｌの下で電気的に拡張し、そこで第２の埋め込みの「Ｌ」字部分１
４６と電気的に接続する。選択線ＳＥＬ４Ｕおよび４Ｌの他方の側には、接点
ビット線Ｅ_i+1の中央部分１２４Ｃがある。

【００６１】図５に示したように、接点ビット線（点で示した）は、フィールド分離１２０
で覆われていない選択領域の部分に配置されているので、以前と同じ形状になっ
ている。しかし、選択トランジスタのチャンネルはここで、以前の実施形態での
ようにビット・ライン・マスクによってではなく、選択線ＳＥＬの幅および場所
によって画定される。これによって、チャンネルは以前の実施形態におけるもの
よりも薄くなり、選択トランジスタに自動整列を提供することができる。

【００６２】ここで簡単に参照する図６は、選択領域に関する代替的レイアウトを示してい
る。この実施形態においては、選択トランジスタ・マーカ１２２Ｂ〜１２２Ｅが
垂直である。ビットおよび選択線はそれに応じて変更されている。部分１２４Ｄ
、１２４Ｅおよび１２４Ｆは、１つの連続した接触ビット線１２４を形成してい
る。

【００６３】図２と同じ接続でアーキテクチャを生成するあらゆるレイアウトが本発明の中
に組み込まれており、図４、５および６のレイアウトは例示のみであることが理
解されるであろう。

【００６４】当業者は、本発明が上記で特定的に示して説明したものに限定されないことを
理解されるであろう。むしろ、本発明の範囲は特許請求の範囲によってのみ定め
られる。

【図面の簡単な説明】

【図１】本発明の好適な実施形態による、メモリ・アレイにおけるビット線の配列の略
図である。

【図２】本発明による図１のビット線上でのメタル線の例示的配列の略図である。

【図３】「非対称電荷トラッピングを利用した２ビット不揮発性電気的消去可能かつプ
ログラム可能半導体メモリ・セル」という名称の、本願と同じ譲受人であるＳａ
ｉｆｕｎＳｅｍｉｃｏｎｄｕｃｔｏｒｓに譲渡された、１９９７年８月１日付
けの本願出願人の同時係属出願第０８／９０５２８６号に開示された種類の二重
ビット・セルの略図である。

【図４】Ａ，Ｂ，Ｃ，Ｄは、図２のアーキテクチャの一例示的レイアウトの図である。

【図５】図２のアーキテクチャの代替的レイアウトの図である。

【図６】図２のアーキテクチャの更にもう１つの代替的レイアウトの図である。

【符号の説明】

１００チャンネル１０２、１０４ビット線１０６、１０８電荷可能な領域１０９、１１０、１１１層１１２多結晶シリコン層１２０分離層１２２ビット線マスク１２２Ａ、１２２Ｂ、１２２Ｃ、１２２Ｄ、１２２Ｅトランジスタ・マーカ１２４ビット線領域１２４Ａ、１２４Ｂ、１２４Ｃドレイン１２６選択線１２７、１２７’ フィードスルー１３０、１３２、１３４選択領域１４０垂直部分１４２埋め込み１４４電気的接続部分１４６「Ｌ」字部分

【手続補正書】

【提出日】平成１２年６月１６日（２０００．６．１６）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項８】各メモリ・セルへの各書き込み／読み取りパスが、前記メモ
リ・アレイの全体を通してほぼ同じ抵抗である請求項６記載の対称メモリ・アレ
イ。

【手続補正書】

【提出日】平成１３年３月２日（２００１．３．２）

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正の内容】

【図３】

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims

【特許請求の範囲】

【請求項１】行と列とに形成された多数の反復セグメントであって、それ
ぞれが、４つの分割されたセル・ビット線から形成されたセル領域と、該セル領域の第１端に配置され、分割された偶数接点ビット線、および該偶数
接点ビット線を前記セグメントの偶数セル・ビット線に接続する２つの選択トラ
ンジスタを含む偶数選択領域と、前記セル領域の前記第１端に対向する端部に配置され、分割された奇数接点ビ
ット線、および前記奇数接点ビット線を前記セグメントの奇数セル・ビット線に
接続する２つの選択トランジスタを含む奇数選択領域と、を含む反復セグメントと、２つの隣接する偶数選択領域の偶数接点ビット線に接続された１つの偶数接点
と、２つの隣接する奇数選択領域の奇数接点ビット線に接続された１つの奇数接点
と、前記偶数および奇数接点にそれぞれ接続する交番偶数および奇数メタル線と、
を含む対称メモリ・アレイ。
【請求項２】各結合された選択領域は同じ種類の２つの選択領域から形成
されており、関連づけられた接点は、以下の構成、すなわち、前記分割された接点ビット線は、前記４つのセル・ビット線の長さの範囲内で
形成されること、前記接点は、前記分割された接点ビット線の中央に向かって接続されること、選択領域の１つの第１および第２の選択トランジスタと、前記選択領域のもう
１つの第３および第４の選択トランジスタとにそれぞれ接続する、第１、第２、
第３および第４の選択線は前記選択領域内で形成されており、前記選択線と接点
とは、第１の選択線、第２の選択線、接点、第３の選択線および第４の選択線の
順番で形成されること、前記分割された接点ビット線は、前記第２および第３の選択線の下でフィード
スルーを含み、それによって前記第１および第４の選択トランジスタにそれぞれ
達すること、を有する請求項１記載のメモリ・アレイ。
【請求項３】前記接点ビット線は、前記フィードスルーの場所を除いて、
各選択線への自動整列ｎ＋埋め込みとして形成されている請求項２記載のメモリ
・アレイ。
【請求項４】少なくとも２つのセル領域に形成された複数の分割されたセ
ル・ビット線と、前記セル領域と交番する少なくとも２つの選択領域であって、前記選択領域は
交番する偶数および奇数選択領域から形成されており、４本のセル・ビット線当
たりの各選択領域が、４本の連続的セル・ビット線のグループごとに１本の分割された接点ビッ
ト線と、接点ビット線当たり１つの接点と、接点ビット線当たり４つの選択トランジスタであって、前記偶数および奇
数選択領域の前記４つの選択トランジスタは、それらの選択領域の上および下の
４本のセル・ビット線の前記グループの偶数および奇数セル・ビット線にそれぞ
れ接続する選択トランジスタと、を含んでいる選択領域と、前記偶数および奇数選択領域の前記接点にそれぞれ接続する交番する偶数およ
び奇数メタル線と、を含む対称メモリ・アレイ。
【請求項５】前記各選択領域は反復グループ・レイアウトを有し、各グル
ープ・レイアウトは、前記分割された接点ビット線は、前記４つのセル・ビット線の長さの範囲
内で形成されていること、前記接点は、前記分割された接点ビット線の中央に向かって接続されてい
ること、前記４つの選択トランジスタの第１、第２、第３および第４の選択トラン
ジスタに接続する第１、第２、第３および第４の選択線は前記選択領域内で形成
されており、前記選択線と接点とは、第１の選択線、第２の選択線、接点、第３
の選択線および第４の選択線の順番で形成されていること、前記分割された接点ビット線は、前記第２および第３の選択線の下でフィ
ードスルーを含み、それによって前記第１および第４の選択トランジスタにそれ
ぞれ達すること、を有する請求項４記載のメモリ・アレイ。
【請求項６】複数のメモリ・セルと、複数の偶数および奇数の分割されたセル・ビット線であって、前記メモリ・セ
ルのそれぞれは隣接する偶数および奇数セル・ビット線の間で形成されているセ
ル・ビット線と、該セル・ビット線のほぼ半数のメタル線であって、それぞれが２本の連続的偶
数セル・ビット線か２本の連続的奇数セル・ビット線の何れかに電力を供給する
メタル線と、を含む対称メモリ・アレイ。
【請求項７】前記各メタル線をその関連付けられた偶数または奇数ビット
線に接続する手段を含む請求項６記載のメモリ・アレイ。
【請求項８】前記セル・ビット線はセル領域に形成されており、前記接続手段は、前記セル領域と交番する少なくとも２つの選択領域であって
、交番する偶数および奇数選択領域から形成されており、４本のセル・ビット線当たりの各選択領域が、４本の連続的セル・ビット線のグループごとに１本の分割された接点ビッ
ト線と、接点ビット線当たり１つの接点と、接点ビット線当たり４つの選択トランジスタであって、前記偶数および奇
数選択領域の前記４つの選択トランジスタは、それらの選択領域の上および下の
４本のセル・ビット線の前記グループの偶数および奇数セル・ビット線にそれぞ
れ接続する選択トランジスタと、を含んでいる請求項７記載のメモリ・アレイ。
【請求項９】多数のメモリ・セルであって、それぞれが仮想ソース領域と
、仮想ドレイン領域と、それらの間に形成されたチャンネル領域とを含むメモリ
・セルと、前記メモリ・セルから分離した少なくとも１つの接点領域と、該少なくとも１つの接点領域のそれぞれと前記多数のメモリ・セルのそれぞれ
の仮想ソース領域との間に形成された１つの選択セルと、前記接点領域と前記多
数のメモリ・セルのそれぞれの仮想ドレイン領域との間に形成された１つの選択
セルと、を含む対称メモリ・アレイ。
【請求項１０】隣接するセル・ビット線の間に形成されたメモリ・セルを
含み、該メモリ・セルは、リード・オンリー・メモリ（ＲＯＭ）、プログラム可
能リード・オンリー・メモリ（ＰＲＯＭ）、消去可能なプログラム可能リード・
オンリー・メモリ（ＥＰＲＯＭ）、電気的消去可能なプログラム可能リード・オ
ンリー・メモリ（ＥＥＰＲＯＭ）、フラッシュ電気的消去可能なプログラム可能
リード・オンリー・メモリ（フラッシュＥＥＰＲＯＭ）、窒化物ＲＯＭ（ＮＲＯ
Ｍ）および二重ビットＲＯＭというメモリ・セルの種類のうちの選択された１つ
である請求項１、４、６、および９のいずれかに記載のメモリ・アレイ。
【請求項１１】各メモリ・セルは、前記メモリ・セルの上および下に配置
された接点領域からその仮想領域への電力を受ける請求項９記載の対称メモリ・
アレイ。
【請求項１２】各メモリ・セルはメモリ・アレイ全体を通してほぼ同じ抵
抗である請求項９記載の対称メモリ・アレイ。