KR20180073429A - 금속 게이트 구조물 및 그 방법 - Google Patents

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KR20180073429A
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Abstract

금속 게이트 구조물, 및 기판 상에 제1 핀 및 제2 핀을 형성하는 단계를 포함하는 관련 방법이 제공된다. 다양한 실시예들에서, 제1 핀은 제1 게이트 영역을 갖고 제2 핀은 제2 게이트 영역을 갖는다. 예시로서, 금속 게이트 라인이 제1 및 제2 게이트 영역들 위에 형성된다. 일부 실시예들에서, 금속 게이트 라인은 제1 핀에서부터 제2 핀까지 연장되고, 금속 게이트 라인은 희생 금속 부분을 포함한다. 다양한 예시들에서, 금속 게이트 라인을 제1 금속 게이트 라인과 제2 금속 게이트 라인으로 분리하기 위해 라인 절단 공정이 수행된다. 일부 실시예들에서, 희생 금속 부분은 라인 절단 공정 동안 유전체층의 횡측 에칭을 방지한다.

Description

금속 게이트 구조물 및 그 방법{METAL GATE STRUCTURE AND METHODS THEREOF}
본 출원은 2016년 12월 22일에 출원된 미국 가특허 출원 제62/438,398호의 우선권을 청구하며, 이 가특허 출원의 전체 내용은 참조로서 본 명세서 내에 병합된다.
본 발명은 금속 게이트 구조물 및 그 방법에 관한 것이다.
전자 산업은 점차 복잡해지고 정교해지는 방대한 수의 기능들을 동시에 지원할 수 있는 더 작고 더 빠른 전자 디바이스들에 대한 수요가 점차 증가하는 것을 경험해왔다. 이에 따라, 반도체 산업에서는 저가이고, 고성능이며, 저전력의 집적 회로(integrated circuit; IC)를 제조하려는 경향이 계속되고 있다. 지금까지 이러한 목표들은 반도체 IC 치수들(예컨대, 최소 피처 크기)을 스케일링 다운하여 생산 효율성을 개선시키고 관련 비용을 낮춤으로써 대부분 달성되어 왔다. 하지만, 이러한 스케일링은 또한 반도체 제조 공정에 대해 복잡도 증가를 도입시켜 왔다. 따라서, 반도체 IC 및 디바이스에서의 계속적인 진보들의 실현은 반도체 제조 공정들과 기술에서 마찬가지의 진보들을 필요로 한다.
게이트 채널 커플링을 증가시키고, OFF 상태 전류를 감소시키며, 단채널 효과(short-channel effect; SCE)를 감소시킴으로써 게이트 제어를 향상시키기 위한 노력으로 다중 게이트 디바이스들이 도입되었다. 도입된 그러한 다중 게이트 디바이스들 중 하나가 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)이다. FinFET은 그 자신이 형성되는 기판으로부터 연장되고 FET 채널을 형성하는데 사용되는 지느러미 형태의 구조로부터 그 이름을 따왔다. FinFET은 통상적인 상보적 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 공정들과 호환되며, 그 3차원 구조로 인해 FinFET은 게이트 제어를 유지하고 SCE를 완화시키면서 공세적으로 스케일링될 수 있다. 또한, 금속 게이트 전극들이 폴리실리콘 게이트 전극들에 대한 대체물로서 도입되었다. 금속 게이트 전극들은 폴리실리콘 공핍 효과의 회피, 적절한 게이트 금속(들)의 선택에 의한 일함수 튜닝은 물론 기타 이점들과 같은 폴리실리콘 게이트 전극들에 비해 많은 이점들을 제공한다. 예로서, 금속 게이트 전극 제조 공정은 금속층 퇴적 및 그 이후의 후속적인 금속층 절단 공정을 포함할 수 있다. 일부 경우들에서, 금속층 절단 공정은 층간 유전체(inter-layer dielectric; ILD)의 일부분들의 손실을 초래할 수 있는데, 이는 저하된 디바이스 신뢰성을 야기시킬 수 있다.
따라서, 종래의 기술들은 모든 면에서 완전히 만족스러운 것으로서 판명되지는 않았다.
따라서, 본 발명개시의 실시예들 중 하나는 기판 상에 제1 핀 및 제2 핀을 형성하는 단계를 포함하는 방법을 설명하였다. 다양한 실시예들에서, 제1 핀은 제1 게이트 영역을 갖고 제2 핀은 제2 게이트 영역을 갖는다. 예시로서, 금속 게이트 라인이 제1 및 제2 게이트 영역들 위에 형성된다. 일부 실시예들에서, 금속 게이트 라인은 제1 핀에서부터 제2 핀까지 연장되고, 금속 게이트 라인은 희생 금속 부분을 포함한다. 다양한 예시들에서, 금속 게이트 라인을 제1 금속 게이트 라인과 제2 금속 게이트 라인으로 분리하기 위해 라인 절단 공정이 수행된다. 일부 실시예들에서, 희생 금속 부분은 라인 절단 공정 동안 유전체층의 횡측 에칭을 방지한다.
다른 실시예들에서는, 기판으로부터 연장되는 복수의 핀 엘리먼트들을 형성하는 단계를 포함하는 방법이 논의된다. 다양한 실시예들에서, 복수의 핀 엘리먼트들 각각은 게이트 영역을 포함하고, 유전체층이 각각의 인접한 게이트 영역 사이에 배치된다. 일부 경우들에서, 제1 일함수 금속층이 복수의 핀 엘리먼트들 각각의 게이트 영역 위에 퇴적된다. 그 후, 일부 실시예들에서, 희생 금속층이 제1 일함수 금속층 위에 형성된다. 일부 실시예들에서, 희생 금속층을 형성한 후, 패터닝된 하드 마스크층을 사용하여 절단 영역이 정의되며, 여기서 패터닝된 하드 마스크층은 정의된 절단 영역에 대응하는 개구부를 포함한다. 다양한 예시들에서, 그 후, 희생 금속층 및 제1 일함수 금속층을 제거하기 위해, 패터닝된 하드 마스크층에서의 개구부를 통해 에칭 공정이 수행된다. 일부 실시예들에서, 희생 금속층은 에칭 공정을 수행하는 동안 유전체층의 제거를 방지한다.
또다른 실시예들에서는, 기판으로부터 연장하는 제1 핀 및 제2 핀을 포함하는 반도체 디바이스가 논의되며, 제1 핀은 제1 게이트 영역을 갖고, 제2 핀은 제2 게이트 영역을 갖는다. 일부 실시예들에서, 디바이스는 또한 제1 게이트 영역 위에 그리고 유전체층의 제1 측면의 제1 측벽을 따라 배치된 제1 금속층을 포함하고, 유전체층은 라인 절단 영역 내에서 형성된다. 또한, 디바이스는 제2 게이트 영역 위에 그리고 유전체층의 제2 측면의, 제1 측벽에 대향해 있는 제2 측벽을 따라 배치된 제2 금속층을 포함할 수 있다. 다양한 실시예들에서, 제1 금속층은 제1 게이트 영역 위에서 제1 두께를 가지며, 제1 금속층은 유전체층의 제1 측면의 제1 측벽을 따라 제2 두께를 갖는다.
여기서 설명된 다양한 실시예들은 종래의 기술에 비해 여러가지 장점들을 제공한다. 여기서는 모든 장점들이 반드시 논의될 필요는 없고, 모든 실시예들에 대해 특정 장점도 필요한 것은 아니며, 다른 실시예들은 상이한 장점들을 제공할 수 있다는 것을 이해할 것이다. 예를 들어, 여기서 논의된 실시예들은 금속 게이트 절단 공정 및 관련 구조물을 포함한다. 본 발명개시의 적어도 일부 실시예들은 금속 게이트 절단 공정 동안 층간 유전체(ILD) 손실을 감소시키는데 사용될 수 있다. 예를 들어, 적어도 일부 종래의 공정들에서, (예를 들어, 금속 게이트 절단 공정 동안) 금속 게이트층의 과도 에칭(over-etching)은 그러한 바람직하지 않은 ILD 손실을 초래할 수 있다. 이 문제를 완화하기 위해, 본 발명개시의 실시예들은 핀(예를 들어, FinFET) 상에서 그리고 이웃해 있는 라인 절단 영역 상에서 상이한 두께들을 갖는, 금속 게이트층 또는 다중층들을 제공한다. 또한, 적어도 일부 실시예들에서, 희생 금속 부분은 금속 라인 절단 공정 동안 횡측(lateral) 에칭을 방지하여 ILD 손실을 효과적으로 방지하는데 사용될 수 있다. 따라서, 본 발명개시의 실시예들은 적어도 일부 현재의 레지스트 조성 및 방법의 다양한 단점들을 극복하는 역할을 한다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 하나 이상의 양태들에 따른 FinFET 디바이스의 실시예의 사시도이다.
도 2는 일부 실시예들에 따른 이웃하는 핀들, 금속 게이트 구조물, 및 금속 게이트 절단 패턴의 평면도이다.
도 3은 적어도 일부 종래의 공정들에 따라 금속 게이트 라인 절단 공정이 수행되는 FinFET 구조물의 단면도를 나타낸다.
도 4는 본 발명개시의 실시예들에 따라 금속 게이트 라인 절단 공정이 수행되는 FinFET 구조물의 단면도를 나타낸다.
도 5는 본 발명개시의 하나 이상의 양태들에 따른 반도체 제조 방법의 흐름도이다.
도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 및 도 12a는, 도 1의 절단선 CC'에 의해 정의된 평면에 실질적으로 평행한 평면을 따른, 도 5의 방법에 따라 제조된 FinFET 구조물의 단면도들을 도시한다.
도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 및 도 12b는, 도 1의 절단선 AA'에 의해 정의된 평면에 실질적으로 평행한 평면을 따른, 도 5의 방법에 따라 제조된 FinFET 구조물의 단면도들을 도시한다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예시들을 아래에서 설명한다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성들간의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
본 발명개시는 FinFET 디바이스라고 칭해지는 다중 게이트 트랜지스터 또는 핀형 다중 게이트 트랜지스터의 형태로 실시예들을 제공한다는 점을 또한 유념해 둔다. 이러한 디바이스는 P형 금속 산화물 반도체 FinFET 디바이스 또는 N형 금속 산화물 반도체 FinFET 디바이스를 포함할 수 있다. FinFET 디바이스는 듀얼 게이트 디바이스, 트라이(tri) 게이트 디바이스, 벌크 디바이스, 실리콘 온 절연체(silicon-on-insulator; SOI) 디바이스, 및/또는 다른 구성일 수 있다. 본 업계의 당업자는 본 발명개시의 양태들로부터 이점을 얻을 수 있는 반도체 디바이스들의 다른 실시예들을 인식할 수 있다. 예를 들어, 여기서 설명되는 일부 실시예들은 또한 게이트 올 어라운드(gate-all-around; GAA) 디바이스, 오메가 게이트(Ω-게이트) 디바이스, 또는 파이 게이트(Π-게이트) 디바이스에 적용될 수 있다.
본 출원은 일반적으로 금속 게이트 구조물 및 관련 방법에 관한 것이다. 특히, 본 발명개시는 금속 게이트 절단 공정 및 관련 구조물에 관한 것이다. 금속 게이트 전극들은 폴리실리콘 게이트 전극들에 대한 대체물로서 도입되었다. 금속 게이트 전극들은 폴리실리콘 공핍 효과의 회피, 적절한 게이트 금속(들)의 선택에 의한 일함수 튜닝은 물론 기타 이점들과 같은 폴리실리콘 게이트 전극들에 비해 많은 이점들을 제공한다. 예로서, 금속 게이트 전극 제조 공정은 금속층 퇴적 및 그 이후의 후속적인 금속층 절단 공정을 포함할 수 있다. 일부 경우들에서, 금속층 절단 공정은 층간 유전체(inter-layer dielectric; ILD)의 일부분들의 손실을 초래할 수 있는데, 이는 저하된 디바이스 신뢰성을 야기시킬 수 있다.
본 발명개시의 실시예들은 종래기술에 비해 장점들을 제공하지만, 다른 실시예들이 상이한 장점들을 제공할 수 있다는 것과, 여기서는 모든 장점들을 반드시 논의할 필요는 없다는 것과, 모든 실시예들에 대해서 특별한 장점이 요구되는 것은 아니라는 것이 이해된다. 일반적으로, 그리고 본 명세서에서 개시된 실시예들에 따라, 금속 게이트 절단 공정 및 관련 구조물이 제공된다. 본 발명개시의 적어도 일부 실시예들은 금속 게이트 절단 공정 동안 층간 유전체(ILD) 손실을 감소시키는데 사용될 수 있다. 예를 들어, 적어도 일부 종래의 공정들에서, (예를 들어, 금속 게이트 절단 공정 동안) 금속 게이트층의 과도 에칭(over-etching)은 그러한 바람직하지 않은 ILD 손실을 초래할 수 있다. 이 문제를 완화하기 위해, 본 발명개시의 실시예들은 핀(예를 들어, FinFET) 상에서와, 이웃해 있는 라인 절단 영역 상에서 상이한 두께들을 갖는, 금속 게이트층 또는 다중층들을 제공한다. 또한, 적어도 일부 실시예들에서, 희생 금속 부분은 금속 라인 절단 공정 동안 횡측(lateral) 에칭을 방지하여 ILD 손실을 효과적으로 방지하는데 사용될 수 있다.
도 1에서는 FinFET 디바이스(100)가 도시되어 있다. 본 명세서에서 개시된 다양한 실시예들은 FinFET 디바이스(100)를 제조하는데 사용될 수 있고/있거나 FinFET 디바이스(100)의 최종 구조물에서 존재할 수 있다. FinFET 디바이스(100)는 하나 이상의 핀 기반 다중 게이트 전계 효과 트랜지스터(FET)를 포함한다. FinFET 디바이스(100)는 기판(102), 기판(102)으로부터 연장되는 적어도 하나의 핀 엘리먼트(104), 격리 영역(106), 및 핀 엘리먼트(104) 상에 그리고 그 주위에 배치된 게이트 구조물(108)을 포함한다. 기판(102)은 실리콘 기판과 같은 반도체 기판일 수 있다. 기판은 반도체 기판 상에 형성된 도전층 또는 절연층을 비롯한, 다양한 층들을 포함할 수 있다. 기판은 당 업계에 공지된 설계 요건들에 따라 다양한 도핑 구성들을 포함할 수 있다. 기판은 또한 게르마늄, 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), 또는 다이아몬드와 같은 다른 반도체들을 포함할 수 있다. 대안적으로, 기판은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 일부 실시예들에서, 기판은 에픽택셜층(epi 층)을 포함할 수 있고, 기판은 성능 강화를 위해 스트레이닝(strained)될 수 있고, 기판은 실리콘 온 절연체(SOI) 구조물을 포함할 수 있으며/있거나, 기판은 다른 적절한 강화 피처들을 가질 수 있다.
기판(102)과 같은 핀 엘리먼트(104)는 실리콘, 또는 게르마늄과 같은 다른 원소 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 핀들(104)은 포토리소그래피 및 에칭 공정들을 비롯한 적절한 공정들을 이용하여 제조될 수 있다. 포토리소그래피 공정은 기판 위에(예컨대, 실리콘층 상에) 포토레지스트층(레지스트)을 형성하는 단계, 레지스트를 패턴에 대해 노광시키는 단계, 노광후 베이킹 공정들을 수행하는 단계, 및 레지스트를 현상시켜서 레지스트를 포함하는 마스킹 엘리먼트를 형성하는 단계를 포함한다. 일부 실시예들에서, 레지스트를 패터닝하여 마스킹 엘리먼트를 형성하는 단계는 극자외선(extreme ultraviolet; EUV) 리소그래피 공정 또는 전자빔(e빔) 리소그래피 공정을 이용하여 수행될 수 있다. 그런 후, 마스킹 엘리먼트가 기판의 영역들을 보호하기 위해 이용되면서, 에칭 공정이 실리콘층 내에 리세스들을 형성함으로써, 연장되는 핀(104)이 남겨질 수 있다. 리세스들은 건식 에칭(예를 들어, 화학적 산화물 제거), 습식 에칭, 및/또는 다른 적절한 공정들을 사용하여 에칭될 수 있다. 기판(102) 상에서 핀들(104)을 형성하기 위한 수많은 다른 방법 실시예들이 또한 이용될 수 있다.
복수의 핀들(104) 각각은 또한 소스 영역(105) 및 드레인 영역(107)을 포함하며, 소스/드레인 영역들(105, 107)은 핀(104) 내에, 핀(104) 상에, 및/또는 핀(104)을 둘러싸도록 형성된다. 소스/드레인 영역들(105, 107)은 핀들(104) 위에서 에피택셜방식으로 성장될 수 있다. 트랜지스터의 채널 영역은 도 1의 절단선 BB'에 의해 정의된 평면에 실질적으로 평행한 평면을 따라, 게이트 구조물(108) 아래에서 핀(104) 내에 배치된다. 일부 예시들에서, 핀의 채널 영역은 게르마늄과 같은 고 이동도 물질뿐만이 아니라, 전술한 임의의 화합물 반도체들 또는 합금 반도체들 및/또는 이들의 조합을 포함한다. 고 이동도 물질들은 실리콘보다 전자 이동도가 큰 물질들을 포함한다. 여기서 이용되는 고 이동도 물질들은, 예컨대, 실온(300K)에서 대략 1350㎝2/Vs의 진성 전자 이동도와 대략 480㎝2/Vs의 정공 이동도를 갖는 Si보다 높은 전자 이동도를 갖는 물질들을 포함한다.
격리 영역(106)은 얕은 트렌치 격리(shallow trench isolation; STI) 피처들일 수 있다. 대안적으로, 필드 산화물, LOCOS 피처, 및/또는 다른 적절한 격리 피처들이 기판(102) 상에 및/또는 기판(102) 내에 구현될 수 있다. 격리 영역(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 규산염 유리(fluorine-doped silicate glass; FSG), 로우 k 유전체, 이들의 조합, 및/또는 당 업계에 공지된 다른 적절한 물질로 구성될 수 있다. 실시예에서, 격리 구조물은 STI 피처들이며, 이것은 기판(102)에서 트렌치를 에칭함으로써 형성된다. 그런 후, 트렌치는 격리 물질로 채워질 수 있고, 이어서 화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 공정이 뒤따를 수 있다. 그러나, 다른 실시예들이 가능하다. 일부 실시예들에서, 격리 영역(106)은, 예컨대, 하나 이상의 라이너 층들을 갖는, 다중층 구조물을 포함할 수 있다.
게이트 구조물(108)은 핀(104)의 채널 영역 위에 형성된 계면층(110), 계면층(110) 위에 형성된 게이트 유전체층(112), 및 게이트 유전체층(112) 위에 형성된 금속층(114)을 갖는 게이트 스택을 포함한다. 계면층(110)은 실리콘 산화물층(SiO2) 또는 실리콘 산질화물(SiON)과 같은 유전체 물질을 포함할 수 있다. 계면층(110)은 화학적 산화, 열 산화, 원자층 증착(atomic layer deposition; ALD), 화학적 기상 증착(chemical vapor deposition; CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 게이트 유전체층(112)은 하프늄 산화물(HfO2)과 같은 하이 k 유전체층을 포함할 수 있다. 대안적으로, 하이 k 유전체층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합, 또는 다른 적절한 물질과 같은 다른 하이 k 유전체들을 포함할 수 있다. 또다른 실시예들에서, 게이트 유전체층은 실리콘 이산화물 또는 다른 적절한 유전체를 포함할 수 있다. 게이트 유전체층은 ALD, 물리적 기상 증착(physical vapor deposition; PVD), 산화, 및/또는 다른 적절한 방법들에 의해 형성될 수 있다. 금속층(114)은 W, TiN, TaN, WN, Re, Ir, Ru, Mo, Al, Cu, Co, Ni, 이들의 조합, 및/또는 다른 적절한 조성물들과 같은 도전층을 포함할 수 있다. 일부 실시예들에서, 금속층(114)은 N형 FinFET를 위한 제1 금속 물질과, P형 FinFET를 위한 제2 금속 물질을 포함할 수 있다. 따라서, FinFET 디바이스(100)는 듀얼 일함수 금속 게이트 구성을 포함할 수 있다. 예를 들어, 제1 금속 물질(예컨대, N형 디바이스용)은 기판 전도 대역의 일함수와 실질적으로 정렬되거나, 또는 핀(104)의 채널 영역의 전도 대역의 일함수와 적어도 실질적으로 정렬된 일함수를 갖는 금속들을 포함할 수 있다. 마찬가지로, 예컨대, 제2 금속 물질(예컨대, P형 디바이스용)은 기판 가전자 대역의 일함수와 실질적으로 정렬되거나, 또는 핀(104)의 채널 영역의 가전자 대역의 일함수와 적어도 실질적으로 정렬된 일함수를 갖는 금속들을 포함할 수 있다. 따라서, 금속층(114)은 N형 및 P형 FinFET 디바이스(100)들 둘 다를 포함하는, FinFET 디바이스(100)를 위한 게이트 전극을 제공할 수 있다. 일부 실시예들에서, 금속층(114)은 대안적으로 폴리실리콘층을 포함할 수 있다. 금속층(114)은 PVD, CVD, 전자빔(e빔) 증발, 및/또는 다른 적절한 공정을 이용하여 형성될 수 있다. 일부 실시예들에서, 측벽 스페이서들이 게이트 구조물(108)의 측벽들 상에 형성된다. 측벽 스페이서들은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 이들의 조합과 같은 유전체 물질을 포함할 수 있다.
이제 도 2를 참조하면, 이웃해 있는 핀(204)들, 및 핀(204)들 위에서 핀(204)들에 실질적으로 수직하게 배치된 금속 게이트 구조물(208)의 평면도가 도시되어 있다. 일부 실시예들에서, 도 2의 절단선 AA'은 도 1의 절단선 AA'에 의해 정의된 평면에 실질적으로 평행할 수 있고, 도 2의 절단선 CC'는 도 1의 절단선 CC'에 의해 정의된 평면에 실질적으로 평행할 수 있다. 일부 경우들에, 핀(204)들은 전술한 핀(104)과 실질적으로 동일할 수 있고, 금속 게이트 구조물(208)은 적어도 일부 양태들에서 전술한 게이트 구조물(108)과 유사할 수 있다. 예로서, 도 2는 또한 일부 예시들에서 패터닝된 하드 마스크층에 의해 정의될 수 있는 금속 게이트 절단 패턴(210)을 도시한다. 일부 실시예들에서, 금속 게이트 절단 패턴(210)은 개구부를 (예를 들어, 패터닝된 하드 마스크층에서) 제공하는데, 이 개구부를 통해 금속 게이트 라인 절단 공정이 수행되며, 이 개구부 내에서 금속 게이트 구조물(208)의 금속 게이트층의 일부분(212)이 절단될 수 있다. 본 명세서에서 기술된 바와 같이, 금속 게이트 라인 절단 공정은 건식 에칭 공정, 습식 에칭 공정, 또는 이들의 조합을 포함할 수 있으며, 이 금속 게이트 절단 공정은 금속 게이트 절단 패턴(210)에 의해 정의된 영역 내의 금속 게이트 구조물(208)의 금속 게이트층의 일부분을 제거하는데 사용된다. 예로서, 금속 게이트 라인 절단 공정은 금속 게이트 라인을 전기적으로 분리된 개별 라인들로 절단하는데 사용될 수 있다. 일부 실시예들에서, 금속 게이트 라인 절단 공정의 일부로서 라인 절단 영역(예를 들어, 금속 게이트층의 일부분이 제거된 영역) 내에서 유전체층이 형성될 수 있다.
도 3을 참조하면, 도 1의 절단선 AA'에 의해 정의된 평면에 실질적으로 평행한 평면을 따른, 적어도 일부 종래의 공정들에 따라 금속 게이트 라인 절단 공정이 수행된 FinFET 구조물(300)의 단면도가 도시되어 있다. FinFET 구조물(300)은 기판으로부터 연장하는 핀 엘리먼트들(304), 격리 영역(306), 및 핀 엘리먼트들(304) 상에 그리고 그 주위에 배치된 게이트 구조물(308)과 같은, 도 1을 참조하여 상술한 하나 이상의 피처들을 포함할 수 있다. 게이트 구조물(308)은 계면층과 게이트 유전체층을 포함하는 유전체층(310), 및 유전체층(310) 위에 형성된 금속층을 갖는 게이트 스택을 포함할 수 있다. 일부 예시들에서, 금속층은 (예를 들어, P형 일함수 금속(P-type work function metal; PWFM)과 같은) 제1 금속 물질(312), 제1 금속 물질(312) 위의 (N-type work function metal; NWFM)과 같은) 제2 금속 물질(314), 및 제2 금속 물질(314) 위의 (예를 들어, 텅스텐과 같은) 제3 금속 물질(316)을 포함할 수 있다. 다양한 예시들에서, 유전체층(318)이 제3 금속 물질(316) 위에 형성될 수 있다. 도 3에서 또한 도시된 바와 같이, 제1 및 제2 금속 물질들(312, 314)의 총 두께는 'T1'으로서 정의된다. 적어도 일부 종래의 금속 게이트 라인 절단 공정들에서, 제1 및 제2 금속 물질들(312, 314)의 두께는 처리 문제를 야기할 수 있다. 예를 들어, 도 3은 게이트 구조물(308)의 금속층들이 분리되는 곳이며, 전술한 금속 게이트 라인 절단 공정의 일부로서 형성 될 수 있는 금속 게이트 절단 영역(320)을 더 도시한다. 다양한 경우들에서, 후속 처리 단계에서, 금속 게이트 절단 영역(320) 내에서 유전체층이 형성될 수 있다. 물론, 제1 및 제2 금속 물질들(312, 314)은 핀 엘리먼트들(304)로부터 절단 영역(320)까지 연장하는 실질적으로 균일한 두께 T1을 가질 수 있음을 유념한다. 절단 영역(320)이 형성되기 전에, 일부 경우들에서, 제1 및 제2 금속 물질들(312, 314)은 절단 영역(320)을 관통하여 연장되는 실질적으로 균일한 두께 T1을 가질 수 있고, 이들은 라인 절단 공정 중에 제거될 수 있다. 일부 경우들에서, 절단 영역(320)에서의 제1 및 제2 금속 물질들(312, 314)의 두께 T1에 적어도 부분적으로 기인하여, 적어도 일부 종래의 공정들은 절단 영역(320) 내에 배치된 금속층들을 완전히 제거하기 위해, 금속 게이트 라인 절단 공정 동안, 절단 영역(320) 내에서의 금속층들의 상당한 과도 에칭을 필요로 할 수 있다. 이러한 과도 에칭의 결과로서, 근처의 유전체층(예를 들어, 유전체층(318), 또는 다른 층간 유전체)의 상당한 손실(예를 들어, 에칭)이 있을 수 있다. 따라서, 금속 게이트 라인 절단 공정 동안 이러한 유전체 손실을 감소시키는 것이 바람직할 것이다.
이제 도 4를 참조하면, 도 1의 절단선 AA'에 의해 정의된 평면에 실질적으로 평행한 평면을 따른, 본 발명개시의 다양한 실시예들에 따라 금속 게이트 라인 절단 공정이 수행된 FinFET 구조물(400)의 단면도가 도시되어 있다. 일반적으로, 본 발명개시의 실시예들은 이웃해 있는 라인 절단 영역과 비교하여 FinFET의 핀 엘리먼트 상에서 상이한 두께들을 갖는, 금속 게이트층 또는 다중층들을 제공할 수 있다. 추가적으로, 일부 실시예들은 금속 라인 절단 공정 동안 횡측 에칭을 방지하기 위해 이용될 수 있는 희생 금속 부분을 제공한다. FinFET 구조물(400)은 기판으로부터 연장하는 핀 엘리먼트들(404), 격리 영역(406), 및 핀 엘리먼트들(404) 상에 그리고 그 주위에 배치된 게이트 구조물(408)과 같은, 도 1 및 도 3을 참조하여 상술한 하나 이상의 피처들을 포함할 수 있다. 게이트 구조물(408)은 계면층과 게이트 유전체층을 포함하는 유전체층(410), 및 유전체층(410) 위에 형성된 금속층을 갖는 게이트 스택을 포함할 수 있다. 상술한 바와 같이, 금속층은 제1 금속 물질(412)(예를 들어, PWFM), 제2 금속 물질(414)(예를 들어, NWFM), 및 (예를 들어, 텅스텐과 같은) 제3 금속 물질(416)을 포함할 수 있다. 다양한 예시들에서, 유전체층(418)이 제3 금속 물질(416) 위에 형성될 수 있다. 도 4는 또한 금속 게이트 절단 영역(420)을 도시하는데, 이 금속 게이트 절단 영역(420)은 전술한 금속 게이트 라인 절단 공정의 일부로서 형성될 수 있으며, 이 금속 게이트 절단 영역(420) 내에서는 후속 공정 단계 동안 유전체층이 형성될 수 있다.
적어도 일부 종래의 공정(예컨대, 도 3)과는 달리, 그리고 일부 실시예들에서, 제1 및 제2 금속 물질들(412, 414)은 핀 엘리먼트들(404)로부터 절단 영역(420)까지 연장하는 실질적으로 균일한 두께 T1을 갖지 않을 수 있다. 오히려, 일부 실시예들에서, 제1 및 제2 금속 물질들(412, 414)은 도 4에서 도시된 바와 같이, 핀 엘리먼트들(404) 위에서는 총 두께 'T1'을 갖되, 이웃해 있는 절단 영역(420)에서는 T1보다 작은 제2 두께 T2를 가질 수 있다. 일부 실시예들에서, 절단 영역(420)을 형성하는데 사용되는 금속 게이트 절단 공정은 제2 금속 물질(414)의 퇴적 전에 수행될 수 있다. 일부 실시예들에서, 두께 T2는 제2 금속 물질(414)(예를 들어, NWFM)만의 두께에 대응한다. 따라서, 일부 경우들에서, 절단 영역(420)이 형성되기 전에, 제2 금속 물질(414)은 절단 영역(420)에서 퇴적되지 않을 수 있다. 이와 같이, 일부 실시예들에서, 두께 T1을 갖는 제1 및 제2 금속 물질들이 아닌, 두께 T1－T2를 갖는 제1 금속 물질이 라인 절단 공정 동안 제거될 수 있다. 일부 실시예들에서, 절단 영역(420)에서의 제1 금속 물질(412)만의 (예를 들어, T1과 비교하여) 더 얇은 두께 T1－T2로 인해, 본 발명개시의 실시예들은 절단 영역(420) 내에서의 금속층들의 (적어도 일부 종래 공정들의 경우에서와 같은) 상당한 과도 에칭을 필요로 하지 않을 수 있다. 따라서, 근처의 유전체층(예를 들어, 유전체층(418), 또는 다른 층간 유전체)의 (예를 들어, 에칭을 통한) 손실이 회피될 수 있다. 또한, 일부 실시예들에서, 제3 금속 물질(416)은 횡측 에칭 저지 물질로서 사용될 수 있는, 텅스텐(W)과 같은 물질을 포함할 수 있다. 따라서, 근처의 유전체층의 횡측 에칭은 제3 금속 물질(416)의 횡측 에칭 저지 기능에 의해 더 완화될 수 있다. 일부 경우들에서, 제3 금속 물질(416)은 후속 공정 단계에서 제거되는 희생층이다.
이제 도 5를 참조하면, 적어도 일부 실시예들에 따른 반도체 제조 방법(500)의 흐름도가 도시되어 있다. 추가적인 단계들이 방법(500) 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 설명된 일부 단계들은 본 방법의 추가적인 실시예들을 위해 교체되거나, 제거되거나 또는 다른 단계들 전 또는 후로 이동될 수 있다. 또한, 방법(500)은 예시적인 것이며, 이하의 청구범위에서 명시적으로 언급된 것 이상으로 본 발명개시를 한정하고자 하는 의도가 있는 것은 아님을 유념해 둔다. 방법(500)을 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 및 도 12b를 참조하여 아래에서 더 설명할 것이다. 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 및 도 12a는, 도 1의 절단선 CC'에 의해 정의된 평면에 실질적으로 평행한 평면을 따른 FinFET 구조물(600)의 단면도들을 도시하며, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 및 도 12b는, 도 1의 절단선 AA'에 의해 정의된 평면에 실질적으로 평행한 평면을 따른, FinFET 구조물(600)의 단면도들을 도시한다.
다양한 실시예들에서, 방법(500)은 핀들 및 격리 영역들을 포함하는 기판이 제공되는 블록(502)에서 시작한다. 도 6a 및 도 6b의 예시를 참조하면, 블록(502)의 실시예에서, 구조물(600)이 도시된다. FinFET 구조물(600)은 기판으로부터 연장하는 핀 엘리먼트들(604), 격리 영역(606), 및 핀 엘리먼트들(604) 상에 그리고 그 주위에 배치된 게이트 구조물(608)과 같은, 도 1을 참조하여 상술한 하나 이상의 피처들을 포함할 수 있다. 일부 실시예들에서, 핀 엘리먼트들(604)이 상술한 바와 같이 형성될 수 있다. 게이트 구조물(608)은 (예컨대, 계면층과 게이트 유전체층을 포함하는) 유전체층, 및 유전체층 위에 형성된 금속층을 갖는 게이트 스택을 포함할 수 있다.
방법(500)은 제1 일함수 금속층이 퇴적되는 블록(504)으로 진행한다. 일부 실시예들에서, 제1 일함수 금속층은 PWFM을 포함한다. 도 6a 및 도 6b의 예시를 계속 참조하면, 블록(504)의 실시예에서, PWFM 층(610)을 포함하는 금속층이 핀 엘리먼트들(604) 위에 및 그 주위에 형성된다. 단순한 예시로서, PWFM 층(610)은 Ni, Pd, Pt, Be, Ir, Te, Re, Ru, Rh, W, Mo, WN, RuN, MoN, TiN, TaN, WC, TaC, TiC, TiAlN, TaAlN, 또는 이들의 조합을 포함할 수 있다. 다양한 실시예들에서, PWFM 층(610)은 PVD, CVD, 전자빔(e빔) 증발, 및/또는 다른 적절한 공정을 이용하여 형성될 수 있다.
그 후, 방법(500)은 희생 금속층이 퇴적되고 화학적 기계적 폴리싱(CMP) 공정이 수행되는 블록(506)으로 진행한다. 일부 실시예들에서, 희생 금속층은 텅스텐(W) 층을 포함한다. 다양한 실시예들에 따르면, 희생 금속층은 전술한 바와 같이, 후속 금속 게이트 절단 공정 동안 횡측 에칭을 완화시키는 역할을 한다. 도 6a 및 도 6b의 예시에서 도시된 바와 같이, 그리고 블록(506)의 실시예에서, 희생 금속층(612)이 형성되고 CMP 공정이 수행되어 희생 금속층(612)의 최상면을 평탄화한다. 도 6a 및 도 6b는 또한 복수의 게이트 스택들(615)을 도시하며, 이 게이트 스택들(615)은 게이트 스택들(615)의 측벽들 상에 형성된 하나 이상의 측벽 스페이서층들(617)을 가질 수 있다. 측벽 스페이서들은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 이들의 조합과 같은 유전체 물질을 포함할 수 있다. 또한, 다양한 실시예들에서, 유전체층(619)이 복수의 게이트 스택들(615) 각각 사이에 개재될 수 있다. 적어도 일부 실시예들에서, 희생 금속층(612)은 후속 금속 게이트 절단 공정 동안 유전체층(619)을 보호하는 역할을 할 수 있다.
방법(500)은 하드 마스크층이 퇴적되고 패터닝되는 블록(508)으로 진행한다. 일부 실시예들에서, 하드 마스크층은 패터닝된 포토레지스트층을 포함할 수 있다. 대안적으로, 일부 실시예들에서, 하드 마스크층은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 또는 다른 적절한 물질와 같은 패터닝된 유전체층을 포함할 수 있다. 도 6a 및 도 6b의 예시를 참조하면, 하드 마스크층(614)이 퇴적된다. 도 7a 및 도 7b의 예시를 참조하면, 하드 마스크층(614)이 패터닝된다. 일부 실시예들에서, 패터닝된 하드 마스크층(614)은 나중에 수행될 금속 게이트 라인 절단을 정의하는 개구부(704)를 포함한다. 예를 들어, 일부 경우들에서, 개구부(704)는 도 2의 금속 게이트 절단 패턴(210)과 유사한 금속 게이트 절단 패턴에 대응할 수 있다. 다양한 실시예들에서, 게이트 스택들(615) 중 하나의 게이트 스택(615) 위에 있는, 구조물(600)의 일부분이 개구부(704) 내에서 노출된다. 일부 실시예들에서, 개구부(704)는 노출된 게이트 스택(615)의 인접한 측벽 스페이서들 사이의 거리보다 큰 폭을 갖는다. 일부 경우들에서, 이것은 금속 게이트 라인 절단 공정에 대한 리소그래피 공정 해상도 제약들을 완화시킨다.
방법(500)은 금속 게이트 라인 절단 공정이 수행되는 블록(510)으로 진행한다. 도 8a 및 도 8b의 예시를 참조하면, 그리고 블록(510)의 실시예에서, 금속 게이트 라인 절단 공정이 수행된다. 도 8a 및 도 8b에서 도시된 바와 같이, 라인 절단 공정은 라인 절단부(804)를 형성하기 위해 개구부(704)를 통해, 아래에 있는 PWFM 층(610)을 포함하여, 희생 금속층(612)의 노출된 부분들을 제거하는데 사용될 수 있다. 일부 실시예들에서, 라인 절단부(804)는 격리 영역들(606)까지 연장되고, 인접한 게이트 스택들 내의 도전성 게이트 금속층들을 서로 효과적으로 분리시킨다. 예시로서, 블록(510)의 금속 게이트 라인 절단 공정을 수행하기 위해 사용되는 에칭 공정은 습식 에칭, 건식 에칭, 및/또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 에칭 공정은 측벽 스페이서들(617) 및 유전체층(619)을 실질적으로 에칭하지 않고서 희생 금속층(612) 및 PWFM 층(610)을 선택적으로 에칭하도록 선택된다. 전술한 바와 같이, 절단 영역 내에서의 PWFM 층(610)만의 (예를 들어, T1과 비교하여) 더 얇은 두께 T1－T2로 인해, 본 발명개시의 실시예들은 절단 영역 내에서의 금속층들의 (적어도 일부 종래 공정들의 경우에서와 같은) 상당한 과도 에칭을 필요로 하지 않을 수 있다. 따라서, 근처의 유전체층(예를 들어, 유전체층(619))의 (예를 들어, 에칭을 통한) 손실이 회피될 수 있다. 일부 실시예들에서, 라인 절단부(804)를 형성한 후에, 패터닝된 하드 마스크층(614)은 에칭 공정에 의해 제거될 수 있다. 일부 경우들에서, 패터닝된 하드 마스크층(614)이 패터닝된 포토레지스트층인 경우, 패터닝된 하드 마스크층(614)은 습식 스트립핑(wet stripping) 및/또는 플라즈마 애싱(plasma ashing)에 의해 제거될 수 있다.
방법(500)은 유전체층이 퇴적되고 CMP 공정이 수행되는 블록(512)으로 진행한다. 도 9a 및 도 9b의 예시를 참조하면, 그리고 블록(512)의 실시예에서, 유전체층(902)이 퇴적될 수 있고 CMP 공정이 수행되어 유전체층(902)의 최상면을 평탄화한다. 일부 실시예들에서, 유전체층(902)은 실리콘 산화물, 실리콘 질화물, 산질화물, 및/또는 다른 적절한 유전체 물질층을 포함할 수 있다. 따라서, 다양한 실시예들에서, 유전체층(902)은 또한 이웃해 있는 게이트 스택들의 게이트 금속 라인들을 전기적으로 격리시키는 역할을 할 수 있다.
다양한 경우들에서, 그 후, 방법(500)은 도 10a 및 도 10b의 예시에서 도시된 바와 같이, 희생 금속층(612)이 제거되는 블록(514)으로 진행한다. 다양한 실시예들에서, 희생 금속층(612)은 습식 에칭, 건식 에칭, 또는 이들의 조합에 의해 제거될 수 있다. 희생 금속층(612)의 제거 후, 방법(500)은 제2 일함수 금속층이 퇴적되는 블록(516)으로 진행한다. 일부 실시예들에서, 제2 일함수 금속층은 NWFM을 포함한다. 도 11a 및 도 11b의 예시를 참조하면, 그리고 블록(516)의 실시예에서, NWFM 층(1110)을 포함하는 금속층이 구조물(600) 위에 형성된다. 단순한 예시로서, NWFM 층(1110)은 Ni, Pd, Pt, Be, Ir, Te, Re, Ru, Rh, W, Mo, WN, RuN, MoN, TiN, TaN, WC, TaC, TiC, TiAlN, TaAlN, 또는 이들의 조합을 포함할 수 있다. 다양한 실시예들에서, NWFM 층(1110)은 PVD, CVD, 전자빔(e빔) 증발, 및/또는 다른 적절한 공정을 이용하여 형성될 수 있다. 일부 실시예들에서, 에치 백(etch-back) 공정이 NWFM 층(1110)의 형성 후에 수행될 수 있다.
일부 실시예들에서, NWFM 층(1110)을 형성한 후에, 아교층이 NWFM 층(1110) 위에 퇴적될 수 있다. 일부 실시예들에서, 에치 백 공정이 아교층의 형성 후에 수행될 수 있다. 그 후, 방법(500)은 금속층이 퇴적되고 CMP 공정이 수행되는 블록(518)으로 진행한다. 도 12a 및 도 12b의 예시를 참조하면, 그리고 블록(518)의 실시예에서, 금속층(1202)이 형성될 수 있고 CMP 공정이 수행되어 금속층(1202)의 최상면을 평탄화한다. 일부 실시예들에서, 금속층(1202)은 텅스텐(W) 층을 포함한다. 대안적으로, 일부 실시예들에서, 금속층(1202)은 Ni, Pd, Pt, Be, Ir, Te, Re, Ru, Rh, W, Mo, WN, RuN, MoN, TiN, TaN, WC, TaC, TiC, TiAlN, TaAlN, 또는 이들의 조합과 같은 다른 금속들을 포함할 수 있다. NWFM 층(1110) 위에 퇴적된 아교층을 포함하는 실시예들에서, 금속층(1202)은 아교층 상에 퇴적될 수 있다.
FinFET 구조물(600)은 본 업계에서 알려진 다양한 피처들과 영역들을 형성하기 위한 추가적인 공정처리를 겪을 수 있다. 예를 들어, 후속 처리는 하나 이상의 FinFET 디바이스들을 포함할 수 있는 기능 회로를 형성하기 위해 다양한 피처들을 연결시키도록 구성된, 다양한 콘택트들/비아들/라인들 및 다중층 상호연결 피처들(예컨대, 금속층들 및 층간 유전체들)을 기판 상에 형성할 수 있다. 추가적인 예시로서, 다중층 상호연결부는 비아들 또는 콘택트들과 같은 수직적 상호연결부들과, 금속라인들과 같은 수평적 상호연결부들을 포함할 수 있다. 다양한 상호연결 피처들은 구리, 텅스텐 및/또는 실리사이드를 비롯한 다양한 도전성 물질들을 채용할 수 있다. 하나의 예시에서, 구리 관련 다층 상호연결 구조물을 형성하기 위해 다마신 및/또는 듀얼 다마신 공정이 이용된다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스 제조 방법에 있어서,
제1 게이트 영역을 갖는 제1 핀과, 제2 게이트 영역을 갖는 제2 핀을 기판 상에 형성하는 단계;
상기 제1 게이트 영역과 상기 제2 게이트 영역 위에 금속 게이트 라인을 형성하는 단계 - 상기 금속 게이트 라인은 상기 제1 핀에서부터 상기 제2 핀까지 연장하고, 상기 금속 게이트 라인은 희생 금속 부분을 포함함 -; 및
상기 금속 게이트 라인을 제1 금속 게이트 라인과 제2 금속 게이트 라인으로 분리하기 위해 라인 절단 공정을 수행하는 단계
를 포함하며,
상기 희생 금속 부분은 상기 라인 절단 공정 동안 유전체층의 횡측 에칭(lateral etching)을 방지하는 것인 반도체 디바이스 제조 방법.
실시예 2. 실시예 1에 있어서, 상기 라인 절단 공정을 수행하는 단계는,
상기 금속 게이트 라인 위에 패터닝된 하드 마스크를 형성하는 단계 - 상기 패터닝된 하드 마스크는 개구부를 정의함 -; 및
상기 개구부를 통해 상기 금속 게이트 라인을 에칭하는 단계
를 포함한 것인 반도체 디바이스 제조 방법.
실시예 3. 실시예 1에 있어서, 상기 희생 금속 부분은 희생 텅스텐(W) 층을 포함한 것인 반도체 디바이스 제조 방법.
실시예 4. 실시예 1에 있어서, 상기 금속 게이트 라인은 N형 일함수 금속(N-type work-function metal; NWFM)을 포함하며, 상기 라인 절단 공정은 상기 N형 일함수 금속(NWFM)의 퇴적 전에 수행되는 것인 반도체 디바이스 제조 방법.
실시예 5. 실시예 1에 있어서, 상기 금속 게이트 라인은 P형 일함수 금속(P-type work-function metal; PWFM)을 포함하며, 상기 라인 절단 공정은 상기 P형 일함수 금속(PWFM)의 퇴적 후에 수행되는 것인 반도체 디바이스 제조 방법.
실시예 6. 실시예 1에 있어서, 상기 라인 절단 공정은 습식 에칭 공정을 포함한 것인 반도체 디바이스 제조 방법.
실시예 7. 실시예 1에 있어서, 상기 라인 절단 공정은 라인 절단 영역 측벽들을 갖는 라인 절단 영역을 형성하고, 상기 금속 게이트 라인은 상기 제1 게이트 영역과 상기 제2 게이트 영역 각각 위에서 제1 두께를 가지며, 상기 금속 게이트 라인은 상기 라인 절단 영역 측벽들 각각에서 제2 두께를 갖는 것인 반도체 디바이스 제조 방법.
실시예 8. 실시예 7에 있어서, 상기 제2 두께는 상기 제1 두께보다 작은 것인 반도체 디바이스 제조 방법.
실시예 9. 실시예 7에 있어서, 상기 금속 게이트 라인은 상기 제1 게이트 영역과 상기 제2 게이트 영역 각각 위에 배치된 P형 일함수 금속(PWFM)과 N형 일함수 금속(NWFM) 둘 다를 포함하며, 상기 금속 게이트 라인은 상기 라인 절단 영역 측벽들 각각에서 퇴적된 N형 일함수 금속(NWFM)을 포함한 것인 반도체 디바이스 제조 방법.
실시예 10. 방법에 있어서,
기판으로부터 연장하는 복수의 핀 엘리먼트들(상기 복수의 핀 엘리먼트들 각각은 게이트 영역을 포함함)을 형성하는 단계 - 각각의 인접한 게이트 영역 사이에 유전체층이 배치됨 -;
상기 복수의 핀 엘리먼트들 각각의 상기 게이트 영역 위에 제1 일함수 금속층을 퇴적하는 단계;
상기 제1 일함수 금속층 위에 희생 금속층을 형성하는 단계;
상기 희생 금속층을 형성한 후, 패터닝된 하드 마스크층을 사용하여 절단 영역을 정의하는 단계 - 상기 패터닝된 하드 마스크층은 상기 정의된 절단 영역에 대응하는 개구부를 포함함 -; 및
상기 희생 금속층 및 상기 제1 일함수 금속층을 제거하기 위해, 상기 패터닝된 하드 마스크층에서의 상기 개구부를 통해, 에칭 공정을 수행하는 단계
를 포함하며,
상기 희생 금속층은 상기 에칭 공정을 수행하는 동안 상기 유전체층의 제거를 방지하는 것인 방법.
실시예 11. 실시예 10에 있어서,
상기 에칭 공정을 수행한 후, 상기 에칭 공정에 의해 형성된 라인 절단부 내에 유전체층을 퇴적하는 단계; 및
상기 희생 금속층을 제거하는 단계
를 더 포함하는 방법.
실시예 12. 실시예 11에 있어서,
제2 일함수 금속층을, 상기 라인 절단부 내에 퇴적된 상기 유전체층의 측벽 위에 적어도 부분적으로, 그리고 상기 제1 일함수 금속층 위에 퇴적하는 단계
를 더 포함하는 방법.
실시예 13. 실시예 12에 있어서,
상기 복수의 핀 엘리먼트들 각각의 상기 게이트 영역 위에 아교층을 퇴적하는 단계; 및
상기 아교층 위에 금속층을 형성하는 단계
를 더 포함하는 방법.
실시예 14. 실시예 10에 있어서, 상기 제1 일함수 금속층은 P형 일함수 금속(PWFM)을 포함한 것인 방법.
실시예 15. 실시예 12에 있어서, 상기 제2 일함수 금속층은 N형 일함수 금속(NWFM)을 포함한 것인 방법.
실시예 16. 실시예 10에 있어서, 상기 패터닝된 하드 마스크층은 노출된 게이트 스택의 인접한 측벽 스페이서들 사이의 거리보다 큰 폭을 갖는 것인 방법.
실시예 17. 반도체 디바이스에 있어서,
기판으로부터 연장하는 제1 핀 및 제2 핀 - 상기 제1 핀은 제1 게이트 영역을 갖고, 상기 제2 핀은 제2 게이트 영역을 가짐 -;
상기 제1 게이트 영역 위에 그리고 유전체층의 제1 측면의 제1 측벽을 따라 배치된 제1 금속층 - 상기 유전체층은 라인 절단 영역 내에 형성됨 -; 및
상기 제2 게이트 영역 위에 그리고 상기 유전체층의 제2 측면의, 상기 제1 측벽에 대향해 있는 제2 측벽을 따라 배치된 제2 금속층
을 포함하고,
상기 제1 금속층은 상기 제1 게이트 영역 위에서 제1 두께를 가지며, 상기 제1 금속층은 상기 유전체층의 상기 제1 측면의 상기 제1 측벽을 따라 제2 두께를 갖는 것인 반도체 디바이스.
실시예 18. 실시예 17에 있어서, 상기 제2 두께는 상기 제1 두께보다 작은 것인 반도체 디바이스.
실시예 19. 실시예 17에 있어서, 상기 제2 금속층은 상기 제2 게이트 영역 위에서 상기 제1 두께를 가지며, 상기 제2 금속층은 상기 유전체층의 상기 제2 측면의 상기 제2 측벽을 따라 상기 제2 두께를 갖는 것인 반도체 디바이스.
실시예 20. 실시예 17에 있어서, 상기 제1 금속층과 상기 제2 금속층은 상기 제1 게이트 영역과 상기 제2 게이트 영역 각각 위에서 P형 일함수 금속(PWFM)과 N형 일함수 금속(NWFM) 둘 다를 포함하며, 상기 제1 금속층과 상기 제2 금속층은 상기 유전체층의 상기 제1 측벽과 상기 제2 측벽 각각에서 퇴적된 N형 일함수 금속(NWFM)을 포함한 것인 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스 제조 방법에 있어서,
    제1 게이트 영역을 갖는 제1 핀과, 제2 게이트 영역을 갖는 제2 핀을 기판 상에 형성하는 단계;
    상기 제1 게이트 영역과 상기 제2 게이트 영역 위에 금속 게이트 라인을 형성하는 단계 - 상기 금속 게이트 라인은 상기 제1 핀에서부터 상기 제2 핀까지 연장하고, 상기 금속 게이트 라인은 희생 금속 부분을 포함함 -; 및
    상기 금속 게이트 라인을 제1 금속 게이트 라인과 제2 금속 게이트 라인으로 분리하기 위해 라인 절단 공정을 수행하는 단계
    를 포함하며,
    상기 희생 금속 부분은 상기 라인 절단 공정 동안 유전체층의 횡측 에칭(lateral etching)을 방지하는 것인 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 금속 게이트 라인은 N형 일함수 금속(N-type work-function metal; NWFM)을 포함하며, 상기 라인 절단 공정은 상기 N형 일함수 금속(NWFM)의 퇴적 전에 수행되는 것인 반도체 디바이스 제조 방법.
  3. 제1항에 있어서,
    상기 금속 게이트 라인은 P형 일함수 금속(P-type work-function metal; PWFM)을 포함하며, 상기 라인 절단 공정은 상기 P형 일함수 금속(PWFM)의 퇴적 후에 수행되는 것인 반도체 디바이스 제조 방법.
  4. 방법에 있어서,
    기판으로부터 연장하는 복수의 핀 엘리먼트들을 형성하는 단계 - 상기 복수의 핀 엘리먼트들 각각은 게이트 영역을 포함하고, 각각의 인접한 게이트 영역 사이에 유전체층이 배치됨 -;
    상기 복수의 핀 엘리먼트들 각각의 상기 게이트 영역 위에 제1 일함수 금속층을 퇴적하는 단계;
    상기 제1 일함수 금속층 위에 희생 금속층을 형성하는 단계;
    상기 희생 금속층을 형성한 후, 패터닝된 하드 마스크층을 사용하여 절단 영역을 정의하는 단계 - 상기 패터닝된 하드 마스크층은 상기 정의된 절단 영역에 대응하는 개구부를 포함함 -; 및
    상기 희생 금속층 및 상기 제1 일함수 금속층을 제거하기 위해, 상기 패터닝된 하드 마스크층에서의 상기 개구부를 통해, 에칭 공정을 수행하는 단계
    를 포함하며, 상기 희생 금속층은 상기 에칭 공정을 수행하는 동안 상기 유전체층의 제거를 방지하는 것인 방법.
  5. 제4항에 있어서,
    상기 에칭 공정을 수행한 후, 상기 에칭 공정에 의해 형성된 라인 절단부 내에 유전체층을 퇴적하는 단계; 및
    상기 희생 금속층을 제거하는 단계
    를 더 포함하는 방법.
  6. 제5항에 있어서,
    제2 일함수 금속층을, 상기 라인 절단부 내에 퇴적된 상기 유전체층의 측벽 위에 적어도 부분적으로, 그리고 상기 제1 일함수 금속층 위에 퇴적하는 단계
    를 더 포함하는 방법.
  7. 제4항에 있어서, 상기 패터닝된 하드 마스크층은 노출된 게이트 스택의 인접한 측벽 스페이서들 사이의 거리보다 큰 폭을 갖는 것인 방법.
  8. 반도체 디바이스에 있어서,
    기판으로부터 연장하는 제1 핀 및 제2 핀 - 상기 제1 핀은 제1 게이트 영역을 갖고, 상기 제2 핀은 제2 게이트 영역을 가짐 -;
    상기 제1 게이트 영역 위에 그리고 유전체층의 제1 측면의 제1 측벽을 따라 배치된 제1 금속층 - 상기 유전체층은 라인 절단 영역 내에 형성됨 -; 및
    상기 제2 게이트 영역 위에 그리고 상기 유전체층의 제2 측면의, 상기 제1 측벽에 대향해 있는 제2 측벽을 따라 배치된 제2 금속층
    을 포함하고,
    상기 제1 금속층은 상기 제1 게이트 영역 위에서 제1 두께를 가지며, 상기 제1 금속층은 상기 유전체층의 상기 제1 측면의 상기 제1 측벽을 따라 제2 두께를 갖는 것인 반도체 디바이스.
  9. 제8항에 있어서,
    상기 제2 두께는 상기 제1 두께보다 작은 것인 반도체 디바이스.
  10. 제8항에 있어서,
    상기 제1 금속층과 상기 제2 금속층은 상기 제1 게이트 영역과 상기 제2 게이트 영역 각각 위에서 P형 일함수 금속(PWFM)과 N형 일함수 금속(NWFM) 둘 다를 포함하며, 상기 제1 금속층과 상기 제2 금속층은 상기 유전체층의 상기 제1 측벽과 상기 제2 측벽 각각에서 퇴적된 N형 일함수 금속(NWFM)을 포함한 것인 반도체 디바이스.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190055774A (ko) * 2017-11-15 2019-05-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 금속 게이트 구조물 및 그 제조 방법
KR20200015112A (ko) * 2018-08-02 2020-02-12 삼성전자주식회사 반도체 소자 및 이의 제조방법

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9805935B2 (en) * 2015-12-31 2017-10-31 International Business Machines Corporation Bottom source/drain silicidation for vertical field-effect transistor (FET)
EP3361777B1 (en) * 2017-02-09 2022-02-09 HTC Corporation Device and method for handling evolved long-term evolution network
US10396206B2 (en) * 2017-07-07 2019-08-27 Globalfoundries Inc. Gate cut method
CN109390397B (zh) * 2017-08-03 2023-03-10 联华电子股份有限公司 半导体元件及其制作方法
US10490458B2 (en) 2017-09-29 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of cutting metal gates and structures formed thereof
CN109585293B (zh) * 2017-09-29 2021-12-24 台湾积体电路制造股份有限公司 切割金属工艺中的基脚去除
US11031290B2 (en) 2017-11-30 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with cutting depth control and method for fabricating the same
US10461171B2 (en) 2018-01-12 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with metal gate stacks
US10629492B2 (en) 2018-04-27 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure having a dielectric gate and methods thereof
US10854603B2 (en) * 2018-06-29 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11398477B2 (en) 2019-05-29 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10580685B2 (en) 2018-07-27 2020-03-03 Globalfoundries Inc. Integrated single diffusion break
US10930564B2 (en) 2018-08-31 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure cutting process
EP3624178A1 (en) * 2018-09-11 2020-03-18 IMEC vzw Gate, contact and fin cut method
KR102595606B1 (ko) * 2018-11-02 2023-10-31 삼성전자주식회사 반도체 장치
US10727067B2 (en) 2018-11-29 2020-07-28 Globalfoundries Inc. Late gate cut using selective conductor deposition
US10741401B1 (en) * 2019-02-09 2020-08-11 International Business Machines Corporation Self-aligned semiconductor gate cut
KR20200137256A (ko) 2019-05-29 2020-12-09 삼성전자주식회사 집적 회로 반도체 소자 및 그 제조 방법
US20210020635A1 (en) * 2019-07-17 2021-01-21 Nanya Technology Corporation Semiconductor structure and method of formation
CN112542424A (zh) * 2019-09-20 2021-03-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110752152B (zh) * 2019-10-17 2021-10-15 上海华力集成电路制造有限公司 鳍式晶体管的多晶硅栅截断的工艺方法
DE102020126070A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Kontaktbildungsverfahren und entsprechende struktur
US11489057B2 (en) * 2020-08-07 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structures in semiconductor devices

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160094244A (ko) * 2015-01-30 2016-08-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 반도체 디바이스 제조 방법

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1009659A (en) 1911-11-21 Keller Mfg Company Electrical attachment-plug.
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
TW200847404A (en) * 2007-05-18 2008-12-01 Nanya Technology Corp Flash memory device and method for fabricating thereof
US8124483B2 (en) * 2007-06-07 2012-02-28 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8653610B2 (en) * 2010-04-21 2014-02-18 International Business Machines Corporation High performance non-planar semiconductor devices with metal filled inter-fin gaps
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
CN103107192B (zh) * 2011-11-10 2016-05-18 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法
CN103165459B (zh) * 2011-12-15 2016-01-06 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其制作方法
US10658361B2 (en) 2011-12-28 2020-05-19 Intel Corporation Methods of integrating multiple gate dielectric transistors on a tri-gate (FINFET) process
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8847293B2 (en) * 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8836049B2 (en) * 2012-06-13 2014-09-16 United Microelectronics Corp. Semiconductor structure and process thereof
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
CN103811543B (zh) * 2012-11-05 2018-09-18 中国科学院微电子研究所 半导体器件及其制造方法
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9224865B2 (en) * 2013-07-18 2015-12-29 Globalfoundries Inc. FinFET with insulator under channel
CN104752425A (zh) * 2013-12-25 2015-07-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
US9583362B2 (en) * 2014-01-17 2017-02-28 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate structure and manufacturing method thereof
US9627375B2 (en) 2014-02-07 2017-04-18 Taiwan Semiconductor Manufacturing Company Ltd. Indented gate end of non-planar transistor
US9455202B2 (en) * 2014-05-29 2016-09-27 United Microelectronics Corp. Mask set and method for fabricating semiconductor device by using the same
CN104752489A (zh) 2015-04-10 2015-07-01 深圳市华星光电技术有限公司 阵列基板、显示装置及用于制备阵列基板的方法
US9859273B2 (en) 2015-05-28 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing process thereof
US20170148682A1 (en) * 2015-11-19 2017-05-25 International Business Machines Corporation Finfet with post-rmg gate cut

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160094244A (ko) * 2015-01-30 2016-08-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 반도체 디바이스 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190055774A (ko) * 2017-11-15 2019-05-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 금속 게이트 구조물 및 그 제조 방법
KR20200015112A (ko) * 2018-08-02 2020-02-12 삼성전자주식회사 반도체 소자 및 이의 제조방법

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