KR20240022438A - 반도체 장치의 제조 방법 및 플라스마 처리 방법 - Google Patents

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Abstract

세선(細線) 형상 또는 시트 형상의 채널이 기판에 수직인 방향으로 적층되는 적층 채널을 갖는 GAA형 FET 등의 3차원 구조에 있어서, 게이트와 실리콘 기판 간이 절연 분리된 구조를 갖는 디바이스의 제조 공정에 있어서, 적층 채널을 형성하기 위한 실리콘게르마늄 희생층과, 게이트-기판 간을 절연 분리하기 위해 필요한 실리콘게르마늄 희생층의 게르마늄 조성을 바꾸지 않고, 또한 제조 공정이 복잡화되지 않는 방법을 제공한다.
이를 위해, 실리콘 채널(4B)과 실리콘게르마늄 희생층(3B)으로 이루어지는 적층막을 에칭 후, 상기 적층막의 측벽에 보호 절연막(9)을 성막/에칭에 의해 형성하고, 이것을 다른 보호막 재료로 복수 회 반복한다. 그 후, 하부에 잔존하는 실리콘 희생층(4A)과 실리콘게르마늄 희생층(3A)을 등방성 에칭에 의해 제거하여 상기 절연 분리막을 매립하는 영역을 형성한다. 상기 보호 절연막의 적층막의 형성으로부터 희생층의 에칭 제거까지를 동일 장치를 이용한 연속 프로세스로 행함으로써, 공정의 간략화가 도모된다.

Description

반도체 장치의 제조 방법 및 플라스마 처리 방법
본 개시는, 반도체 소자의 제조 방법 및 플라스마 처리 방법에 관한 것이다.
집적 회로 칩의 기능 및 성능의 계속적인 향상을 위해서는, 트랜지스터의 고집적화가 필수 불가결해진다. 트랜지스터의 고집적화는, 주로 트랜지스터의 미세화에 의해 이루어져 왔다. 트랜지스터 성능을 유지, 또는 향상시키면서 트랜지스터의 미세화를 도모하기 위해, 트랜지스터 구조, 및 트랜지스터를 구성하는 재료에는 수많은 개선이 이루어져 왔다. 이 개선으로서는, 예를 들면, 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET:Metal Oxide Semiconductor Field Effect Transistor)에 있어서의 소스 영역 및 드레인 영역에의 변형의 도입, 고유전체 게이트 절연막 및 메탈 금속의 도입, 플레이너(Planar)형으로부터 핀(Fin)형과 같은 신구조의 도입 등을 들 수 있다.
Fin형 FET은, 3차원 구조를 갖는 핀형 채널의 주위를 게이트로 덮음으로써 게이트의 제어성을 향상시켜서, 트랜지스터의 미세화에 따른 게이트 길이의 축소에 기인하는 단채널 효과(즉, 리크 전류의 증대)를 억제 가능한 구조를 갖는다. 또한, 미세화가 진행되면, 채널은 와이어(세선(細線)) 형상 또는 시트 형상의 적층체로 되어, 채널 주위가 게이트로 덮인 게이트 올 어라운드형 FET(GAA:Gate All Around)으로 될 것이 예상되고 있다. GAA형 FET은, 와이어 형상 또는 시트 형상의 채널(나노와이어 채널, 또는, 나노시트 채널) 주위 모두를 게이트로 덮음으로써, Fin형 FET에 비해서 게이트 제어성을 더 향상시켜서, 단채널 효과의 한층 더 높은 억제가 가능해진다.
그러나, GAA형 FET에서, 채널을 덮는 게이트는, 반도체 기판과도 접해 있기 때문에, 반도체 기판측에도 FET이 동시 형성된다. 반도체 기판측에 형성되는 FET은, GAA형에 비해서 게이트 제어성이 약한 planar형 구조를 갖고 있기 때문에, 트랜지스터 특성을 열화시키는 요인이 된다.
비특허문헌 1은, 상기 반도체 기판측에 형성되는 planar형 FET, 즉 기생 FET에 의한 트랜지스터 특성 열화 과제에 언급하고 있으며, 게이트 바로 아래에 절연막을 설치하여, 게이트와 반도체 기판 간을 절연 분리할 필요성을 지적하고 있다.
특허문헌 1은, 상기 게이트와 반도체 기판 간의 절연 분리막을 형성하기 위한 구체적인 프로세스를 개시하고 있다. 즉, 나노와이어 채널 또는 나노시트 채널을 형성하기 위한 실리콘(Si) 채널 및 실리콘게르마늄(SiGe) 희생층으로 이루어지는 적층 구조의 아래에, 상기 SiGe 희생층보다 게르마늄(Ge) 조성이 큰 제2 SiGe 희생층을 형성한다. 그리고, 프로세스 도중에 측벽이 노출된 적층 구조 중, 제2 SiGe 희생층만을 선택적으로 에칭 제거하고, 제거된 영역을 절연막으로 매립한다. 이에 따라, 나노와이어 채널 또는 나노시트 채널과 실리콘 기판 간을 절연 분리하는 것이 가능해진다.
특허문헌 2에는, 나노와이어 채널 또는 나노시트 채널을 형성하기 위한 Si/SiGe 적층막 측벽을 보호막으로 덮고, 또한 SiGe/Si 적층 구조 하부에 존재하는 제2 SiGe 희생층의 측벽만을 노출시켜서 상기 제2 SiGe 희생층을 제거하고, 제거된 영역을 절연막으로 매립하는 프로세스가 개시되어 있다. 상기 제2 SiGe 희생층 에칭 시에, SiGe/Si 적층막 중의 SiGe 희생층은 상기 보호막으로 덮여 있기 때문에, 상기 제2 SiGe 희생층 중의 Ge 조성을 SiGe/Si 적층막 중의 SiGe 희생층 중의 Ge 조성보다 높게 할 필요가 없어서, 고(高)Ge 조성 SiGe층을 도입함에 의한 변형 완화 등의 우려가 경감된다.
미국 특허출원공개 제2019/0393351호 명세서 미국 특허출원공개 제2020/0105756호 명세서
특허문헌 1에 개시되는 게이트와 반도체 기판 간의 절연 분리막을 형성할 경우, 나노와이어 채널 또는 나노시트 채널을 형성하기 위한 Si/SiGe 적층막의 아래에 형성되는 제2 SiGe 희생층의 Ge 조성을, 상부 Si/SiGe 적층막 중의 제1 SiGe 희생층의 Ge 조성보다 크게 하여, 에칭 선택성을 갖게 할 필요가 있다. 통상적으로, 상부 Si/SiGe 적층막 중의 제1 SiGe 희생층의 Ge 조성을 15∼25%로 설정하고, 제2 SiGe 희생층의 Ge 조성을 40∼50%로 설정한다. 이 경우, Si와 SiGe의 격자 상수의 차이에 기인하는 변형량이, 상기 제2 SiGe 희생층 내에서 커져서, 변형 완화로 인한 결함이 발생하기 쉬워질 우려가 있다. Ge 조성 50%의 SiGe층에 있어서, 변형 완화가 발생하는 임계 막두께는, SiGe층을 성막하기 위한 표준적인 에피택셜 성장 온도(550℃∼600℃)에 있어서, 약 20㎚ 이하가 된다. 상부 Si/SiGe 적층막 성막 시의 변형 등을 고려하면, 상기 제2 SiGe 희생층의 막두께는 10㎚ 정도 이하로, 극히 얇게 설계할 필요가 있다고 추정된다. 상기 막두께는, 충분한 프로세스 마진의 확보, 및 게이트와 반도체 기판 간의 효과적인 절연 분리를 행하는 관점에서는 극히 얇은 막두께가 된다. 또한, 상기 제2 SiGe 희생층의 제거는, 상기 제2 SiGe 희생층과 상부의 Si/SiGe 적층막을, 이들의 상부에 형성한 게이트와 게이트 스페이서로 이루어지는 패턴을 따라 수직 방향으로 에칭한 후에 행해진다. 즉, 상기 제2 SiGe 희생층을 에칭 제거할 때, 상부 Si/SiGe 적층막 중의 제1 SiGe 희생층 측벽도 노출된 상태이기 때문에, 상기 제2 SiGe 희생층 에칭 시에는 상부의 제1 SiGe 희생층도 에칭에 노출된다. 상기 두 종류의 막에서 Ge 조성은 다르지만, 동일한 SiGe층이기 때문에, 완전한 에칭 선택성을 갖게 하는 것은 곤란하며, 상기 제2 SiGe 희생층을 에칭할 때에는, 상부 Si/SiGe 적층막 중의 제1 SiGe 희생층도 불가피하게 일정량 에칭되어 버린다. 이 때문에, 이 후에 이어지는 프로세스에 영향을 주어서, 트랜지스터 리크 전류의 증대 등의 불량을 발생시킬 우려가 있다.
이에 대해, 특허문헌 2에 개시되는 GAA형 FET의 프로세스에서는, Si/SiGe 적층막 및 하부의 제2 SiGe 희생층을 패턴을 따라 수직으로 에칭한 후, 측벽 상에 절연막을 퇴적해서, 상부 Si/SiGe 적층막부만을 상기 절연막으로 보호하고, 제2 SiGe 희생층만을 노출시켜서, 제2 SiGe 희생층만을 제거하는 방법이 취해지고 있다. 제2 SiGe 희생층의 에칭 시에는, 상부 Si/SiGe 적층막의 제1 SiGe 희생층은 절연막에 의해 보호되어 있기 때문에, 상기 특허문헌 1에서 우려되는 에칭 선택성의 과제는 해소된다. 또한, 상기 제2 SiGe 희생층의 Ge 조성을 상부 Si/SiGe 적층막의 제1 SiGe 희생층과 동등하게 하는 것도 가능해지기 때문에, 변형 완화의 우려도 적어진다. 이 때문에, 제2 SiGe 희생층의 막두께를 두껍게 설정할 수 있어서, 프로세스 마진을 충분히 확보하는 것이 가능해짐과 함께, 변형 완화로 인한 트랜지스터 동작불량의 우려도 적어진다. 그러나, 특허문헌 2에 개시되는 GAA형 FET 프로세스는, 특허문헌 1에 개시되는 프로세스에 비해, 프로세스의 공정 수가 대폭으로 증가하는 것이 우려된다. 특허문헌 2에 있어서, 상부 Si/SiGe 적층막부만을 상기 절연막으로 보호하고, 제2 SiGe 희생층만을 노출시키는 방법은, 하기 프로세스에 의해 행해진다. 우선, Si/SiGe 적층막 및 하부의 제2 SiGe 희생층을 패턴을 따라 수직 방향으로 에칭한 후, 일정한 막두께를 갖는 절연막을 등방적으로 퇴적해서, 에칭된 측벽을 보호한다. 이 후, 스핀·온·카본막 등의 도포막으로 상기 패턴이 형성하는 홈을 메우고, 또한 상기 카본막을 수직 방향으로 일정량 에칭한다. 여기에서, 에칭 후의 카본막의 상단(上端)이 제2 SiGe 희생층의 상단과 하단 간에 위치하도록, 에칭량을 조정한다. 다음으로, 상기 카본막 상에 질화티타늄(TiN) 등의 막을 퇴적해서, 패턴이 형성하는 홈을 다시 메우고, 하지(下地) 카본막을 제거한다. 이 때에 노출된 상기 절연막을 수평 방향으로 에칭 제거하면, 상기 제2 SiGe 희생층의 측벽이 노출된다. 이 후, 제2 SiGe 희생층을 선택적으로 에칭 제거한다. 마지막으로 상기 TiN막 및 상기 절연막을 에칭 제거함으로써, 제2 SiGe 희생층만이 제거된 구조가 얻어진다. 상기 프로세스는, 특허문헌 1에 개시되는 프로세스에 대해, 성막·에칭 등의 프로세스가 9공정 추가되어, 프로세스 공정 수의 대폭적인 증대를 초래한다. 또한, 카본막을 수직 방향으로 일정량 에칭할 때, 에칭 후의 카본막의 상단이, 측벽을 절연막으로 덮인 제2 SiGe 희생층의 상단과 하단 간에 위치하도록 에칭량을 조정하는 것은, SiGe 희생층과 카본막 상단의 상대적인 위치를 직접적으로 평가하는 방법이 없기 때문에, 어려움이 있다.
본 개시는, 게이트와 반도체 기판이 절연 분리된 GAA형 FET의 제조 공정에 있어서, Si/SiGe 적층막과 그 하부에 형성한 제2 SiGe 희생층을 패터닝 후, 그 측벽을 절연막의 적층막으로 보호하고, 제2 SiGe 희생층만을 에칭 제거하는 공정, 및 상기 패터닝으로부터 제2 SiGe 희생층의 제거까지를 동일 장치에서 연속해서 실행 가능한 플라스마 처리 방법을 제공하는 것에 있다.
본 개시 중 대표적인 것의 개요를 간단히 설명하면 하기와 같다.
본 개시의 일 실시형태는,
일부가 수직으로 에칭된 반도체 적층막의 측벽에 보호 절연막을 퇴적하는 제1 공정과,
상기 보호 절연막을 수직 방향으로 이방성 에칭하여, 반도체 적층막의 표면을 노출시키는 제2 공정과,
상기 제1 공정과 제2 공정을, 상기 보호 절연막과는 다른 절연막 재료를 이용해서 복수 회 반복하여, 보호 절연막의 적층막을 상기 측벽 상에 형성하는 제3 공정과,
보호 절연막의 하부에 존재하는 반도체 적층막을 등방성 에칭에 의해 제거하는 제4 공정을 갖는 반도체 소자의 제조 방법, 혹은, 플라스마 처리 방법이다.
본 개시의 일 실시형태에 따르면, GAA형 FET 등의 3차원 구조 디바이스의 제조 공정에 있어서, 게이트와 실리콘 기판 간을 절연 분리하여, 실리콘 기판측에 형성되는 플레이너형 기생 FET의 형성을 억제하는 프로세스에 있어서, 결함의 발생을 억제하는 것이 가능하고, 또한 동일 장치에서 복수 공정을 행하는 연속 프로세스를 행할 수 있는 장치 특성에 의해, 프로세스 공정 수의 증대를 대폭으로 억제하는 것이 가능해진다.
그 외의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
도 1a는 실시예 1의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 조감도.
도 1b는 실시예 1의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 조감도.
도 1c는 실시예 1의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 조감도.
도 1d는 실시예 1의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 조감도.
도 1e는 실시예 1의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 조감도.
도 1f는 실시예 1의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 조감도.
도 1g는 실시예 1의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 조감도.
도 1h는 실시예 1의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 조감도.
도 1i는 실시예 1의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 조감도.
도 1j는 실시예 1의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 조감도.
도 1k는 실시예 1의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 조감도.
도 1l은 실시예 1의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 조감도.
도 1m은 실시예 1의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 조감도.
도 1n은 실시예 1의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 조감도.
도 2a는 실시예 1의 게이트와 반도체 기판 간 절연 분리막 형성 공정을 나타내는 단면 확대도.
도 2b는 실시예 1의 게이트와 반도체 기판 간 절연 분리막 형성 공정을 나타내는 단면 확대도.
도 2c는 실시예 1의 게이트와 반도체 기판 간 절연 분리막 형성 공정을 나타내는 단면 확대도.
도 2d는 실시예 1의 게이트와 반도체 기판 간 절연 분리막 형성 공정을 나타내는 단면 확대도.
도 3a는 실시예 1의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 소자 분리 영역의 단면도.
도 3b는 실시예 1의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 소자 분리 영역의 단면도.
도 3c는 실시예 1의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 소자 분리 영역의 단면도.
도 3d는 실시예 1의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 소자 분리 영역의 단면도.
도 3e는 실시예 1의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 소자 분리 영역의 단면도.
도 3f는 실시예 1의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 소자 분리 영역의 단면도.
도 4는 실시예 1의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정의 플로우도.
도 5는 플라스마 처리 장치의 구성예를 나타내는 도면.
도 6a는 실시예 2의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 조감도.
도 6b는 실시예 2의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 조감도.
도 6c는 실시예 2의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 조감도.
도 6d는 실시예 2의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 조감도.
도 7a는 실시예 3의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 단면도.
도 7b는 실시예 3의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 단면도.
도 7c는 실시예 3의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 단면도.
도 7d는 실시예 3의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 단면도.
도 7e는 실시예 3의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 단면도.
도 7f는 실시예 3의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 단면도.
도 7g는 실시예 3의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 단면도.
도 7h는 실시예 3의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 단면도.
도 7i는 실시예 3의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 단면도.
도 7j는 실시예 3의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 단면도.
도 7k는 실시예 3의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 단면도.
도 8은 실시예 3의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정의 플로우도.
도 9a는 실시예 4의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 단면도.
도 9b는 실시예 4의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 단면도.
도 9c는 실시예 4의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 단면도.
도 9d는 실시예 4의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 단면도.
도 9e는 실시예 4의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 단면도.
도 9f는 실시예 4의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 단면도.
도 9g는 실시예 4의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 단면도.
도 9h는 실시예 4의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 단면도.
도 9i는 실시예 4의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 단면도.
도 9j는 실시예 4의 게이트와 반도체 기판 간이 절연 분리된 GAA형 FET의 제조 공정을 나타내는 단면도.
이하, 도면에 의거해서 본 개시의 실시형태를 설명한다. 또, 본 개시는 이하에 기술하는 실시예에 한정되는 것은 아니고, 그 기술 사상의 범위에 있어서 다양한 변형이 가능하다. 실시예를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복의 설명은 생략하는 경우가 있다. 또한, 본 실시예로서 개시하는 내용에 대해 재료나 제조 공정의 조합을 바꾸는 등, 많은 변경이 가능한 것은 물론이다. 또한, 도면은 반드시 정확하게 축척을 맞추고 있는 것은 아니며, 논리가 명확해지도록 중요한 부분을 강조해서 모식적으로 묘화했다. 또한, 도면은 설명을 보다 명확하게 하기 위해, 실제의 양태에 비해, 모식적으로 나타내어지는 경우가 있지만, 어디까지나 일례로서, 본 개시의 해석을 한정하는 것은 아니다.
[실시예 1]
실시예 1에서는, 반도체 장치로서의 GAA형 FET(Gate All Around type Field Effect Transistor)의 제조 공정(반도체 장치의 제조 방법 또는 플라스마 처리 방법)에 있어서의, 게이트와 반도체 기판 간을 절연 분리시키기 위한 일련의 공정(게이트-반도체 기판 절연 분리막(11)을 형성하는 공정, 또는, 게이트-반도체 기판 절연 분리막 형성 공정이라고도 함), 및 상기 공정 내에서 다른 재료로 이루어지는 복수의 측벽 보호막을 적층시키는 프로세스의 상세에 대해 설명한다. 우선, 도 1a∼도 1n, 도 2a∼도 2d, 도 3a∼도 3f, 도 4를 이용해서, 상기 공정을 설명한다. 실시예에서 설명되는 반도체 장치의 제조 방법 또는 플라스마 처리 방법은, 게이트 형성 영역에 세선 형상 또는 시트 형상의 채널이 기판에 수직인 방향으로 적층되는 적층 채널을 갖고, 게이트와 반도체 기판이 절연막에 의해 절연 분리된 GAA형 FET의 형성 방법이다.
도 1a∼도 1n은, GAA형 FET의 제조 공정에 있어서, 게이트와 반도체 기판 간을 절연 분리시키기 위한 공정으로부터 FET 구조를 완성시키기까지의 프로세스를 나타내는 조감도이다. 도 1a∼도 1k는, 본 실시예에 관련되는 Si/SiGe(실리콘/실리콘게르마늄)의 적층막의 에칭으로부터 제2 SiGe 희생층 제거 및 측벽 보호 절연막 제거까지를 행하는 일련의 공정을 나타내고 있다. 도 1l∼도 1m은, 제거한 제2 SiGe 희생층 영역에 게이트와 반도체 기판 간의 절연 분리를 행하기 위한 절연막(매립 절연막)을 매립하는 공정을 나타내고 있다. 도 1n은, 상기 매립 절연막(게이트-기판 간)을 포함하는 GAA형 FET 구조를 나타낸다. 도 2a∼도 2d는, 도 1d∼도 1g에서 나타내는 공정에 있어서, Si/SiGe 적층막의 하부로부터 Si 기판까지를 포함하는 영역을 확대한 단면도를 나타낸다. 도 3a∼도 3f는, 도 1c∼도 1k에 상당하는 공정에 있어서의, FET의 채널 영역 이외의 소자 분리 영역, 즉 도 1a에 나타낸 AA’선을 따른 단면에 있어서의 게이트 단면도를 나타낸다. 도 4는, 도 1a∼도 1k에 나타내는 일련의 제조 공정의 플로우도를 나타낸다.
도 1a에 있어서, 단결정 Si 기판(반도체 기판)(1) 상에 단결정 SiGe층(제1 반도체층)(3)과 단결정 Si층(제2 반도체층)(4)이 번갈아 복수 층 적층된 적층막이 형성되어 있다. 상기 SiGe층(3)과 Si층(4)의 적층막은, 최하층에 제2 SiGe 희생층(3A)을 갖고, 상기 제2 SiGe 희생층(3A) 상에 Si 희생층(4A)을 갖고, 또한 상기 Si 희생층(4A) 상에는 제1 SiGe 희생층(3B)과 Si 채널(4B)이 번갈아 반복 적층되어 있다. SiGe층(3)과 Si층(4)의 적층막은, 예를 들면, 화학 기상 성장법(CVD:Chemical Vapor Deposition) 등을 이용한 에피택셜 성장에 의해 성막하고, SiGe층(3) 내의 Ge의 조성은, 제2 SiGe 희생층(3A)과 제1 SiGe 희생층(3B)에서 동일해지도록 설계한다. 상기 Ge 조성은, 예를 들면, 15∼40%이면 된다. 제2 SiGe 희생층(3A)과 각각의 제1 SiGe 희생층(3B)은 Si 기판(1)에 격자 정합하도록 성막되어 있고, 각각의 SiGe층 내부에는 SiGe과 Si의 격자 상수의 차이에 기인하는 변형 에너지가 함유되어 있다. 제2 SiGe 희생층(3A)의 막두께, 및 제1 SiGe 희생층(3B)과 Si 채널(4B)의 반복 적층수와 각각의 막두께는, FET에 요구되는 특성과 함께, SiGe층에 함유되는 변형 에너지가, SiGe층(3) 중에 결함이 발생하는 임계 막두께를 넘지 않는 조건에서 조정될 필요가 있다. 바람직한 막두께는, 예를 들면, 제2 SiGe 희생층(3A)이 약 10∼50㎚ 정도이고, 제1 SiGe 희생층(3B)이 약 8∼20㎚ 정도이며, Si 채널(4B)이 약 5∼10㎚ 정도이다. 제1 SiGe 희생층(3B)과 Si 채널(4B)의 반복 적층수는, 예를 들면, 각각 3∼6층으로 하면 된다. 또한, Si 희생층(4A)의 막두께는, 예를 들면, 5∼20㎚ 정도로 설계하면 된다. CVD법에 의한 에피택셜 성장은, 예를 들면, 원료 가스에는 수소 희석한 모노실란(SiH4), 디실란(Si2H6), 게르만(GeH4) 등을 이용해서 행하면 된다. 또, 도 1a에서는, 최상층을 Si 채널(4B)로 하고 있지만, 제1 SiGe 희생층(3B)을 최상층으로 해도 된다.
SiGe층(3)과 Si층(4)의 적층막은, 평면에서 봤을 때, 라인 형상의 패턴으로 가공되어 있다. 그 패턴 폭은, 세선 형상의 나노와이어 채널을 형성할 경우는, 예를 들면, 약 5∼15㎚ 정도로 조정하면 되고, 시트 형상의 나노시트 채널을 형성할 경우는, 예를 들면, 약 10∼100㎚ 정도로 조정하면 된다. 나노와이어 채널은, 채널의 주변 길이가 짧기 때문에, 게이트에 의한 제어성이 높아지는 한편, 구동 전류의 전류값이 작다. 한편, 나노시트 채널은 게이트에 의한 제어성은 나노와이어에 비해서 약간 나빠지지만, 큰 구동 전류를 얻을 수 있다.
채널 형상은, 필요한 디바이스의 응용을 감안해서 결정된다. 라인 형상의 패턴은, 주기 형상 또는 그것에 준한 패턴으로 되어 있다. 예를 들면, 불화아르곤 가스(ArF)를 광원으로 하는 레이저를 이용할 경우, 패턴 주기가, 예를 들면, 40㎚ 이상 80㎚ 이하이면 자기 정합 더블 패터닝(SADP:Self-Aligned Double Patterning)을 이용할 수 있다. 또한, 패턴 주기가, 예를 들면, 20㎚ 이상 40㎚ 이하이면 자기 정합 4배 패터닝(SAQP:Self-Aligned Quadruple Patterning)을 이용할 수 있다. 또한, 파장 13.5㎚의 극단 자외선(EUV:Extreme Ultraviolet) 노광을 행할 경우에는, 패턴 주기가, 예를 들면, 40㎚까지는, 단일 노광(Single Patterning)을 이용할 수 있다. 패턴 주기가, 예를 들면, 20㎚ 이상 40㎚ 이하이면, SADP를 이용할 수 있다.
SiGe층(3)과 Si층(4)의 적층막 패턴을 형성 후, 일부가 패터닝된 Si 기판(1)의 홈 내에, 소자 분리 영역을 형성하기 위한 소자 분리(STI:Shallow Trench Isolation) 절연막(STI 절연막이라고 함)(2)을 퇴적하고, STI 절연막(2)의 에치백을 행함으로써, 도 1a에 나타내는 절연막(2)의 구조를 얻는다. STI 절연막(2)은, 예를 들면, CVD법 등을 이용해서 성막한다. STI 절연막(2)의 재료는 실리콘산화막(SiO2) 또는 실리콘산질화막(SiON)이나 실리콘카본산화막(SiCO) 등이어도 된다. 에치백 후의 STI 절연막(2)의 상면은, 임의의 장소로 설정해도 되지만, 가장 바람직한 형태로서는, 제2 SiGe 희생층(3A)의 상단과 하단 간에 위치시키기 위해, 에칭량을 조정하면 된다.
SiGe층(3)과 Si층(4)의 적층막 패턴 상에는, SiO2 또는 그것에 준하는 절연막으로 이루어지는 더미 게이트 절연막(5)과 비정질(아모퍼스) Si 또는 다결정(poly) Si로 이루어지는 더미 게이트(6), 또한 SiO2 또는 실리콘질화막(Si3N4), SiON 등의 절연막 하드 마스크(7)가 형성되어 있다. 더미 게이트 절연막(5)은, 예를 들면, CVD법을 이용해서 성막해도 되고, 열 산화법이나 플라스마 산화법을 이용해서 SiGe층(3) 및 Si층(4)을 산화하여 형성해도 된다. 더미 게이트 절연막(5)의 막두께는, 예를 들면, 1∼3㎚의 범위로 하는 것이 바람직하다. 더미 게이트(6)와 하드 마스크(7)는, 예를 들면, CVD법 등의 성막 방법을 이용해서 성막하면 된다. 더미 게이트(6)와 하드 마스크(7)의 막두께는, 예를 들면, 20∼200㎚의 범위로 조정되어 있는 것이 바람직하다. 상기 더미 게이트 절연막(5), 더미 게이트(6), 하드 마스크(7)는, SiGe층(3)과 Si층(4)의 적층막의 패턴과 수직 방향으로 패터닝된다. 상기 패터닝은, 게이트의 피치에 따라 SADP나 단일 노광 등의 방법을 구분해 사용함으로써 행한다. 예를 들면, 게이트 피치를 40∼70㎚, 더미 게이트(6)의 폭, 즉 게이트 길이를 10∼30㎚의 범위로 설정하고, 패턴을 따라 하드 마스크(7), 더미 게이트(6), 더미 게이트 절연막(5)을 에칭한다. 여기에서, 하드 마스크(7)와 더미 게이트(6)의 에칭은, 예를 들면, 드라이 에칭에 의한 수직 에칭을 이용하면 된다. 더미 게이트 절연막(5)의 에칭은, 예를 들면, 드라이 에칭 또는 웨트 에칭을 이용한 등방 에칭을 이용하면 된다. 또한, 더미 게이트 절연막(5)의 에칭은, 도 1a에 나타내는 본 공정에서는 행하지 않고, 도 1b의 스페이서 에칭 후에 행해도 된다. 하드 마스크(7), 더미 게이트(6), 더미 게이트 절연막(5)의 에칭 후, 게이트 측벽 스페이서(게이트 측벽 스페이서막)(8)를, 예를 들면, CVD법 등으로 퇴적하여, 도 1a에 나타내는 구조를 얻는다. 게이트 측벽 스페이서(8)는, 예를 들면, 저비유전율막인 SiON막이나 실리콘카본산질화막(SiOCN), 또는 SiCO막을 이용하면 된다. 게이트 측벽 스페이서(8)의 수평 방향의 막두께는, 예를 들면, 5∼15㎚의 범위로 조정한다.
도 1a에 나타내는 구조로부터, 게이트 측벽 스페이서(8)를 수직 방향으로 이방성 에칭하여, 도 1b에 나타내는 구조를 얻는다. 게이트 측벽 스페이서(8)의 이방성 에칭은, 게이트 측벽 스페이서(8)에 SiCO막을 이용한 경우는, 예를 들면, 사불화메탄(CF4)과 팔불화시클로부탄(C4F8)에 질소(N2) 가스를 첨가한 혼합 가스를 이용하면 된다. 게이트 측벽 스페이서(8)에 SiOCN막을 이용한 경우는, 게이트 측벽 스페이서(8)의 이방성 에칭은, 예를 들면, 플루오르메탄(CH3F)과 산소(O2), 헬륨(He)의 혼합 가스를 이용하면 된다. 상기 에칭은, SiGe층(3)과 Si층(4)의 적층막 패턴에 대한 선택 에칭이 되도록 하는 조건 하에서 행한다. 도 1a에서 더미 게이트 절연막(5)을 에칭하지 않았을 경우는, 상기 게이트 측벽 스페이서(8)의 에칭은, 더미 게이트 절연막(5)을 스토퍼로 하는 에칭 조건에서 행한다. 본 에칭은, 에칭 후에, 게이트 측벽 스페이서(8)의 상단이 하드 마스크(7)의 상단과 하단 간에 위치하도록 에칭량을 조정한다. 즉, 본 에칭 후에는 더미 게이트(6)의 측벽은 모두 게이트 측벽 스페이서(8)로 덮이도록 조정된다. 도 1b에 나타내는 본 공정은, 도 4의 프로세스 플로우도의 101에 상당한다.
도 1c에 있어서, 게이트 측벽 스페이서(8)의 측벽을 따라 SiGe층(3)과 Si층(4)의 적층막 패턴의 수직 방향으로의 이방성 에칭을 행한다. 이 이방성 에칭은, 제1 SiGe 희생층(3B)과 Si 채널(4B)의 적층막과 Si 희생층(4A)을 에칭하도록 에칭 시간을 조정하고, 제2 SiGe 희생층(3A)이 노출된 상태의 적층막의 구조체에서 에칭을 종료하는 것이 바람직하다. 오버 에칭에 의해, 제2 SiGe 희생층(3A)이 에칭되는 깊이는, 예를 들면, 0∼40㎚의 범위로 조정되면 된다. 본 에칭에는, 예를 들면, 염소(Cl2)나 CF4, 또는 그것에 준한 가스, 또는, 이들(Cl2와 CF4)의 혼합 가스나 이들(Cl2와 CF4)에 삼불화질소(NF3)나 O2를 함유한 가스를 이용하면 된다. 본 공정에 있어서의 SiGe층(3)과 Si층(4)의 적층막의 에칭은, 도 4의 프로세스 플로우도의 102에 상당하고, 도 1b에 나타내는 게이트 측벽 스페이서(8)의 에칭 101을 행한 후에, 동일 장치의 챔버에서, 연속해서 행해지면 된다. 또한, 도 3a에는, 본 공정 후의, FET의 채널 영역 이외의 소자 분리 영역(도 1a의 AA’선)에 있어서의 게이트 단면을 나타낸다.
그 후, ALD(Atomic Layer Deposition: 원자층 퇴적)법에 의한 성막 기술에 의해, 제1 보호 절연막(9)을 퇴적하여, 도 1d에 나타내는 구조를 얻는다. 보호 절연막(9)은, 하드 마스크(7)와 게이트 측벽 스페이서(8)의 상면 및 측벽, 노출된 제1 SiGe 희생층(3B)과 Si 채널(4B)로 이루어지는 적층막의 측벽, Si 희생층(4A)의 측벽, 제2 SiGe 희생층(3A)의 상면, 및 STI 절연막(2) 상에 퇴적한다. 보호 절연막(9)의 재료는, SiGe층(3)과 Si층(4)으로 이루어지는 적층막 및 주변의 STI 절연막(2)과의 에칭 선택비를 고려해서, 질소를 포함하는 절연막인 것이 바람직하고, 실리콘 원소와 질소 원소를 함유하는 막, 예를 들면, Si3N4막 또는 그것에 준한 SiON막 등으로 하면 된다. 보호 절연막(9)의 막두께는, 예를 들면, 약 2∼3㎚ 정도로 제어된다. ALD법은 박막을 요철이 많은 복잡한 형상에 대해서도 제어성 좋게 성막할 수 있는 이점이 있다. 보호 절연막(9)이 ALD법에 의해 성막된 Si3N4막인 경우, Si의 원료에는, 예를 들면, 비스(tert-부틸아미노)실란(Bis(tertbutylamino)silane:BTBAS)이나, 비스(디에틸아미노)실란(Bis(DiEthylAmino)Silane:BDEAS), 또는 디클로로실란(SiH2Cl2)을 이용하고, 질소의 원료에는 N2 가스 또는 N2 가스와 수소(H2) 가스의 혼합 가스, 혹은 암모니아(NH3) 가스 등, 질소를 포함하는 가스를 이용한다. 또, 보호 절연막(9)은 SiO2 등, 질소를 포함하지 않는 막을 이용해도 되고, CVD법 등에 의해 성막해도 된다. 본 공정에 있어서, 도 1d의 제1 SiGe 희생층(3B)과 Si 채널(4B)의 적층막 하부로부터 제2 SiGe 희생층(3A)까지를 포함하는 확대도를 도 2a에 나타낸다. 제1 SiGe 희생층(3B)과 Si 채널(4B)로 이루어지는 적층막과 Si 희생층(4A)의 측벽은, 패턴 저부에 있어서 수직 방향으로부터 약간 기울어진 테이퍼 형상을 갖는 것이 많다. 이것은, 도 1c에 나타내는 패턴 형성 시의 드라이 에칭의 특징을 반영하고 있고, 에칭 중에 반응 생성물 또는 원료 가스가 측벽에 퇴적하기 쉬운 것에 기인한다. 테이퍼 각은, 에칭 중의 이온 에너지, 에칭 가스, 에칭 챔버 내 압력 등에 의해 제어되지만, 하지의 제2 SiGe 희생층(3A)에의 대미지도 고려해서 조정된다. 상기 측벽과 제2 SiGe 희생층(3A) 상면의 각도(도 2a의 θ1)는, 예를 들면, 80∼90도의 범위가 된다. 도 1c에서 제1 SiGe 희생층(3B)과 Si 채널(4B)로 이루어지는 적층막과 Si 희생층(4A)에 형성된 홈 패턴의 폭은, 예를 들면 게이트 피치를 56㎚, 게이트 길이를 20㎚, 게이트 측벽 스페이서(8)의 수평 방향의 막두께를 8㎚로 하면, 20㎚가 된다. 홈 패턴의 폭은 트랜지스터의 미세화와 함께 더 축소될 것이 상정되고, 장래에는, 예를 들면, 10∼15㎚ 정도가 될 것이 예상된다. 이 경우, 상기 테이퍼각을 고려하면, 홈 저부에서의 홈 패턴의 폭은, 예를 들면, 10㎚ 정도 이하가 될 것이 상정된다. 상기와 같은 폭이 좁은 패턴에 보호 절연막(9)을 성막하면, 홈 저부에서의 수직 방향의 막두께(도 2a의 t2)는 측벽에서의 수평 방향의 막두께(도 2a의 t1)보다 두꺼워질 것이 상정된다. 패턴 측벽 상의 보호 절연막(9)의 수평 방향의 막두께 t1을, 예를 들면, 2∼3㎚로 하면, 홈 저부에서의 수직 방향의 막두께 t2는, 예를 들면, 3∼6㎚가 될 것으로 예상된다. 도 1d에 나타내는 본 공정은, 도 4의 프로세스 플로우도의 103에 상당하고, 도 1c에 나타내는 제1 SiGe 희생층(3B)과 Si 채널(4B)로 이루어지는 적층막 및 Si 희생층(4A)의 에칭 102에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다. 또한, 도 3b에는, 본 공정 후의, FET의 채널 영역 이외의 소자 분리 영역(도 1a의 AA’선)에 있어서의 게이트 단면을 나타낸다.
도 1e에 나타내는 공정에서는, 보호 절연막(9)을 수직 방향으로 에칭한다. 상기 에칭은, 하드 마스크(7), 게이트 측벽 스페이서(8), 제2 SiGe 희생층(3A), STI 절연막(2)에 대한 선택 에칭 조건에서 행한다. 예를 들면 보호 절연막(9)이 Si3N4막인 경우, 에칭 가스에는, 예를 들면, CF4나 C4F8 등의 할로겐계의 가스와 O2의 혼합 가스에 Cl2 등을 첨가한 가스, 또는 그것에 준한 가스를 이용하면 된다. 본 에칭에 의해, 제2 SiGe 희생층(3A)의 상면이 노출된다. 도 2b에, 상기 공정에서의, 제1 SiGe 희생층(3B)과 Si 채널(4B)의 적층막 하부로부터 제2 SiGe 희생층(3A)까지를 포함하는 확대도를 나타낸다. 본 에칭에서는, 홈 저부에 있어서의 보호 절연막(9)의 수직 방향의 막두께를 고려하여 에칭 시간을 결정한다. 홈 저부에 있어서의 보호 절연막(9)의 수직 방향의 막두께는, 홈 측벽에 있어서의 보호 절연막(9)의 수평 방향의 막두께보다 두껍기 때문에, 에칭 후의 홈 저부에서는, 측벽의 보호 절연막(9)도 일부 에칭 제거되어, 도 2b에 나타내는 바와 같이, Si 희생층(4A)과, 제1 SiGe 희생층(3B)의 일부가 노출될 가능성이 있다. 이 때, 보호 절연막(9)의 하부는, 도 2b에 나타내는 바와 같이 차양 구조를 갖고, Si 희생층(4A), 및 제1 SiGe 희생층(3B)과 Si 채널(4B)로 이루어지는 적층막의 측벽과 차양이 이루는 각도 θ2는 90도 이하의 예각이 된다. 도 3c에는, 본 공정 후의, FET의 채널 영역 이외의 소자 분리 영역(도 1a의 AA’선)에 있어서의 게이트 단면을 나타낸다. 보호 절연막(9)의 에칭에 있어서의 오버 에칭에 의해, STI 절연막(2)도 약간 에칭된다. 도 1e에 나타내는 본 공정은, 도 4의 프로세스 플로우도의 공정 104에 상당하고, 도 1d에 나타내는 보호 절연막(9)의 성막 공정 103에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다.
상기 공정에 이어서, ALD법을 이용해서, 제2 보호 절연막(10)을 제1 보호 절연막(9) 상에 퇴적하여, 도 1f에 나타내는 구조를 얻는다. 제1 보호 절연막(9)과 제2 보호 절연막(10)에 의해 보호 절연막의 적층막이 형성된다. 보호 절연막의 적층막에 있어서, 하층측이 제1 보호 절연막(9)이고, 상층측이 제2 보호 절연막(10)이다. 제1 보호 절연막(9)의 절연막 재료와 제2 보호 절연막(10)의 절연막 재료는 다른 절연막 재료로 되어 있다. 제2 보호 절연막(10)은, 하드 마스크(7), 게이트 측벽 스페이서(8), 및 보호 절연막(9)의 상면 및 측벽, 제2 SiGe 희생층(3A)의 상면, 및 STI 절연막(2) 상에 퇴적한다. 상기 제2 보호 절연막(10)을 퇴적한 후의, 제1 SiGe 희생층(3B)과 Si 채널(4B)의 적층막 하부로부터 제2 SiGe 희생층(3A)까지를 포함하는 확대도를, 도 2c에 나타낸다. 도 2c에 있어서, 제2 보호 절연막(10)의 수평 방향의 막두께(도 2c의 t3)는, 제1 보호 절연막(9)의 수평 방향의 막두께 t1과 동등(t3＝t1)하거나, 또는 얇게(t3＜t1) 설정하면 된다. 막두께 t1이, 예를 들면, 2∼3㎚인 경우, 막두께 t3은, 예를 들면, 1∼3㎚가 되는 것이 바람직하다. 도 2b에 나타낸 공정에서, Si 희생층(4A), 및 제1 SiGe 희생층(3B)과 Si 채널(4B)로 이루어지는 적층막의 측벽의 하부가 노출된 경우, 제2 보호 절연막(10)은, 유로(a1)를 지나는 원료 가스에 의해, 제1 보호 절연막(9)의 하부에 형성된 차양, 및 노출된 Si 희생층(4A), 및 제1 SiGe 희생층(3B)과 Si 채널(4B)로 이루어지는 적층막의 측벽 상에도 퇴적한다. 또한, 제2 보호 절연막(10)은 등방적으로 퇴적하기 때문에, 제1 보호 절연막(9)의 차양 하부에서는, 차양 하부로부터의 수직 방향으로의 성막과, Si 희생층(4A), 및 제1 SiGe 희생층(3B)과 Si 채널(4B)로 이루어지는 적층막의 측벽으로부터의 수평 방향으로의 성막이 겹쳐서, 제2 보호 절연막(10)의 막두께(도 2c의 t4)는, 제1 보호 절연막(9) 측벽 상의 제2 보호 절연막(10)의 수평 방향으로의 막두께 t3보다 두꺼워진다. 또한, 막두께 t3을 막두께 t1보다 얇게 설정함으로써, 제2 SiGe 희생층(3A) 상의, 제2 보호 절연막(10)의 수직 방향의 막두께(도 2c의 t5)는, 막두께 t3과 막두께 t1의 합계값과 동등(t3＋t1＝t5)하거나, 또는, 막두께 t3과 막두께 t1의 합계값보다 작아진다(t3＋t1＞t5). 제2 보호 절연막(10)에는, 요철이 보다 미세한 복잡한 형상에 대해서도 제어성 좋게 등방적으로 성막 가능한 막을 이용한다. 제2 보호 절연막(10)은, 알루미늄 원소와 산소 원소를 함유하는 막, 예를 들면, 산화알루미늄(Al2O3)막 또는 그것에 준한 산질화알루미늄(AlON)막 등으로 한다. Al2O3막을 성막할 경우, 알루미늄(Al)의 원료에는, 예를 들면, 트리메틸알루미늄(Trimethylaluminum [TMA]:Al(CH3)3)을 이용하고, 산소의 원료에는 기화된 물(H2O)을 이용하면 된다. Al(CH3)3로 이루어지는 전구체는, H2O 공급에 의해 표면 상에 형성된 수산기(OH기)와의 반응성이 높기 때문에, 요철을 갖는 표면 상에도 양호한 피복률로 Al2O3막을 성막하는 것이 가능해진다. 따라서, Al2O3막은, 좁은 개구부를 갖는 도 2c의 패턴 내부에도 등방적으로 성막된다. 또, 제2 보호 절연막(10)은 Al을 이용하지 않는 산화막 또는 질화막 등의 막을 이용해도 되고, CVD법 등에 의해 성막해도 된다. 도 1f 및 도 2c에 나타내는 본 공정은, 도 4의 프로세스 플로우도의 공정 105에 상당하고, 도 1e 및 도 2b에 나타내는 제1 보호 절연막(9)의 에칭 공정 104에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다. 또한, 도 3d에는, 본 공정 후의, FET의 채널 영역 이외의 소자 분리 영역(도 1a의 AA’선)에 있어서의 게이트 단면을 나타낸다.
다음으로, 도 1g에 나타내는 공정에서는, 제2 보호 절연막(10)을 수직 방향으로 에칭한다. 상기 에칭은, 제1 보호 절연막(9), 하드 마스크(7), 게이트 측벽 스페이서(8), 제2 SiGe 희생층(3A), STI 절연막(2)에 대한 선택 에칭 조건에서 행한다. 예를 들면 제2 보호 절연막(10)이 Al2O3막인 경우, 에칭 가스에는 예를 들면 삼염화붕소(BCl3)나, BCl3와 Cl2의 혼합 가스, 또는 이들에 아르곤(Ar)이나 N2, O2를 혼합 가스시킨 가스, 또는 이들에 준한 가스를 이용하면 된다. 본 에칭에 의해, 제2 SiGe 희생층(3A)의 상면이 노출된다. 도 2d에, 상기 공정에서의, 제1 SiGe 희생층(3B)과 Si 채널(4B)의 적층막 하부로부터 제2 SiGe 희생층(3A)까지를 포함하는 확대도를 나타낸다. 본 에칭 실시 시에는, 에칭 가스로부터 생성된 이온이 기판(1)에 수직 방향으로부터 비스듬한 방향으로 입사된 경우에 있어서도, 제1 보호 절연막(9) 측벽에서 반사되어, 각도를 바꾼다(도 2d의 a2). 도 2c에 나타낸 바와 같이, Si 희생층(4A), 및 제1 SiGe 희생층(3B)과 Si 채널(4B)에 형성된 개구부 패턴은, 제2 보호 절연막(10) 형성 후에는, 제1 보호 절연막(9)의 차양 근방에서 개구폭이 가장 작아진다. 이 때문에, 전술한 제1 보호 절연막(9) 측벽에서 반사된 에칭 가스 이온은, 거의 모두 제2 보호 절연막(10)의 수직 방향의 에칭에 소비되어, 상기 차양 하부의 패턴 측벽에 퇴적한 제2 보호 절연막(10)은 에칭되지 않는다. 상기 프로세스에 의해, Si 희생층(4A), 및 제1 SiGe 희생층(3B)과 Si 채널(4B)에 형성된 개구 패턴의 측벽을 보호한 채 제2 SiGe 희생층(3A)의 상부를 개구하는 것이 가능해진다. 또, 도 3e에는, 본 공정 후의, FET의 채널 영역 이외의 소자 분리 영역(도 1a의 AA’선)에 있어서의 게이트 단면을 나타낸다. 제2 보호 절연막(10)의 에칭에 있어서의 오버 에칭에 의해, STI 절연막(2)도 약간 에칭된다. 도 1g 및 도 2d에 나타내는 본 공정은, 도 4의 프로세스 플로우도의 공정 106에 상당하고, 도 1f 및 도 2c에 나타내는 제2 보호 절연막(10)의 성막 공정 105에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다. 또, 도 4의 공정 103-104, 105-106에 나타낸 사이클 프로세스(가스나 성막 조건은 바꿔도 된다)는, 2 사이클에 한정되는 것은 아니며, 복수 회 더 반복적으로 행해도 된다. 즉, 제1 공정인 성막 공정(103, 105)과 제2 공정인 에칭 공정(104, 106)의 조합을 하나의 사이클 로 생각했을 경우에, 도 4에서는, 성막 공정과 에칭 공정의 조합이 2 사이클(1 사이클째가 공정 103과 공정 104, 2 사이클째가 공정 105와 공정 106) 실시되어, 제3 공정을 구성하고 있는 것을 의미한다. 1 사이클째의 공정 103과 공정 104와, 2 사이클째의 공정 105와 공정 106에 있어서, 가스나 성막 조건은 바꿔도 된다. 또한, 성막 공정(103, 105)과 에칭 공정(104, 106)의 사이클 수는, 2 사이클에 한정되지 않으며, 복수 회 반복적으로 행해서 복수 사이클로 해도 된다.
도 1h에 나타내는 공정(제4 공정)에서, 제2 SiGe 희생층(3A)을 수직 방향으로 에칭한다. 상기 에칭은, 제2 보호 절연막(10), 제1 보호 절연막(9), 하드 마스크(7), 게이트 측벽 스페이서(8), STI 절연막(2), 및 Si 기판(1)에 대한 선택 에칭 조건에서 행한다. 에칭 가스에는, 예를 들면 HBr, CF2Cl2나 브로모트리플루오르메탄(CF3Br), 또는 HBr에 CF4를 1∼5% 정도 함유시킨 가스 등의, 할로겐계 원소를 포함하는 가스, 또는 이들의 혼합 가스나, 이들에 O2 또는 Ar이나 He 등의 희가스, 또는 N2 등의 불활성 가스 또는 이들의 혼합 가스를 가한 가스를 이용하면 된다. 가스 유량비나, 에칭 중의 이온 에너지, 에칭 가스의 조합, 에칭 챔버 내 압력 등의 조건을 조정해서, 제2 SiGe 희생층(3A)의 에칭이 수직성을 유지하고, 또한 에칭 레이트가 Si 기판(1)의 에칭 레이트의 약 1배∼10배가 되도록 조정하면 된다. 도 1h에 나타내는 본 공정은, 도 4의 프로세스 플로우도의 공정 107에 상당하고, 도 1g 및 도 2d에 나타내는 제2 보호 절연막(10)의 에칭 공정 106에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다.
다음으로, 도 1i에 나타내는 공정(제4 공정)에서, 제2 SiGe 희생층(3A)을 등방적으로 에칭 제거한다. 상기 에칭은, 제2 보호 절연막(10), 제1 보호 절연막(9), 하드 마스크(7), 게이트 측벽 스페이서(8), STI 절연막(2), 및 Si 기판(1)과 Si 희생층(4A)에 대한 선택 에칭 조건에서 행한다. 에칭 가스에는, 예를 들면 육불화황(SF6)이나 CF4, 또는 NF3 등의 불소를 포함하는 가스, 또는 이들의 혼합 가스나, 이들에 O2 또는 Ar이나 He 등의 희가스, 또는 N2 등의 불활성 가스 또는 이들의 혼합 가스를 가한 가스를 이용하면 된다. 가스 유량비나, 에칭 중의 이온 에너지, 에칭 가스의 조합, 에칭 챔버 내 압력 등의 조건을 조정해서, 제2 SiGe 희생층(3A)의 에칭이 등방성을 갖고, 또한 에칭 레이트가, 예를 들면, Si 기판(1)의 에칭 레이트의 약 1배∼200배가 되도록 조정하면 된다. 도 1i에 나타내는 본 공정은, 도 4의 프로세스 플로우도의 공정 108에 상당하고, 도 1h에 나타내는 제2 SiGe 희생층(3A)의 수직 방향의 에칭 공정 107에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다. 또한, 도 1i에 나타내는 본 공정은, 도 1h에 나타내는 제2 SiGe 희생층(3A)의 수직 방향의 에칭 공정 107을 생략하고, 도 1g에 나타내는 제2 보호 절연막(10)의 에칭 106에 이어서, 동일 장치의 챔버에서, 연속해서 행해도 된다.
도 1j에 나타내는 공정(제4 공정)에서는, Si 희생층(4A)을 등방적으로 에칭 제거한다. 상기 에칭은, 제2 보호 절연막(10), 제1 보호 절연막(9), 하드 마스크(7), 게이트 측벽 스페이서(8), STI 절연막(2), 및 제1 SiGe 희생층(3B)에 대한 선택 에칭 조건에서 행한다. 에칭 가스에는, 예를 들면 SF6나 CF4, 또는 NF3 등의 불소를 포함하는 가스나 그 혼합 가스에, H2, 또는 O2나 N2 등의 가스 또는 이들의 혼합 가스를 가한 가스를 이용하면 된다. 가스 유량비나, 에칭 중의 이온 에너지, 에칭 가스의 조합, 에칭 챔버 내 압력 등의 조건을 조정해서, Si 희생층(4A)의 에칭이 등방성을 갖고, 또한 에칭 레이트가, 예를 들면, 제1 SiGe 희생층(3B)의 에칭 레이트의 약 1배∼100배가 되도록 조정하면 된다. 도 1j에 나타내는 본 공정은, 도 4의 프로세스 플로우도의 공정 109에 상당하고, 도 1i에 나타내는 제2 SiGe 희생층(3A)의 에칭 제거 공정 108에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다.
도 1k에 나타내는 공정에서, 제2 보호 절연막(10)과 제1 보호 절연막(9)을 순차 등방 에칭으로 제거한다. 제2 보호 절연막(10)의 에칭은, 제1 보호 절연막(9), 하드 마스크(7), 게이트 측벽 스페이서(8), STI 절연막(2), 및 제1 SiGe 희생층(3B)의 하면과 Si 기판(1)에 대한 선택 에칭 조건에서 행한다. 예를 들면 제2 보호 절연막(10)이 Al2O3막인 경우, 에칭 가스에는 O2와 BCl3, 및 Ar의 혼합 가스, 또는 그것에 준한 가스를 이용하면 된다. 본 에칭은, 제2 보호 절연막(10)을 막두께분 에칭하는데 필요한 에칭 시간의 1배∼2배의 시간으로 에칭하여, 제2 보호 절연막(10)이 거의 모두 제거되는 조건 하에서 행한다. 제2 보호 절연막(10)에 이어서, 제1 보호 절연막(9)을 등방 에칭으로 제거한다. 본 에칭은, 하드 마스크(7), 게이트 측벽 스페이서(8), STI 절연막(2), 및 제1 SiGe 희생층(3B)의 하면과 측벽, 및 Si 채널(4B)과 Si 기판(1)에 대한 선택 에칭 조건에서 행한다. 예를 들면 보호 절연막(9)이 Si3N4막인 경우, 에칭 가스에는 트리플루오르메탄(CHF3) 또는 디플루오르메탄(CH2F2) 또는 CH3F 등의 가스를 이용하거나, 혹은 CF4나 C4F8 등의 플로로카본계 가스와 H2의 혼합 가스, 또는 그들에 준한 가스를 이용하면 된다. 제2 보호 절연막(10)의 에칭과 마찬가지로, 본 에칭은, 제1 보호 절연막(9)을 막두께분 에칭하는데 필요한 에칭 시간의 1배∼2배의 시간으로 에칭하여, 제1 보호 절연막(9)이 거의 모두 제거되는 조건 하에서 행한다. 본 공정에 의해, 제1 SiGe 희생층(3B)과 Si 채널(4B)의 측벽이 노출된다. 본 공정은, 도 4의 프로세스 플로우도의 공정 110에 상당하고, 도 1j에 나타내는 Si 희생층(4A)의 에칭 제거 공정 109에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다. 즉, 도 4의 게이트 측벽 스페이서 수직 에칭 공정 101(도 1b)로부터 제1, 제2 보호 절연막 등방성 에칭 제거 공정 110(도 1k)까지를 동일 장치의 챔버에서 연속적으로 행하는 것이 가능해진다. 도 3f에는, 도 1k에 대응하는 공정의, FET의 채널 영역 이외의 소자 분리 영역(도 1a의 AA’선)에 있어서의 게이트 단면을 나타낸다. 제1 보호 절연막(9)의 수직 에칭(도 1e, 도 3c), 및 제2 보호 절연막(10)의 수직 에칭(도 1g, 도 3e)에 의한 오버 에칭의 영향에 의해, STI 절연막(2)의 상면은, 인접하는 게이트 측벽 스페이서(8) 간의 극간의 영역에 있어서 만곡한 형상을 갖는다. 본 형상은, 이 후의 공정에 있어서 층간 절연막(도 1n:제2 층간 절연막(16))을 퇴적할 때에, 등방적인 막의 퇴적에 기여하기 때문에, 상기 극간의 저부에 있어서 상기 층간 절연막의 막밀도가 일정하게 유지된다. 이 때문에, 막밀도의 저하에 기인하는 층간 절연막에의 공동(空洞)의 발생 등을 억제하는 효과를 가져온다.
상기 일련의 공정에 이어서, 도 1l에 나타내는 공정에서, 매립 절연막(제1 절연막)으로서의 게이트-기판 간 분리 절연막(11)을 퇴적한다. 게이트-기판 간 분리 절연막(11)은, 예를 들면, CVD법 등을 이용해서 성막하고, 게이트-기판 간 분리 절연막(11)의 성막 후에, 하드 마스크(7)를 스토퍼로 하는 화학 기계 연마(CMP:Chemical Mechanical Polishing)로, 게이트-기판 간 분리 절연막(11)의 표면을 평탄화하는 평탄화 프로세스를 행한다. 게이트-기판 간 분리 절연막(11)의 재료는, 예를 들면, SiO2 또는 SiON이나 SiCO 등이어도 된다. 상기 성막에 의해, 제2 SiGe 희생층(3A)과 Si 희생층(4A)이 존재하고 있던 영역은 게이트-기판 간 분리 절연막(11)으로 매립된다.
이어지는 공정에서 상기 게이트-기판 간 분리 절연막(11)의 에치백을 행하여, 도 1m에 나타내는 구조를 얻는다. 에치백 후의 게이트-기판 간 분리 절연막(11)의 상면은, 예를 들면, 최하층의 제1 SiGe 희생층(3B)의 하면과 상면 사이에 위치하도록 에칭량을 조정하면 된다. 본 공정에 의해, 제1 SiGe 희생층(3B)과 Si 채널(4B)로 이루어지는 적층막과, Si 기판(1) 사이를 게이트-기판 간 분리 절연막(11)으로 분리한 구조(적층막과 Si 기판(1) 사이가 게이트-기판 간 분리 절연막(11)으로 분리된 구조)가 형성된다. 게이트-기판 간 분리 절연막(11)은, 매립 절연막(11)이라고 바꿔 말할 수 있다.
이 후, GAA형 FET 형성 프로세스를 거쳐 도 1n에 나타내는 트랜지스터 구조를 얻는다. 본 프로세스에서는, 게이트 측벽 이너 스페이서(12)의 형성, 소스 및 드레인(15)의 형성, 제2 층간 절연막(16)의 형성, 하드 마스크(7)와 더미 게이트(6), 및 더미 게이트 절연막(5)과 제1 SiGe 희생층(3B)의 에칭 제거, 게이트 절연막(13)과 게이트 금속(14)의 형성, 콘택트 배리어 금속(17)과 콘택트 금속(18)의 형성, 또한 그 후에 이어지는 후공정 금속 배선 공정으로 이루어진다.
게이트 측벽 이너 스페이서(12)는, 예를 들면, 제1 SiGe 희생층(3B)을 Si 채널(4B) 및 그 외 주변막에 대해 선택적으로 등방 에칭을 행해서 제1 SiGe 희생층(3B)의 일부를 제거하여 홈부를 형성한 후, 저비유전율막을, CVD법 등을 이용해서 성막하여 제1 SiGe 희생층(3B)에 형성한 홈부에 퇴적시키는 공정과, 저비유전율막을 등방 에칭에 의해 일부 제거하는 공정을 거쳐 형성된다. 이에 따라, 제1 SiGe 희생층(3B)의 홈부의 내부에 형성된 게이트 측벽 이너 스페이서(12)를 얻을 수 있다. 게이트 측벽 이너 스페이서(12)를 형성하는 상기 저비유전율막은, 예를 들면, SiCO막이나 SiOCN, 또는 SiON막, 및 그것에 준한 막이나 이들의 적층막을 이용하면 된다. 상기 제1 SiGe 희생층(3B)의 등방 에칭에는, 도 1i에 나타낸 제2 SiGe 희생층(3A)의 등방 에칭 시와 마찬가지의 조건을 이용하여, 제1 SiGe 희생층(3B)의 에칭량이, 예를 들면, 1∼10㎚ 정도가 되도록 에칭 시간을 조정하면 된다. 저비유전율막의 등방 에칭에는, 예를 들면 상기 저비유전율막이 SiCO막인 경우, 에칭 시 가스로서, 예를 들면, CHF3, CH2F2, CH3F나 NF3 등의 불소를 포함하는 가스와 N2나 O2의 혼합 가스, 또는 그것에 준한 가스를 이용하면 된다.
소스 및 드레인(15)은, 예를 들면, Si 채널(4B)의 측벽 상에 선택적으로 Si 또는 SiGe를 에피택셜 성장함으로써 형성한다. 패터닝을 실시함으로써, n형 FET 영역과 p형 FET 영역의 각각에 별개의 Si 또는 SiGe의 성막을 행한다. 여기에서는, n형 FET 영역에는 인(P)이나 비소(As) 등의 n형 불순물을 도핑한 Si를 선택 성장시키고, p형 FET 영역에는 보론(B) 등의 p형 불순물을 도핑한 SiGe를 선택 성장 하면 된다.
제2 층간 절연막(16)은, 예를 들면, CVD법 등을 이용해서 성막한다. 제2 층간 절연막(16)의 재료에는, 예를 들면, SiO2 또는 SiON이나 SiCO 등을 이용하면 된다. 하드 마스크(7), 더미 게이트(6), 더미 게이트 절연막(5), 및 제1 SiGe 희생층(3B)의 에칭 제거에는, 각각의 재료에 적합한 에칭 가스 및 에칭 조건을 이용한다. 하드 마스크(7)가 Si3N4막인 경우, 에칭 가스에는, 예를 들면, CHF3 또는 CH2F2 또는 CH3F 등의 가스를 이용하면 된다. poly-Si로 이루어지는 더미 게이트(6)의 에칭에는, 예를 들면, SF6나 CF4, 또는 HBr 등의 가스나 그들에 준한 가스를 이용한 드라이 에칭을 행하거나, 혹은, 수산화테트라메틸암모늄수용액(TMAH) 등을 이용한 웨트 에칭을 행하면 된다. 더미 게이트 절연막(5)은, 예를 들면, 불화수소산(HF)수용액 등을 이용한 웨트 에칭으로 제거하고, 그 후의 제1 SiGe 희생층(3B)의 에칭 제거에는, 도 1i에 나타낸 제2 SiGe 희생층(3A)의 등방 에칭 시와 마찬가지의 조건을 이용하면 된다. 게이트 절연막(13)에는, 예를 들면, 산화하프늄(HfO2)이나 Al2O3 등의 고유전체 재료나 이들 고유전체 재료의 적층막을 이용하면 된다.
게이트 금속(14)은, 예를 들면, p형 FET의 문턱값 전압을 정하는 p-일함수 제어 금속과, n형 FET의 문턱값 전압을 정하는 n-일함수 제어 금속과, 게이트 매립금속으로 형성되면 된다. p-일함수 제어 금속막에는, 예를 들면, 질화티타늄(TiN) 또는 탄탈륨질화막(TaN) 또는 이들과 동등한 일함수를 갖는 금속 화합물을 이용하면 된다. n-일함수 제어 금속막은, 예를 들면, 티타늄알루미늄(TiAl) 또는 TiAl에 탄소(C), 산소(O), 질소(N) 등이 함유된 금속 또는 이들과 동등한 일함수를 갖는 금속 화합물을 이용하면 된다. 게이트 매립 금속막은 게이트 내의 금속 저항을 저감할 목적으로 퇴적되고, 예를 들면, 텅스텐(W) 등의 재료를 이용할 수 있다. 이들 게이트 금속(14)은, 예를 들면, CVD법 또는 ALD법에 의해 성막된다.
콘택트 배리어 금속(17)과 콘택트 금속(18)은, 패터닝을 실시하여 제2 층간 절연막(16)을 부분적으로 에칭해서, n형 FET 영역과 p형 FET 영역의 소스 및 드레인(15)이 노출된 부분에 형성한다. 콘택트 배리어 금속(17)에는, 예를 들면, TiN 또는 TaN 또는 이들에 준한 금속을 이용하고, 콘택트 금속(18)에는, 예를 들면, W 또는 코발트(Co) 등을 이용하면 된다. 콘택트 배리어 금속(17)의 막두께는, 예를 들면, 1∼3㎚ 정도로 설계한다. 도 1n에 나타낸 GAA형 FET 구조에 있어서, 게이트 금속(14)과 Si 기판(1)은 게이트-기판 간 분리 절연막(11)에 의해 절연 분리되어 있어, Si 기판(1)이 기생 FET으로서 동작되는 것이 막아진다.
이러한, 게이트-반도체 기판 절연 분리막(11)을 형성하는 공정(도 1a∼도 1n에서 나타낸 공정)을, ALD 성막 기능, 및 이방성 및 등방성 에칭 제어 기능을 탑재한 플라스마 처리 장치로 행함으로써, 도 4에 나타내는 일련의 공정, 즉, 도 1b에 나타내는 게이트 측벽 스페이서 수직 에칭(도 4의 101)으로부터 도 1k에 나타내는 제1, 제2 보호 절연막 등방성 에칭 제거(도 4의 110)까지의 일관 프로세스를 동일한 플라스마 처리 장치 내에서 연속해서 처리할 수 있다. 플라스마 처리 장치로서는, 유도 결합 플라스마(ICP:Inductively Coupled Plasma)를 이용한 에칭 장치, 용량 결합 플라스마(CCP:Capacitively Coupled Plasma)를 이용한 에칭 장치, 마이크로파 전자 사이클로트론 공명(ECR:Electron Cyclotron Resonance) 플라스마를 이용한 에칭 장치 중 어느 것이어도 된다.
일례로서, 도 5에, 마이크로파 ECR 플라스마를 이용한 플라스마 처리 장치(200)의 구성을 나타낸다. 플라스마 처리 장치(200)는, 처리실(챔버)(201)을 갖고, 처리실(201)은 진공 배기구(202)를 통해 진공 배기 장치(도시하지 않음)에 접속되어 있으며, 플라스마 처리 중에는 처리실(201) 내는 0.1∼10Pa 정도의 진공으로 유지된다. 또한, 처리실(201)에는, 마이크로파를 투과시키는 역할과 처리실(201)을 기밀하게 봉지(封止)하는 역할을 갖는 창부(203)와, 또한 이온을 차폐하기 위한 다공판(204)이 배치되어 있다. 다공판(204)에 의해, 처리실(201)은 처리실(201)의 상부(201A)와 처리실(201)의 하부(201B)로 나뉘어져 있다. 창부(203)의 재질은, 마이크로파를 투과하는 재료로 이루어지고, 예를 들면 석영 등의 유전체를 이용한다. 다공판(204)은, 복수의 구멍을 갖고, 다공판(204)의 재질은, 예를 들면, 석영이나 알루미나 등의 유전체로 이루어지면 된다.
가스 공급 기구는 가스원(205), 가스 공급 장치(206), 가스 도입구(207)를 갖고, 플라스마 처리용의 원료 가스를 공급한다. 가스원(205)은 처리에 필요한 복수의 가스종을 갖는다. 가스 공급 장치(206)는 가스의 공급 및 차단을 제어하는 제어 밸브와, 가스 유량을 제어하는 매스 플로우 컨트롤러를 갖는다. 또한, 가스 도입구(207)는, 창부(203)와 다공판(204) 사이에 설치되어 있다.
처리실(201)의 상부에는 전자파를 전파하는 도파관(209)이 접속되어 있고, 도파관(209)의 단부(端部)에는 고주파 전원인 플라스마 생성용 고주파 전원(208)이 접속되어 있다. 플라스마 생성용 고주파 전원(208)은 플라스마 생성용의 전자파를 발생시키기 위한 전원이며, 예를 들면 전자파로서는 주파수 2.45GHz의 마이크로파를 이용한다. 플라스마 생성용 고주파 전원(208)으로부터 발생된 마이크로파는 도파관(209)을 전파하여, 처리실(201) 내에 입사한다. 도파관(209)이 수직 방향으로 연장되는 수직 도파관과 마이크로파의 방향을 90도 구부리는 코너를 겸한 도파관 변환기를 가짐으로써, 마이크로파는 처리실(201)에 수직으로 입사된다. 마이크로파는 창부(203)를 경유하여 처리실(201) 내를 수직으로 전파한다. 처리실(201)의 외주에 배치된 자장 발생 코일(210)은, 처리실(201)에 자장을 형성한다. 플라스마 생성용 고주파 전원(208)으로부터 발진된 마이크로파는, 자장 발생 코일(210)에 의해 형성된 자장과의 상호 작용에 의해, 처리실(201) 내에 고밀도 플라스마를 생성한다.
처리실(201)의 하방에는, 창부(203)에 대향해서 시료대(212)가 배치되어 있다. 시료대(212)의 재질에는, 예를 들면, 알루미늄이나 티타늄을 이용한다. 시료대(212)는, 시료인 반도체 기판(211)을 상면에 재치(載置)해서 유지한다. 여기에서, 도파관(209), 처리실(201), 시료대(212) 및 반도체 기판(211)의 중심축은 일치하고 있다. 또한, 시료대(212) 내부에는 반도체 기판(211)을 정전 흡착하기 위한 전극이 설치되어 있고, 직류 전압을 인가함으로써 반도체 기판(211)이 시료대(212)에 정전 흡착된다. 또한, 시료대(212)에는, 에칭의 등방성 및 이방성을 제어하기 위해 고주파 바이어스 전원(213)으로부터 고주파 전압이 인가된다. 인가하는 고주파 바이어스의 주파수는, 예를 들면, 400kHz로 하면 된다.
플라스마 처리 장치(200)의 각 기구는 제어부(220)로부터의 제어 신호(221)에 의해 제어된다. 제어부(220)는, 플라스마 처리 장치(200)가 실행하는 처리 조건(이방성 에칭 처리, 등방성 에칭 처리, ALD 성막 처리 등)에 따라, 제어 신호(221)를 이용해서 각 기구에 소정의 동작의 실행을 지시함으로써, 각 기구가 제어된다. 제어부(220)는, 예를 들면, 플라스마 생성용 고주파 전원(208)을 제어하여, 플라스마 발생을 위한 전자파의 ON-OFF를 제어한다. 또한, 제어부(220)는, 가스 공급 기구를 제어하여, 처리실(201)에 도입하는 가스의 종류, 유량 등을 조정한다. 제어부(220)는, 또한, 고주파 바이어스 전원(213)을 제어하여, 시료대(212) 상의 반도체 기판(211)에 인가되는 고주파 전압의 강도를 제어한다.
본 플라스마 처리 장치(200)를 이용해서 이방성 에칭을 행할 경우는, 제어부(220)는, 플라스마가 다공판(204) 하방의 처리실(201)의 하부(201B)에서 생성되도록, 자장 발생 코일(210)을 제어한다. 다공판(204)은 유전체로 되어 있기 때문에, 마이크로파는 다공판(204)을 통과해서, 처리실(201)의 하부(201B)에서 자장과 상호 작용하여 플라스마를 생성한다. 또한, 반도체 기판(211)으로서의 Si 기판(1)을 놓는 시료대(212)에 고주파 바이어스를 인가한다. 이에 따라, 플라스마 내의 이온은, 다공판(204) 등에 의해 차단되지 않고 Si 기판(1)에 끌어당겨져서, 수직성을 유지한 에칭이 가능해진다.
본 플라스마 처리 장치(200)를 이용해서 등방성 에칭을 행할 경우는, 제어부(220)는, 플라스마 생성 위치가 다공판(204) 상방의 처리실(201)의 상부(201A)가 되도록 자장 발생 코일(210)을 제어한다. 처리실(201)의 상부(201A)에서 생성된 플라스마 내, 이온은 다공판(204)으로 차폐되기 때문에, 처리실 하부(201B)에는 플라스마 중의 라디칼만이 공급된다. 이에 따라, 라디칼을 이용한 등방성의 에칭이 가능해진다.
본 플라스마 처리 장치(200)를 이용해서 ALD법에 의해 성막을 행할 경우는, 제어부(220)의 제어에 의한 하기 사이클 프로세스를 적용하면 된다. 예를 들면 Si3N4막을 ALD법에 의해 성막할 경우, Si의 원료인 BTBAS나 BDEAS, 또는 기체 가스 인 SiH2Cl2를 이용한다. 액체 원료인 BTBAS나 BDEAS를 이용할 경우는, 액체 원료를 기화시켜서 기체 가스로서 가스 라인에 보낸다. 원료의 기체 가스는 캐리어 가스 인 Ar과 함께 처리실(201)로 보내지고, Si의 전구체(precursor)로서 기판 표면에 흡착한다. 그 후, Ar 가스 등의 퍼지 가스를 이용해서 처리실(201) 내의 불필요한 전구체를 배기한다. 다음으로, N2 가스 또는 N2 가스와 H2 가스의 혼합 가스, 혹은 NH3 가스 등, 질소를 포함하는 가스를 처리실(201) 내에 유입해서 플라스마화하여, 기판 표면에 반응시킨다. 이 후, 처리실(201) 내에 다시 Ar 등의 불활성 가스를 유입해서 처리실(201) 내의 퍼지를 행하여, 처리실(201) 내의 불필요한 가스를 배기한다. 이 일련의 프로세스에 의해, 원리적으로는 원자층 레벨의 막두께를 갖는 Si3N4막이 기판 표면에 퇴적한다. 이 일련의 프로세스를 반복해서 실시(사이클 프로세스의 실시)함으로써, 박막의 절연막이 ALD법에 의해 성막된다. 예를 들면 Al2O3막을 ALD법에 의해 성막할 경우에는, Al의 전구체에는 Al(CH3)3를 이용하고, 산소의 원료에는 기화된 H2O를 이용해서, 상기 Si3N4의 경우와 마찬가지의 사이클 프로세스를 실시하여, Al2O3막의 성막을 행하면 된다.
[실시예 2]
실시예 2에 있어서는, 게이트-반도체 기판 절연 분리막(도 6b의 311:실시예 1의 게이트-반도체 기판 절연 분리막(11)에 대응함)을 형성할 때에, Si 채널 측벽을 보호하는 방법을 제공한다.
도 6a에는, 실시예 1에 있어서 설명한 게이트-반도체 기판 절연 분리막 형성 공정(도 1a∼도 1n에서 나타낸 공정) 중, 도 1j에 나타낸 Si 희생층(4A) 제거 후와 동일한 도면을 나타낸다. 본 실시예에서는, 도 4의 공정 101부터 공정 109, 즉 도 1b에 나타내는 게이트 측벽 스페이서 수직 에칭으로부터 도 1j에 나타내는 Si 희생층(4A)의 등방성 에칭 제거까지를 동일한 플라스마 처리 장치(200) 내에서 연속해서 처리하고, 그 후, Si 기판(1)을 플라스마 장치(200)로부터 꺼낸다.
그 후, 도 6b에 나타내는 공정에서, 게이트-기판 간 분리 절연막(311)을 퇴적하고, 하드 마스크(307)를 스토퍼로 하는 CMP로 표면의 평탄화를 행한다. 게이트-기판 간 분리 절연막(311)은, 예를 들면, CVD법 등을 이용해서 성막한다. 게이트-기판 간 분리 절연막(311)의 재료는, 예를 들면, SiO2 또는 SiON이나 SiCO 등을 이용한다. 상기 성막에 의해, 제1 SiGe 희생층(303)과 Si 기판(301) 간의 영역은 게이트-기판 간 분리 절연막(311)으로 메워지고, 또한 게이트-기판 간 분리 절연막(311)은 제1 보호 절연막(309)과 제2 보호 절연막(310)의 측벽 상에도 퇴적한다.
도 6c에 나타내는 공정에서, 게이트-기판 간 분리 절연막(311)을 수직 방향으로 에치백한다. 에치백 후의 게이트-기판 간 분리 절연막(311)의 상면은, 제2 보호 절연막(310)의 하면과 최하층의 제1 SiGe 희생층(303)의 상면 사이에 위치하도록 에칭량을 조정하면 된다. 본 에치백 시에 있어서는, 제1 SiGe 희생층(303)과 Si 채널(304)로 이루어지는 적층막의 측벽은 제1 보호 절연막(309)과 제2 보호 절연막(310)에 의해 보호되어 있기 때문에, Si 채널(304)의 측벽은 에치백 시의 이온이나 라디칼에 의한 대미지를 받지 않는다. 이 때문에, 에칭 대미지에 의한 트랜지스터 특성의 열화가 억제된 GAA형 FET의 제작이 가능해진다.
다음으로, 도 6d에 나타내는 공정에서, 제2 보호 절연막(310)과 제1 보호 절연막(309)을 순차 등방 에칭으로 제거한다. 에칭 시간 이외의 에칭 조건은, 실시예 1과 동일 조건을 이용하면 된다. 에칭 후는, 게이트-기판 간 분리 절연막(311)과 제1 SiGe 희생층(303) 간에 형성되는 홈 내를 메우도록 제2 보호 절연막(310)과 제1 보호 절연막(309)을 잔존시키면 된다. 에칭 후의 제2 보호 절연막(310)과 제1 보호 절연막(309)의 상면이 게이트-기판 간 분리 절연막(311)의 상면과 거의 일치하도록, 제2 보호 절연막(310)과 제1 보호 절연막(309) 각각의 에칭 시간을 조정한다. 잔존한 제2 보호 절연막(310)과 제1 보호 절연막(309)이 상기 홈 내에 존재함으로써, 그 후의 프로세스에 있어서, 상기 홈을 기점으로 하는 공동의 발생을 억제할 수 있다.
[실시예 3]
실시예 3에 있어서는, 게이트 측벽 이너 스페이서(실시예 1의 12)의 형성 프로세스를 간략화하는 방법을 제공한다. 도 7a∼도 7k에는 본 방법을 이용한 프로세스의 단면도, 도 8에는 본 방법을 이용한 프로세스의 플로우도를 나타낸다.
도 7a에는, 도 1c에 나타내는 제1 SiGe 희생층(3B)(도 7a에서는, 402B)과 Si 채널(4B)(도 7a에서는, 403B)로 이루어지는 적층막의 이방성 에칭 공정에 대응하는 게이트에 수직 방향의 단면도를 나타낸다. 단, Si 희생층(4A)까지 에칭하는 도 1c와는 달리, Si 희생층(403A) 상부에서 에칭을 중지한다. 본 실시예에서는, 도 7a에 있어서, 제1 SiGe 희생층(402B)과 Si 채널(403B)로 이루어지는 적층막을 수직 방향으로 에칭한 후, Si 희생층(403A)이 노출된 상태에서 에칭을 종료하는 것이 바람직하다. 오버 에칭에 의해, Si 희생층(403A)이 에칭되는 깊이는, 예를 들면, 0㎚로부터 Si 희생층(403A) 막두께의 90% 정도의 범위로 조정되면 된다. 본 공정은, 도 8의 프로세스 플로우의 502에 상당하고, 도 1b에 나타내는 게이트 측벽 스페이서(8)의 에칭(도 8의 501)에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다.
도 7b에 있어서, 제1 SiGe 희생층(402B)을 등방적으로 에칭한다. 에칭 조건은, 실시예 1과 동등한 조건을 이용하여, 하드 마스크(406), 게이트 측벽 스페이서(407), STI 절연막(도시하지 않음), 및 Si 채널(403B)과 Si 희생층(403A)에 대한 선택 에칭 조건에서 행한다. 에칭량이, 예를 들면, 1∼10㎚ 정도가 되도록 에칭 시간을 조정한다. 본 공정은, 도 8의 프로세스 플로우의 503에 상당하고, 도 7a에 나타내는 제1 SiGe 희생층(402B)과 Si 채널(403B)로 이루어지는 적층막의 이방성 에칭(도 8의 502)에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다.
도 7c에 있어서, ALD법에 의한 성막 기술에 의해, 제1 보호 절연막(408)을 퇴적한다. 제1 보호 절연막(408)은, 하드 마스크(406)와 게이트 측벽 스페이서(407)의 상면 및 측벽, 제1 SiGe 희생층(402B)과 Si 채널(403B)로 이루어지는 적층막의 측벽, Si 희생층(403A)의 상면, 및 STI 절연막(도시하지 않음) 상에 퇴적한다. 여기에서, 상기 제1 보호 절연막(408)은, 도 7b에서 제1 SiGe 희생층(402B)을 등방적으로 에칭함으로써 형성된 홈 중에도 성막되고, 당해 영역에 있어서는 노출 된 Si 채널(403B)의 상면 및 하면에도 성막된다. 제1 보호 절연막(408)의 재료는, 제1 SiGe 희생층(402B)과 Si 채널(403B)로 이루어지는 적층막과 Si 희생층(403A), 및 주변의 STI 절연막(도시하지 않음)과의 에칭 선택비를 고려해서, 질소를 포함하는 절연막인 것이 바람직하고, 예를 들면 Si3N4막 또는 그것에 준한 SiON막 등으로 한다. 제1 보호 절연막(408)의 막두께는, 예를 들면, 약 2∼3㎚ 정도로 제어된다. ALD법을 이용한 성막 조건은 실시예 1과 마찬가지로 하면 된다. 본 공정은, 도 8의 프로세스 플로우의 504에 상당하고, 도 7b에 나타내는 제1 SiGe 희생층(402B)의 등방 에칭(도 8의 503)에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다.
도 7d에 나타내는 공정에서는, 제1 보호 절연막(408)을 수직 방향으로 에칭한다. 상기 에칭은, 하드 마스크(406), 게이트 측벽 스페이서(407), Si 희생층(403A), STI 절연막(도시하지 않음)에 대한 선택 에칭 조건에서 행한다. 예를 들면 제1 보호 절연막(408)이 Si3N4막인 경우, 에칭 조건에는 실시예 1에서 나타낸 조건을 이용하면 된다. 본 공정 후, Si 희생층(403A)의 상면이 노출된다. 본 에칭 후에 Si 희생층(403A)의 잔존 막두께는, Si 희생층(403A)의 초기 막두께에 대해, 예를 들면, 10%∼100%가 되도록 에칭 조건을 제어한다. 본 공정에서의 제1 보호 절연막(408)의 에칭 후에 노출된 Si 희생층(403A)의 개구 영역과 제1 SiGe 희생층(402B) 간의 수평 방향의 거리는, 실시예 1에 있어서의 도 1e의 경우에 비해서 넓어진다. 이 때문에, 제1 보호 절연막(408)에 오버 에칭을 행해도, 도 2b에 나타낸 경우와 달리, 제1 SiGe 희생층(402B)의 측벽이 노출될 가능성은 낮다. 본 공정은, 도 8의 프로세스 플로우의 505에 상당하고, 도 7c에 나타내는 제1 보호 절연막(408)의 성막(도 8의 504)에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다.
도 7e에 나타내는 공정에서, 제2 보호 절연막(409)을 제1 보호 절연막(408) 상에 ALD법을 이용해서 성막한다. 제2 보호 절연막(409)은, 하드 마스크(406), 게이트 측벽 스페이서(407), 및 제1 보호 절연막(408)의 상면 및 측벽, Si 희생층(403A)의 상면, 및 STI 절연막(도시하지 않음) 상에 퇴적한다. 도 7c에 나타내는, 제1 보호 절연막(408)의 성막 후에, 제1 SiGe 희생층(402B)을 등방 에칭함으로 인한 홈에 기인한 극간이 잔존해 있는 경우, 본 공정에서 제2 보호 절연막(409)이 상기 극간을 메우도록 성막된다. 제2 보호 절연막(409)에는, 요철이 보다 미세한 복잡한 형상에 대해서도 제어성 좋게 등방적으로 성막 가능한 Al2O3막이나 AlON막 등을 이용한다. 예를 들면 Al2O3막을 성막할 경우에는, 실시예 1과 마찬가지의 조건을 이용하면 된다. 본 공정은, 도 8의 프로세스 플로우의 506에 상당하고, 도 7d에 나타내는 제1 보호 절연막(408)의 이방성 에칭(도 8의 505)에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다.
도 7f에 나타내는 공정에서는, 제2 보호 절연막(409)을 수직 방향으로 에칭한다. 상기 에칭은, 제1 보호 절연막(408), 하드 마스크(406), 게이트 측벽 스페이서(407), Si 희생층(403A), STI 절연막(도시하지 않음)에 대한 선택 에칭 조건에서 행한다. 예를 들면 보호 절연막(409)이 Al2O3막인 경우, 에칭 조건에는 실시예 1에서 나타낸 조건을 이용하면 된다. 본 공정 후, Si 희생층(403A)의 상면이 노출된다. 본 에칭 후에 Si 희생층(403A)의 잔존 막두께는, Si 희생층(403A)의 초기 막두께에 대해, 예를 들면, 10%∼100%가 되도록 에칭 조건을 제어한다. 도 7e의 공정에서, 제2 보호 절연막(409)을, 제1 보호 절연막(408)의 측벽에 형성된 극간을 메우도록 형성하고 있기 때문에, 본 공정에 있어서의 제2 보호 절연막(409)의 에칭, 및 본 공정 후에 이어지는 Si 희생층(403A) 및 제2 SiGe 희생층(402A)의 에칭 등에 있어서, 제2 보호 절연막(409) 측벽과 Si 채널(403B)의 측벽과의 거리를 충분히 유지할 수 있어서, Si 채널(403B)의 측벽의 모서리부는 충분히 보호된다. 제2 보호 절연막(409)이 없었을 경우는, 제1 보호 절연막(408)의 막두께가 Si 채널(403B)의 측벽의 모서리부에서 얇아졌을 때, 본 공정 및 본 공정에 이어지는 에칭 시에 Si 채널(403B)의 측벽의 모서리부가 대미지를 받을 우려가 있다. 본 공정은, 도 8의 프로세스 플로우의 507에 상당하고, 도 7e에 나타내는 제2 보호 절연막(409)의 성막(도 8의 506)에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다.
도 7g에 나타내는 공정에서는, Si 희생층(403A)과 제2 SiGe 희생층(402A)을 수직 방향으로 에칭한다. 본 에칭은, 하드 마스크(406), 게이트 측벽 스페이서(407), 및 제2 보호 절연막(409)을 마스크로 하는 이방성의 선택 에칭이 되고, Si 희생층(403A)과 제2 SiGe 희생층(402A)은 제2 보호 절연막(409)의 측벽을 따라 수직으로 에칭된다. 본 공정에서는, Si 기판(1)이 노출된 시점에서 에칭을 종료한다. 본 공정의 에칭은, 실시예 1의 도 1c에 있어서, SiGe층(3)과 Si층(4)의 적층막 패턴의 이방성 에칭을 행할 때 이용한 조건과 동일한 조건에서 행하면 된다. 본 공정은, 도 8의 프로세스 플로우의 508에 상당하고, 도 7f에 나타내는 제2 보호 절연막(409)의 이방성 에칭(도 8의 507)에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다.
도 7h에 나타내는 공정에서는, 제2 SiGe 희생층(402A)과 Si 희생층(403A)을 순차 등방 에칭으로 제거한다. 제2 SiGe 희생층(402A)의 에칭은, 제2 보호 절연막(409), 제1 보호 절연막(408), 하드 마스크(406), 게이트 측벽 스페이서(407), STI 절연막(도시하지 않음), 및 Si 희생층(403A)과 Si 기판(401)에 대한 선택 에칭 조건을 이용하여, 실시예 1의 도 1i에서 이용한 조건과 마찬가지의 조건에서 행하면 된다. Si 희생층(403A)의 에칭은, 제2 보호 절연막(409), 제1 보호 절연막(408), 하드 마스크(406), 게이트 측벽 스페이서(407), STI 절연막(도시하지 않음), 및 제2 SiGe 희생층(402B)에 대한 선택 에칭 조건을 이용하여, 실시예 1의 도 1j에서 이용한 조건과 마찬가지의 조건에서 행하면 된다. 본 공정은, 도 8의 프로세스 플로우의 509에 상당하고, 도 7g에 나타내는 Si 희생층(403A)과 제2 SiGe 희생층(402A)의 이방성 에칭(도 8의 508)에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다.
도 7i에 나타내는 공정에서, 제2 보호 절연막(409)과 제1 보호 절연막(408)을 순차 등방 에칭으로 제거한다. 제2 보호 절연막(409)의 에칭은, 제1 보호 절연막(408), 하드 마스크(406), 게이트 측벽 스페이서(407), STI 절연막(도시하지 않음), 및 제1 SiGe 희생층(402B)의 하면과 Si 기판(401)에 대한 선택 에칭 조건에서 행한다. 예를 들면 제2 보호 절연막(409)이 Al2O3막인 경우, 에칭 조건은 실시예 1의 도 1k에서 나타낸 조건을 이용하면 된다. 제1 보호 절연막(408)의 에칭은, 하드 마스크(406), 게이트 측벽 스페이서(407), STI 절연막(도시하지 않음), 제1 SiGe 희생층(402B), 및 Si 채널(403B)과 Si 기판(401)에 대한 선택 에칭 조건에서 행한다. 예를 들면 제1 보호 절연막(408)이 Si3N4막인 경우, 에칭 조건은 실시예 1의 도 1k에서 나타낸 조건을 이용하면 된다. 본 공정에 의해, 게이트 측벽 스페이서(407), 및 제1 SiGe 희생층(402B)과 Si 채널(403B)의 측벽이 노출된다. 또한, 제1 SiGe 희생층(402B)을 등방 에칭함으로써 형성된 홈의 영역에 있어서의 Si 채널(403B)의 상면과 하면도 동시에 노출된다. 본 공정은, 도 8의 프로세스 플로우도의 510에 상당하고, 도 7h에 나타내는 제2 SiGe 희생층(402A)과 Si 희생층(403A)의 에칭 제거(도 8의 509)에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다. 즉, 도 8에 나타내는 프로세스 플로우의, 게이트 측벽 스페이서 수직 에칭 501(도 1b)로부터 제1, 제2 보호 절연막 등방성 에칭 제거 510(도 7i)까지를 동일 장치의 챔버에서 연속적으로 행하는 것이 가능해진다.
다음으로, 도 7j에 나타내는 공정에서, 게이트-기판 간 분리 절연막(410)을 퇴적하고, 하드 마스크(406)를 스토퍼로 하는 CMP로 표면의 평탄화를 행한다. 게이트-기판 간 분리 절연막(410)은, 예를 들면, CVD법 등을 이용해서 성막한다. 게이트-기판 간 분리 절연막(410)의 재료는, 예를 들면, SiO2 또는 SiON이나 SiCO 등을 이용한다. 상기 성막에 의해, 제1 SiGe 희생층(402B)의 하면과 Si 기판(401) 간의 영역은 게이트-기판 간 분리 절연막(410)으로 메워지고, 또한 제1 SiGe 희생층(402B)의 측벽과 상하의 Si 채널(403B) 간에 끼워진 홈부도 게이트-기판 간 분리 절연막(410)으로 매립된다.
도 7k에 나타내는 공정에서, 게이트-기판 간 분리 절연막(410)의 수직 방향의 이방성 에칭을 행한다. 게이트-기판 간 분리 절연막(410)의 에칭은, 하드 마스크(406), 게이트 측벽 스페이서(407), STI 절연막(도시하지 않음), 및 Si 채널(403B)의 측벽에 대한 선택 에칭 조건에서 행한다. 에칭 후의 게이트-기판 간 분리 절연막(410)의 상면이, 제1 SiGe 희생층(402B)의 최하층의 하면과 상면 사이에 위치하도록 에칭 시간을 제어한다. 본 공정에 의해, 제1 SiGe 희생층(402B)의 측벽과 상하의 Si 채널(403B) 간에 끼워진 홈부는 층간 절연막(410)에 의해 메워져서, 게이트-기판 간 분리 절연막(410)의 형성과 동시에, 게이트 측벽 이너 스페이서의 형성이 가능해진다.
상술한 바와 같이, 본 실시예에서는, 게이트 측벽 이너 스페이서를 게이트-반도체 기판 절연 분리막과 동시에 형성하는 것이 가능해져서, 프로세스 공정의 간략화가 도모된다. 또한, 도 7d에서 나타낸 바와 같이, 보호 절연막의 에칭 시에 제1 SiGe 희생층(402B)이 노출되는 것이 회피된다. 또한, 본 실시예에서는, 제1 SiGe 희생층(402B)과 Si 채널(403B) 적층막의 측벽이 요철 형상을 가진 상태에서, Si 희생층(403A)과 제2 SiGe 희생층(402A)의 에칭이 행해지는 형태를 갖지만, 도 7f에서 나타낸 바와 같이, 제2 보호 절연막(409)을 설치함으로써, Si 채널(403B)의 측벽의 모서리부에의 대미지도 경감 가능해진다.
[실시예 4]
실시예 4에 있어서는, 보호 절연막을, 게이트 측벽 이너 스페이서의 보강에도 이용하는 방법을 제공한다.
도 9a에는, 실시예 3과 동일 프로세스를 이용해서, 도 7b에 나타내는 제1 SiGe 희생층(402B)의 등방 에칭을 행한 후의 단면도를 나타낸다. 본 실시예에 있어서는, 도 8의 501에 나타내는 게이트 측벽 스페이서 수직 에칭으로부터 503에 나타내는 제1 SiGe 희생막 등방성 에칭까지를 동일 장치의 챔버에서, 연속해서 행한 후에, 일단 Si 기판(601)을 장치로부터 꺼낸다.
그 후, 도 9b에 있어서, 게이트 측벽 이너 스페이서를 형성하기 위한 저비유전율막(608)을, 예를 들면, CVD법 등을 이용해서 성막한다. 저비유전율막(608)에는, 예를 들면, SiCO막이나 SiOCN, 또는 SiON막, 및 그것에 준한 막이나 이들의 적층막을 이용하면 된다. 본 공정 후, Si 기판(601)을 다시 도 9a에 나타내는 공정의 처리를 행한 플라스마 처리 장치에 투입하여, 도 9c 이하의 공정을 실시한다.
도 9c에 있어서, 상기 저비유전율막(608)의 등방 에칭을 행하여, 게이트 측벽 이너 스페이서를 형성한다. 상기 에칭은, 실시예 1과 동등한 조건을 이용하여, Si 채널(603B)의 측벽이 노출되도록 에칭 시간을 조정하면 된다. 본 에칭 후, 게이트 측벽 이너 스페이서(608)의 측벽은 만곡한 형상을 갖고 있는 것이 상정된다.
도 9d에 있어서, ALD법에 의한 성막 기술에 의해, 제1 보호 절연막(609)을 퇴적한다. 제1 보호 절연막(609)은, 하드 마스크(606)와 게이트 측벽 스페이서(607)의 상면 및 측벽, 게이트 측벽 이너 스페이서(608)의 측벽, Si 채널(603B)의 측벽, Si 희생층(603A)의 상면, 및 STI 절연막(도시하지 않음) 상에 퇴적한다. 상기 제1 보호 절연막(609)의 성막 조건은, 실시예 1의 도 1d에서 나타낸 조건과 동등한 조건을 이용하면 된다. 본 공정은, 도 9c에 나타내는 저비유전율막(608)의 등방 에칭에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다.
도 9e에 나타내는 공정에서는, 제1 보호 절연막(609)을 수직 방향으로 에칭한다. 상기 에칭은, 하드 마스크(606), 게이트 측벽 스페이서(607), Si 희생층(603A), STI 절연막(도시하지 않음)에 대한 선택 에칭 조건에서 행한다. 예를 들면 제1 보호 절연막(609)이 Si3N4막인 경우, 에칭 조건에는 실시예 1에서 나타낸 조건을 이용하면 된다. 본 공정 후, Si 희생층(603A)의 상면이 노출된다. 본 에칭 후에 Si 희생층(603A)의 잔존 막두께는, Si 희생층(603A)의 초기 막두께에 대해, 예를 들면, 10%∼100%가 되도록 에칭 조건을 제어한다.
도 9f에 나타내는 공정에서, 제2 보호 절연막(610)을 제1 보호 절연막(609) 상에 ALD법을 이용해서 성막한다. 제2 보호 절연막(610)은, 하드 마스크(606), 게이트 측벽 스페이서(607), 및 제1 보호 절연막(609)의 상면 및 측벽, Si 희생층(603A)의 상면, 및 STI 절연막(도시하지 않음) 상에 퇴적한다. 도 9d에 나타내는, 제1 보호 절연막(609)의 성막 후에, 게이트 측벽 스페이서(607)가 만곡 형상을 갖는 것에 기인한 극간이 잔존해 있는 경우, 본 공정에서 제2 보호 절연막(610)이 상기 극간을 메우도록 성막된다. 제2 보호 절연막(610)에는, 예를 들면, 요철이 보다 미세한 복잡한 형상에 대해서도 제어성 좋게 등방적으로 성막 가능한 Al2O3막이나 AlON막 등을 사용한다. 예를 들면 Al2O3막을 성막할 경우에는, 실시예 1과 마찬가지의 조건을 이용하면 된다. 본 공정은, 도 9e에 나타내는 제1 보호 절연막(609)의 이방성 에칭에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다.
도 9g에 나타내는 공정에서는, 제2 보호 절연막(610)을 수직 방향으로 에칭한다. 상기 에칭은, 제1 보호 절연막(609), 하드 마스크(606), 게이트 측벽 스페이서(607), Si 희생층(603A), STI 절연막(도시하지 않음)에 대한 선택 에칭 조건에서 행한다. 예를 들면 보호 절연막(610)이 Al2O3막인 경우, 에칭 조건에는 실시예 1에서 나타낸 조건을 이용하면 된다. 본 공정 후, Si 희생층(603A)의 상면이 노출된다. 본 에칭 후에 Si 희생층(603A)의 잔존 막두께는, 예를 들면, Si 희생층(603A)의 초기 막두께에 대해 10%∼100%가 되도록 에칭 조건을 제어한다. 본 공정은, 도 9f에 나타내는 제2 보호 절연막(610)의 성막에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다.
도 9h에 나타내는 공정에서는, Si 희생층(603A)과 제2 SiGe 희생층(602A)을 수직 방향으로 에칭한다. 본 에칭은, 하드 마스크(606), 게이트 측벽 스페이서(607), 및 제2 보호 절연막(610)을 마스크로 하는 이방성의 선택 에칭이 되고, Si 희생층(603A)과 제2 SiGe 희생층(602A)은 제2 보호 절연막(610)의 측벽을 따라 수직으로 에칭된다. 본 공정에서는, Si 기판(601)이 노출된 시점에서 에칭을 종료한다. 본 공정의 에칭은, 실시예 1의 도 1c에 있어서, SiGe층(3)과 Si층(4)의 적층막 패턴의 이방성 에칭을 행할 때에 이용한 조건과 동일한 조건에서 행하면 된다. 본 공정은, 도 9g에 나타내는 제2 보호 절연막(610)의 이방성 에칭에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다.
도 9i에 나타내는 공정에서는, 제2 SiGe 희생층(602A)과 Si 희생층(603A)을 순차 등방 에칭으로 제거한다. 제2 SiGe 희생층(602A)의 에칭은, 제2 보호 절연막(609), 제1 보호 절연막(608), 하드 마스크(606), 게이트 측벽 스페이서(607), STI 절연막(도시하지 않음), 및 Si 희생층(603A)과 Si 기판(601)에 대한 선택 에칭 조건을 이용하여, 실시예 1의 도 1i에서 이용한 조건과 마찬가지의 조건에서 행하면 된다. Si 희생층(603A)의 에칭은, 제2 보호 절연막(610), 제1 보호 절연막(609), 하드 마스크(606), 게이트 측벽 스페이서(607), 게이트 측벽 이너 스페이서(608), STI 절연막(도시하지 않음), 및 제1 SiGe 희생층(602B)에 대한 선택 에칭 조건을 이용하여, 실시예 1의 도 1j에서 이용한 조건과 마찬가지의 조건에서 행하면 된다. 본 공정은, 도 9h에 나타내는 Si 희생층(603A)과 제2 SiGe 희생층(602A)의 이방성 에칭에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다.
도 9j에 나타내는 공정에서, 제2 보호 절연막(610)과 제1 보호 절연막(609)의 등방 에칭을 순차 행한다. 제2 보호 절연막(610)의 에칭은, 제1 보호 절연막(609), 하드 마스크(606), 게이트 측벽 스페이서(607), STI 절연막(도시하지 않음), 및 제1 SiGe 희생층(602B)의 하면과 Si 기판(601)에 대한 선택 에칭 조건에서 행한다. 예를 들면 제2 보호 절연막(610)이 Al2O3막인 경우, 에칭 조건은 실시예 1의 도 1k에서 나타낸 조건을 이용하면 된다. 여기에서, 제2 보호 절연막(610)의 등방 에칭은, 에칭 후에 제1 보호 절연막(609)의 측벽이 노출되도록 에칭 시간을 조정하여 행해지지만, 게이트 측벽 이너 스페이서(608)의 측벽의 만곡 형상에 기인하는 극간에 매립된 제2 보호 절연막(610)은 잔존하도록 조정되는 것이 바람직하다. 제1 보호 절연막(609)의 에칭은, 제2 보호 절연막(610), 하드 마스크(606), 게이트 측벽 스페이서(607), STI 절연막(도시하지 않음), 게이트 측벽 이너 스페이서(608), 제1 SiGe 희생층(602B)의 하면, 및 Si 채널(603B)과 Si 기판(601)에 대한 선택 에칭 조건에서 행한다. 예를 들면 제1 보호 절연막(609)이 Si3N4막인 경우, 에칭 조건은 실시예 1의 도 1k에서 나타낸 조건을 이용하면 된다. 본 공정에 있어서의 에칭에서는, 게이트 측벽 스페이서(607), 게이트 측벽 이너 스페이서(608), Si 채널(603B)의 측벽이 노출되도록 에칭 시간을 조정하지만, 게이트 측벽 이너 스페이서(608)의 측벽의 만곡 형상에 기인하는 극간에 매립된 제2 보호 절연막(610)과 제1 보호 절연막(609)은 잔존하도록 조정되는 것이 바람직하다. 본 공정은, 도 9i에 나타내는 제2 SiGe 희생층(602A)과 Si 희생층(603A)의 에칭 제거 공정에 이어서, 동일 장치의 챔버에서, 연속해서 행해지면 된다. 즉, 도 9c에 나타내는, 게이트 측벽 이너 스페이서(608) 형성을 위한 저유전율막의 등방 에칭으로부터 도 9j에 나타내는 제2 보호 절연막(610)과 제1 보호 절연막(609)의 등방 에칭까지를 동일 장치의 챔버에서 연속적으로 행하는 것이 가능해진다.
이 후, 실시예 1의 도 1l 이후에 나타낸 프로세스를 실시함으로써 GAA형 FET이 완성된다. 본 실시예에 의해 제작된 GAA형 FET은, 게이트 측벽 이너 스페이서(608)의 오목부가 제2 보호 절연막(610)과 제1 보호 절연막(609)으로 메워져 있기 때문에, 게이트 측벽 이너 스페이서(608)의 오목부 형상에 기인하여 발생하는 미세공이 초래하는 전류 리크 등을 회피하는 것이 가능해진다.
1, 301, 401, 601: 실리콘 기판, 2, 302: 소자 분리(STI) 절연막, 3: 단결정 실리콘게르마늄층, 3A, 402A, 602A: 제2 실리콘게르마늄 희생층, 3B, 303, 402B, 602B: 제1 실리콘게르마늄 희생층, 4: 단결정 실리콘층, 4A, 403A, 603A: 실리콘 희생층, 4B, 304, 403B, 603B: 실리콘 채널층, 5, 305, 404, 604: 더미 게이트 절연막, 6, 306, 405, 605: 다결정 실리콘 더미 게이트, 7, 307, 406, 606: 하드 마스크, 8, 308, 407, 607: 게이트 측벽 스페이서, 9, 309, 408, 609: 제1 보호 절연막, 10, 310, 409, 610: 제2 보호 절연막, 11, 311, 410: 게이트-기판 간 분리 절연막, 12, 608: 게이트 측벽 이너 스페이서, 13: 게이트 절연막, 14: 게이트 금속, 15: 소스/드레인, 16: 제2 층간 절연막, 17: 콘택트 배리어 금속, 18: 콘택트 금속, 101, 501: 게이트 측벽 스페이서 수직 에칭 공정, 102, 502: 실리콘/실리콘게르마늄 적층막 수직 에칭 공정, 503: 제1 SiGe 희생막 등방성 에칭, 103, 504: 제1 보호 절연막 퇴적 공정, 104, 505: 제1 보호 절연막 수직 에칭 공정, 105, 506: 제2 보호 절연막 퇴적 공정, 106, 507: 제2 보호 절연막 수직 에칭 공정, 107: 제2 실리콘게르마늄 희생막 이방성 에칭 공정, 108: 제2 실리콘게르마늄 희생막 등방성 에칭 공정, 109: 실리콘 희생막 등방성 에칭 공정, 508: 실리콘 희생막/제2 실리콘게르마늄 희생막 이방성 에칭, 509: 실리콘 희생막/제2 실리콘게르마늄 희생막 등방성 에칭, 110, 510: 제1/제2 보호 절연막 등방성 에칭 공정, 201: 처리실(챔버), 201A: 처리실 상부 영역, 201B: 처리실 하부 영역, 202: 진공 배기구, 203: 창부, 204: 다공판, 205: 가스원, 206: 가스 공급 장치, 207: 가스 도입구, 208: 플라스마 생성용 고주파 전원, 209: 도파관, 210: 자장 발생 코일, 211: 반도체 기판, 212: 시료대, 213: 고주파 바이어스 전원, 220: 제어부, 221: 제어 신호, t1: 제1 보호 절연막의 수평 방향 막두께, t2: 홈 저부에 있어서의 제1 보호 절연막의 수직 방향 막두께, t3: 제2 보호 절연막의 수평 방향 막두께, t4: 홈 저부에 있어서의 제2 보호 절연막의 수평 방향 막두께, t5: 홈 저부에 있어서의 제2 보호 절연막의 수직 방향 막두께, θ1: 실리콘/실리콘게르마늄 적층막 측벽과 제2 실리콘게르마늄 희생층(3A) 상면이 이루는 각도, θ2: 실리콘/실리콘게르마늄 적층막 측벽과 에칭 후의 제1 보호 절연막 하면이 이루는 각도, a1: 제2 보호 절연막 형성 시의 원료 가스 유로, a2: 제2 보호 절연막 에칭 시의 이온 조사 경로

Claims (15)

  1. 게이트 형성 영역에 세선(細線) 형상 또는 시트 형상의 채널이 기판에 수직인 방향으로 적층되는 적층 채널을 갖고, 게이트와 반도체 기판이 절연막에 의해 절연 분리된 반도체 장치의 제조 방법으로서,
    상기 반도체 장치는, 상기 반도체 기판 상에 제1 반도체층과 제2 반도체층이 번갈아 복수 층 적층된 적층막을 갖고, 또한 상기 적층막 상에 상기 게이트 및 게이트 측벽 스페이서막이 형성되며, 상기 게이트 측벽 스페이서막을 따라 상기 적층막의 일부가 에칭 제거되고, 또한 최하층의 제1 반도체층의 일부 또는 모두, 혹은 최하층의 제1 반도체층 상에 형성된 최하층의 제2 반도체층의 일부 또는 모두가 에칭되지 않고 남겨진 구조체를 갖고 있고,
    상기 에칭에 의해 형성된 상기 제1 반도체층과 상기 제2 반도체층으로 이루어지는 상기 적층막의 측벽에 보호 절연막을 퇴적하는 제1 공정과,
    상기 보호 절연막을 수직 방향으로 이방성 에칭하여, 상기 최하층의 제1 반도체층 또는 상기 최하층의 제2 반도체층의 표면을 노출시키는 제2 공정과,
    상기 제1 공정과 상기 제2 공정을, 상기 보호 절연막과는 다른 절연막 재료를 이용해서 복수 회 반복하여, 상기 보호 절연막과 상기 보호 절연막과 다른 복수의 보호 절연막으로 이루어지는 보호 절연막의 적층막을 상기 측벽 상에 형성하는 제3 공정과,
    상기 최하층의 제1 반도체층, 또는 상기 최하층의 제1 반도체층과 상기 최하층의 제2 반도체층을 에칭 제거하는 제4 공정을 갖는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 공정 내지 상기 제4 공정을, 동일한 플라스마 처리 장치 내에서 연속해서 행하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 기판은 실리콘이고, 상기 제1 반도체층은 실리콘게르마늄이며,상기 제2 반도체층은 실리콘인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 보호 절연막의 적층막 중, 상기 제1 반도체층과 상기 제2 반도체층으로 이루어지는 상기 적층막의 측벽에 접하는 막이 실리콘 원소와 질소 원소를 함유하는 막으로 구성되고, 상기 보호 절연막의 상기 적층막 중, 상층측에 위치하는 막이 알루미늄 원소와 산소 원소를 함유하는 막으로 구성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제2 공정 후에, 상기 최하층의 제1 반도체층 상에 적층된 2층째 이후의 제1 반도체층의 측벽이 노출되고, 상기 측벽은 상기 제3 공정에서 형성된 상기 보호 절연막의 상기 적층막에 의해 덮이는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 게이트 측벽 스페이서막을 형성하기 위한, 상기 게이트 측벽 스페이서막의 수직 에칭과, 상기 제1 반도체층과 상기 제2 반도체층으로 이루어지는 상기 적층막의 일부를 수직 에칭에 의해 제거하는 공정과, 상기 제1 공정 내지 상기 제4 공정과, 상기 보호 절연막의 상기 적층막을 등방 에칭에 의해 제거하는 공정을 동일한 플라스마 처리 장치 내에서 연속해서 행하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 게이트 측벽 스페이서막을 형성하기 위한, 상기 게이트 측벽 스페이서막의 수직 에칭과, 상기 제1 반도체층과 상기 제2 반도체층으로 이루어지는 상기 적층막의 일부를 수직 에칭에 의해 제거하는 공정과, 상기 제1 공정 내지 상기 제4 공정을 동일한 플라스마 처리 장치 내에서 연속해서 행하고, 그 후의 공정에서 상기 게이트와 상기 반도체 기판을 절연 분리하기 위한 제1 절연막을 퇴적해서 수직 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 반도체층과 상기 제2 반도체층으로 이루어지는 상기 적층막의 일부를 수직 에칭에 의해 제거한 후, 최하층 이외의 상기 제1 반도체층의 측벽을 등방 에칭하고, 그 후, 상기 제1 공정 내지 상기 제4 공정 및 상기 보호 절연막의 상기 적층막을 등방 에칭에 의해 제거하는 공정을 동일한 플라스마 처리 장치 내에서 연속해서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 반도체층과 상기 제2 반도체층으로 이루어지는 상기 적층막의 일부를 수직 에칭에 의해 제거한 후, 최하층 이외의 상기 제1 반도체층의 측벽을 등방 에칭하고, 상기 등방 에칭에 의해 형성된 홈부에 저유전율막을 퇴적하는 공정을 갖고,
    상기 저유전율막을 등방 에칭에 의해 일부 제거하고, 상기 홈부에 상기 저유전율막으로 이루어지는 게이트 측벽 이너 스페이서를 형성하는 공정과, 상기 제1 공정 내지 상기 제4 공정과, 상기 보호 절연막의 상기 적층막을 등방 에칭에 의해 일부 제거하는 공정을 동일한 플라스마 처리 장치 내에서 연속해서 행하고, 상기 연속 공정 후에는, 상기 보호 절연막의 상기 적층막이 상기 게이트 측벽 이너 스페이서의 측벽에 형성된 극간을 메우고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판 상에 제1 반도체층과 제2 반도체층이 번갈아 복수 층 적층된 적층막을 갖고, 또한 상기 적층막 상에 게이트 및 게이트 측벽 스페이서막이 형성되며, 상기 게이트 측벽 스페이서막을 따라 상기 적층막의 일부가 에칭 제거되고, 또한 최하층의 제1 반도체층의 일부 또는 모두, 혹은, 상기 최하층의 제1 반도체층 상에 형성된 최하층의 제2 반도체층의 일부 또는 모두가 에칭되지 않고 남겨진 구조체에 대해 플라스마 처리를 행하는 플라스마 처리 방법으로서,
    상기 에칭에 의해 형성된 상기 제1 반도체층과 상기 제2 반도체층으로 이루어지는 상기 적층막의 측벽에 보호 절연막을 퇴적하는 제1 공정과,
    상기 보호 절연막을 수직 방향으로 이방성 에칭하여, 상기 최하층의 제1 반도체층 또는 상기 최하층의 제2 반도체층의 표면을 노출시키는 제2 공정과,
    상기 제1 공정과 상기 제2 공정을, 상기 보호 절연막과는 다른 절연막 재료를 이용해서 복수 회 반복하여, 보호 절연막의 적층막을 상기 측벽 상에 형성하는 제3 공정과,
    상기 최하층의 제1 반도체층, 또는 상기 최하층의 제1 반도체층과 상기 최하층의 제2 반도체층을 등방 에칭에 의해 제거하는 제4 공정을 연속해서 실행하는,
    플라스마 처리 방법.
  11. 제10항에 있어서,
    상기 게이트 측벽 스페이서막을 형성하기 위한, 상기 게이트 측벽 스페이서막의 수직 에칭과, 상기 제1 반도체층과 상기 제2 반도체층으로 이루어지는 상기 적층막의 일부를 수직 에칭에 의해 제거하는 공정과, 상기 제1 공정 내지 상기 제4 공정과, 상기 보호 절연막의 상기 적층막을 등방 에칭에 의해 제거하는 공정을 하나의 플라스마 처리 장치 내에 있어서 연속해서 실행하는, 플라스마 처리 방법.
  12. 제10항에 있어서,
    상기 게이트 측벽 스페이서막을 형성하기 위한, 상기 게이트 측벽 스페이서막의 수직 에칭과, 상기 제1 반도체층과 상기 제2 반도체층으로 이루어지는 상기 적층막의 일부를 수직 에칭에 의해 제거하는 공정과, 상기 제1 공정 내지 상기 제4 공정을 하나의 플라스마 처리 장치 내에 있어서 연속해서 실행하는, 플라스마 처리 방법.
  13. 제10항에 있어서,
    상기 제1 반도체층과 상기 제2 반도체층으로 이루어지는 상기 적층막의 일부를 수직 에칭에 의해 제거한 후, 상기 최하층의 상기 제1 반도체층 이외의 상기 제1 반도체층의 측벽을 등방 에칭하고, 그 후, 상기 제1 공정 내지 상기 제4 공정 및 상기 보호 절연막의 적층막을 등방 에칭에 의해 제거하는 공정을 하나의 플라스마 처리 장치 내에 있어서 연속해서 실행하는, 플라스마 처리 방법.
  14. 제10항에 있어서,
    상기 제1 반도체층과 상기 제2 반도체층으로 이루어지는 상기 적층막의 일부를 수직 에칭에 의해 제거한 후, 상기 최하층의 상기 제1 반도체층 이외의 상기 제1 반도체층의 측벽을 등방 에칭하고, 상기 등방 에칭에 의해 형성된 홈부에 저유전율막을 퇴적하는 공정을 갖고,
    상기 저유전율막을 등방 에칭에 의해 일부 제거하고, 상기 홈부에 상기 저유전율막으로 구성된 게이트 측벽 이너 스페이서를 형성하는 공정과, 상기 제1 공정 내지 상기 제4 공정과, 상기 보호 절연막의 상기 적층막을 등방 에칭에 의해 일부 제거하는 공정을 하나의 플라스마 처리 장치 내에 있어서 연속해서 실행하는, 플라스마 처리 방법.
  15. 제10항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1 공정 및 상기 제3 공정에 있어서, ALD법에 의해 상기 보호 절연막을 퇴적시키는, 플라스마 처리 방법.
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