TWI803195B - 半導體元件的製造方法 - Google Patents

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TWI803195B
TWI803195B TW111105690A TW111105690A TWI803195B TW I803195 B TWI803195 B TW I803195B TW 111105690 A TW111105690 A TW 111105690A TW 111105690 A TW111105690 A TW 111105690A TW I803195 B TWI803195 B TW I803195B
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張哲豪
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台灣積體電路製造股份有限公司
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Abstract

實施方式提供對於沉積在源極/汲極凹槽中的介電層的處理製程。該處理製程改變介電層的水平部位的蝕刻選擇性，以使介電層的水平部位具有低於介電層的垂直部位的蝕刻速率。藉由濕式蝕刻製程去除垂直部位，以在源極/汲極凹槽的底部留下介電層的一部位。

Description

半導體元件的製造方法
本揭露係有關於一種半導體元件的製造方法。
半導體元件用於各種電子應用，例如個人電腦、行動電話、數位相機和其他電子設備。半導體元件通常藉由在半導體基材上方依序地沉積絕緣或介電層、導電層和材料的半導體層來製造，並使用光刻圖案化各種材料層以在其上形成電路組件和元件。
半導體產業藉由不斷減少最小特徵尺寸來持續改善各種電子部件(例如電晶體、二極體、電阻器、電容器等)的積體密度，允許更多部件被整合至給定區域中。然而，隨著最小特徵尺寸減少，出現需要解決的其他問題。
在本揭露的一些實施方式中，一種半導體元件的製造方法包含：蝕刻第一源極/汲極凹槽於與虛設閘極相鄰之半導體鰭片中，第一源極/汲極凹槽暴露第一奈米結構與第 二奈米結構之側壁，第一奈米結構位於第二奈米結構上方；形成第一側壁間隔件於第一奈米結構之側壁凹槽中；沉積第一介電層於虛設閘極上方且於第一源極/汲極凹槽中，第一介電層之第一部位為在第一源極/汲極凹槽之底部的水平部位，第一介電層之第二部位為在第一源極/汲極凹槽之側壁上的垂直部位，第一介電層之第一部位與第二部位具有一致的蝕刻速率；進行處理製程於第一介電層上，處理製程修改第一介電層的蝕刻速率，使得第一介電層之第一部位具有與第一介電層之第二部位不同的蝕刻速率；以及進行第一介電層之濕式蝕刻，濕式蝕刻以比去除第一介電層之第一部位更大的速率去除第一介電層之第二部位。
在本揭露的一些實施方式中，一種半導體元件的製造方法包含：提供先驅物氣體至工件之第一凹槽；自反應性氣體產生第一電漿，並且提供第一電漿至工件之第一凹槽，第一電漿與先驅物氣體反應形成沉積層；藉由自處理氣體產生第二電漿以處理沉積層，並且提供第二電漿至工件之第一凹槽，第二電漿改變第一凹槽中之沉積層的水平部位之蝕刻速率選擇性；以及蝕刻第一凹槽中的沉積層以去除沉積層之垂直部位，其中沉積層之水平部位之蝕刻速率小於沉積層之垂直部位之蝕刻速率。
在本揭露的一些實施方式中，一種半導體元件的製造方法包含：沉積第一介電層於半導體鰭片的第一凹槽中，第一凹槽暴露第一奈米結構和第二奈米結構，第一介電層具有側壁部位從閘極結構之頂部沿著閘極結構延伸進入第 一凹槽的側面，第一介電層在第一凹槽的底部具有底部部位，底部部位具有頂至底厚度大於側壁部位之側至側厚度；以電漿氣體處理處理第一介電層，電漿氣體處理導致底部部位對於第一蝕刻劑之蝕刻選擇性改變；以及藉由第一蝕刻劑蝕刻第一介電層，蝕刻以比去除底部部位大的蝕刻速率去除第一介電層的側壁部位。
20:分隔物
50:基材
50N:n型區域
50P:p型區域
51,51A,51B,51C:第一半導體層
52,52A,52B,52C:第一奈米結構
53,53A,53B,53C:第二半導體層
54,54A,54B,54C:第二奈米結構
55:奈米結構
64:多層堆疊
66:鰭片
68:STI區
70:虛擬介電層
71:虛擬閘極介電質
72:虛擬閘極層
74:遮罩層
76,76A,76B,76C,76D,76E:虛擬閘極
78:遮罩
80:第一間隔層
81:第一間隔件
82:第二間隔層
83:第二間隔件
86,86A,86B,86C,86D:第一凹槽
90:第一內間隔件
92:磊晶源極/汲極區域
92A:第一半導體材料層
92B:第二半導體材料層
92C:第三半導體材料層
93:沉積製程
97:介電層
97’:介電層已處理部位
98:第二凹槽
99:處理製程
101:蝕刻製程
103:虛設閘極介電質蓋
105:凹槽介電層
109:CESL
111:第一ILD
113:閘極介電層
115,115N,115P:閘電極
117:閘遮罩
118:導電材料
119:第二ILD
121:矽化物區
122:接點
124:接點
200,205,210,215,220,225,230,235,240:製程流程
A-A’,B-B’,C-C’:參考剖面
d1,d2,d3,d4:深度
s1,s2:間距
w1,w2,w3,w4:寬度
當結合圖式閱讀時，得以自以下詳細描述最佳地理解本揭露。需強調的是，根據本領域之標準實務，各種特徵並未按比例繪製。事實上，為了論述清楚起見，可任意地增加或減少各種特徵之尺寸。
第1圖繪示根據一些實施方式的奈米結構場效應電晶體(nanostructure field-effect transistor,nano-FET)的一實施例之三維視圖。
第2圖、第3圖、第4圖、第5圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第16C圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第19C圖、第20A圖、第20B圖和第20C圖為根據一些實施方式的在nano-FET的製造中的中間階段的剖面圖。
第12A圖、第12B圖和第12C圖繪示根據一些實施方式的可能使用的沉積和處理製程流程。
第13C圖繪示根據一些實施方式的處理製程。
第21A圖、第21B圖和第21C圖為根據一些實施方式的nano-FET的剖面圖。
以下揭露內容提供用於實施本揭露之不同特徵的許多不同實施方式或實施例。以下描述部件和排列之特定實施方式以簡化本揭露。當然，此些僅為實施方式，且並不意欲為限制。舉例來說，在以下敘述中，形成第一特徵在第二特徵上方或之上可以包含第一和第二特徵直接接觸形成的實施方式，並且還可以包含在第一和第二特徵之間形成附加特徵的實施方式，使得第一和第二特徵可以不直接接觸。此外，本揭露可以在各個實施方式中重複參考數字和/或字母。該重複是出於簡單和清楚的目的，並且其本身並不指示所敘述的各種實施方式和/或配置之間的關係。
此外，為了便於描述，可在本文中使用像是「在......下面(beneath)」、「在......下方(below)」、「下部(lower)」、「在......之上(above)」、「上部(upper)」及其類似術語之空間相對術語，以描述如諸圖中所繪示之一個元件或特徵與另一(另一些)元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元 件在使用中或操作中之不同定向。元件可以其他方向(旋轉90度或以其他方向)，且可同樣相應地解釋本文中所使用之空間相對描述詞。
實施方式提供一種處理，以調整沉積介電層的蝕刻選擇性。此處理可以在週期性沉積製程期間和/或之後提供，在nano-FET的凹槽中形成介電層。在此處理之後，在凹槽底部中的介電層被緻密化，並且相比於在凹槽的側壁上之相同材料具有增加的蝕刻選擇性。舉例來說，介電層的側壁部位的濕式蝕刻速率可能是介電層的底部部位的濕式蝕刻速率的五倍。此處理提供電漿使在介電層中發現的氯原子被氫原子代替。
以下在特定上下文中描述的實施方式，包括nano-FET的晶片。然而，可以將各種實施例應用於包含用來代替nano-FET或與nano-FET組合的其他類型之電晶體的晶片，其他類型之電晶體例如鰭式場效應電晶體(fin field-effect transistor,FinFET)、平面電晶體等。
第1圖繪示根據一些實施方式的nano-FET的一實施例之三維視圖，nano-FET例如奈米線場效應電晶體(nanowire FET)、奈米薄片場效應電晶體(nanosheet FET)等。這些nano-FET包括在基材50(例如半導體基材)上之鰭片66上方的奈米結構55(例如奈米薄片、奈米線等)，其中奈米結構55用作nano-FET的溝道區。奈米結構55可能包括p型奈米結構、n型奈米結構或其組合。 隔離區68設置在相鄰的鰭片66之間，鰭片66可能突出於鄰近的隔離區68上方或從鄰近的隔離區68之間突出。儘管隔離區68被描述/繪示為與基材50分離，但如此處所用，術語「基材」可能指稱單獨的半導體基材或半導體基材與隔離區的組合。此外，儘管鰭片66的底部部位被繪示為與基材50連續的單一材料，但鰭片66的底部部位和/或基材50可能包括單一或多種材料。在上下文中，鰭片66指稱在鄰近的隔離區68之間延伸的部位。
閘極介電層113位於鰭片66的頂表面上方，並且沿著奈米結構55的頂表面、側壁和底表面。閘電極115位於閘極介電層113上方。磊晶源極/汲極區域92設置於在閘極介電層113與閘電極115的相對側上之鰭片66上。
第1圖進一步繪示隨後的圖式中使用的參考剖面。參考剖面A-A’沿著閘電極98的縱軸，並且在，舉例來說，垂直於nano-FET的磊晶源極/汲極區域92之間的電流方向之方向上。參考剖面B-B’垂直於參考剖面A-A’且平行於nano-FET的鰭片66的縱軸，並且在，舉例來說，nano-FET的磊晶源極/汲極區域92之間的電流方向之方向上。參考剖面C-C’平行於參考剖面A-A’且延伸通過nano-FET的磊晶源極/汲極區域92。為了清楚起見，隨後的圖式參照這些參考剖面。
此處論述之實施方式是在使用後閘極製程形成的nano-FET的上下文中論述的。在另一些實施方式中，可 以使用前閘極製程。此外，一些實施方式考慮在平面元件(例如平面場效電晶體)中或在FinFET中使用的方面。
第2圖至第20C圖為根據一些實施方式的在nano-FET的製造中的中間階段的剖面圖。第2圖至第5圖、第6A圖、第16A圖、第17A圖、第18A圖、第19A圖和第20A圖繪示第1圖中所繪示的參考剖面A-A’。第6B圖、第7B圖、第8B圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖和第20B圖繪示第1圖中所繪示的參考剖面B-B’。第7A圖、第8A圖、第9A圖、第15A圖、第16C圖、第19C圖和第20C圖繪示第1圖中所繪示的參考剖面C-C’。
在第2圖中，提供了基材50。基材50可能為摻雜(例如用p型或n型摻雜物)或未摻雜的半導體基材，例如主體半導體、絕緣層上半導體(semiconductor-on-insulator,SOI)基材等。基材50可能為晶圓(例如矽晶圓)。SOI基材通常是在絕緣層上形成的一層半導體材料。舉例來說，絕緣層可能為埋藏氧化物(buried oxide,BOX)層、氧化矽層等。絕緣層提供於基材50上，通常是矽基材或玻璃基材。也可以使用其他基材，例如多層基材或梯度基材。在一些實施方式中，基材50的半導體材料可能包括矽、鍺；化合物半導體包括碳化矽(silicon carbide,SiC)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)和/或銻化銦(indium antimonide)；合金半導體包括矽鍺(silicon-germanium,SiGe)、磷化砷化鎵(gallium arsenide phosphide)、砷化鋁銦(aluminum indium arsenide)、砷化鋁鎵(aluminum gallium arsenide)、砷化鎵銦(gallium indium arsenide)、磷化鎵銦(gallium indium phosphide)和/或磷化砷化鎵銦(gallium indium arsenide phosphide)；或其組合。
基材50具有n型區域50N和p型區域50P。n型區域50N可以用於形成n型元件，舉例來說，NMOS電晶體(例如n型nano-FET)，而p型區域50P可以用於形成p型元件，舉例來說，PMOS電晶體(例如p型nano-FET)。n型區域50N可能與p型區域50P物理上分離(如繪示，藉著分隔物20)，並且可能設置任意數量的元件特徵(例如其他主動元件、摻雜區、隔離結構等)在n型區域50N與p型區域50P之間。儘管繪示了一個n型區域50N與一個p型區域50P，但可能提供任意數量的n型區域50N與p型區域50P。
進一步在第2圖中，在基材50上方形成多層堆疊64。多層堆疊64包括第一半導體層51A-C(統稱為第一半導體層51)與第二半導體層53A-C(統稱為第二半導體層53)的交替層。為了說明的目的且如下文更詳細論述的，將去除第二半導體層53且將圖案化第一半導體層51以形 成在p型區域50P中的nano-FET的溝道區。此外，將去除第一半導體層51且將圖案化第二半導體層53以形成在n型區域50N中的nano-FET的溝道區。然而，在一些實施方式中，可能去除第一半導體層51且可能圖案化第二半導體層53以形成在n型區域50N中的nano-FET的溝道區，並且可能去除第二半導體層53且可能圖案化第一半導體層51以形成在p型區域50P中的nano-FET的溝道區。
在另一些實施方式中，可能去除第一半導體層51且可能圖案化第二半導體層53以在n型區域50N和p型區域50P兩者中形成nano-FET的溝道區。在另一些實施方式中，可能去除第二半導體層53且可能圖案化第一半導體層51以在n型區域50N和p型區域50P兩者中形成nano-FET的溝道區。在這樣的實施方式中，在n型區域50N和p型區域50P兩者中的溝道區可能具有相同的材料成分(例如矽或另一種半導體材料)，並且同時形成。第21A圖、第21B圖和第21C圖繪示這樣的實施方式產生的結構，其中p型區域50P和n型區域50N兩者中的溝道區例如包括矽。
為了說明的目的，將多層堆疊64繪示為包含第一半導體層51和第二半導體層53各三層。在一些實施方式中，多層堆疊64可能包含任意數量的第一半導體層51和第二半導體層53。多層堆疊64的每一層可能使用製程磊晶地生長，例如化學氣相沉積(chemical vapor deposition,CVD)、原子層沉積(atomic layer deposition,ALD)、氣相磊晶(vapor phase epitaxy,VPE)、分子束磊晶(molecular beam epitaxy,MBE)等。在各種實施方式中，第一半導體層51可能由適合用於p型nano-FET的第一半導體材料(例如矽鍺等)形成，而第二半導體層53可能由適合用於n型nano-FET的第二半導體材料(例如矽、碳化矽等)形成。為了說明的目的，將多層堆疊64繪示為具有適合用於p型nano-FET的最底半導體層。在一些實施方式中，可能形成多層堆疊64以使最底層為適合用於n型nano-FET的半導體層。
第一半導體材料和第二半導體材料可能為對彼此具有高蝕刻選擇性的材料。因此，可能去除第一半導體材料的第一半導體層51，而不會顯著地去除在n型區域50N中的第二半導體材料的第二半導體層53，從而允許第二半導體層53被圖案化以形成n型nano-FET的溝道區。同樣地，可能去除第二半導體材料的第二半導體層53，而不會顯著地去除在p型區域50P中的第一半導體材料的第一半導體層51，從而允許第一半導體層51被圖案化以形成p型nano-FET的溝道區。
現在參考第3圖，根據一些實施方式，在基材50中形成鰭片66且在多層堆疊64中形成奈米結構55。在一些實施方式中，奈米結構55和鰭片66可能藉由在多層堆疊64和基材50中蝕刻溝槽，分別在多層堆疊64和基材50中形成。蝕刻可能為任意容許的蝕刻製程，例如活性 離子蝕刻(reactive ion etch,RIE)、中性粒子束蝕刻(neutral beam etch,NBE)等或其組合。蝕刻可能為非等向性的。藉由蝕刻多層堆疊64形成奈米結構55可能進一步從第一半導體層51定義出第一奈米結構52A-C(統稱為第一奈米結構52)且從第二半導體層53定義出第二奈米結構54A-C(統稱為第二奈米結構54)。第一奈米結構52和第二奈米結構54可以進一步統稱為奈米結構55。
鰭片66和奈米結構55可能藉由任何合適的方法圖案化。舉例來說，鰭片66和奈米結構55可能使用一或多個光刻製程圖案化，包括雙重成像或多重成像製程。通常，雙重成像或多重成像製程結合光刻和自對準製程，允許創建圖案具有比例如藉由單個直接光刻製程可獲得的間距更小的間距。舉例來說，在一個實施方式中，將犧牲層形成在基材上方且使用光刻製程圖案化。間隔件使用自對準製程沿著圖案化的犧牲層形成。接著去除犧牲層，並且剩餘的間隔件可能接著用於圖案化鰭片66。
為了說明的目的，第3圖將n型區域50N和p型區域50P中的鰭片66繪示為具有實質上相同的寬度。在一些實施方式中，n型區域50N中的鰭片66的寬度可能比p型區域50P中的鰭片66的寬度大或小。此外，儘管每個鰭片66和奈米結構55始終被繪示為具有一致的寬度，但在其他實施方式中，鰭片66和/或奈米結構55可能具有錐形側壁，使得每個鰭片66和/或奈米結構55的寬度 在朝向基材50的方向上持續增加。在這樣的實施方式中，每個奈米結構55可能具有不同的寬度且在形狀上為梯形。
在第4圖中，淺溝槽隔離(shallow trench isolation,STI)區68形成在鰭片66附近。STI區68可能藉由在基材50、鰭片66和奈米結構55上方以及在相鄰的鰭片66之間沉積絕緣材料形成。絕緣材料可能為氧化物(例如氧化矽)、氮化物等或其組合，並且可能藉由高密度電漿CVD(high-density plasma CVD,HDP-CVD)、流動式CVD(flowable CVD,FCVD)等或其組合形成。可以使用藉由任何容許的製程形成的其他絕緣材料。在所繪示的實施方式中，絕緣材料為藉由FCVD製程形成的氧化矽(silicon oxide)。一旦絕緣材料形成，就可以進行退火製程。在一個實施方式中，絕緣材料形成使得過剩的絕緣材料覆蓋奈米結構55。儘管絕緣材料被繪示為單層，但一些實施方式可能使用多層。舉例來說，在一些實施方式中，可能先沿著基材50的表面、鰭片66和奈米結構55形成襯墊(未單獨示出)。此後，可能在襯墊上方形成諸如上述那些的填充材料。
接著對絕緣材料應用去除製程以去除奈米結構55上方過剩的絕緣材料。在一些實施方式中，可能使用平坦化製程，例如化學機械拋光(chemical mechanical polish,CMP)、回蝕製程或其組合等。平坦化製程暴露奈米結構55，使得奈米結構55的頂表面和絕緣材料在平 坦化製程完成後是水平的。
接著使絕緣材料產生凹槽以形成STI區68。絕緣材料產生凹槽使得在n型區域50N和p型區域50P中的鰭片66的上部部位從鄰近的STI區68之間突出。此外，STI區68的頂表面可能具有如圖所示的平坦表面、凸表面、凹表面(例如碟狀)或其組合。STI區68的頂表面可能藉由適當的蝕刻形成平坦的、凸的和/或凹的。可以使用容許的蝕刻製程使STI區68凹陷，例如對絕緣材料的材料有選擇性的蝕刻製程(如以比蝕刻鰭片66和奈米結構55的材料更快的速率蝕刻絕緣材料的材料)。舉例來說，可以使用使用諸如稀釋氫氟(dilute hydrofluoric,DHF)酸的氧化物移除。
以上參照第2圖至第4圖描述的製程只是可以如何形成鰭片66和奈米結構55的一個實施例。在一些實施方式中，可能使用遮罩和磊晶生長製程形成鰭片66和/或奈米結構55。舉例來說，可以在基材50的頂表面上方形成介電層，並且可以蝕刻溝槽通過介電層以暴露下層的基材50。磊晶結構可以在溝槽中磊晶地生長，並且可以使介電層產生凹槽，使得磊晶結構從介電層突出以形成鰭片66和/或奈米結構55。磊晶結構可能包含上述的交替的半導體材料，例如第一半導體材料和第二半導體材料。在磊晶結構磊晶地生長的一些實施方式中，磊晶生長的材料可能在生長期間被原位摻雜，可能排除之前和/或隨後的植入，儘管原位和植入摻雜可以一起使用。
此外，僅用於說明目的，此處第一半導體層51(和導致的第一奈米結構52)和第二半導體層53(和導致的第二奈米結構54)被繪示和論述為在p型區域50P和n型區域50N中包含相同的材料。因此，在一些實施方式中，第一半導體層51和第二半導體層53中的一或兩個可能為不同的材料或以不同的順序在p型區域50P和n型區域50N中形成。
進一步在第4圖中，可以在鰭片66、奈米結構55和/或STI區68中形成適當的井(未單獨示出)。在不同井類型的實施方式中，可以用光阻或其他遮罩(未單獨示出)實現用於n型區域50N和p型區域50P的不同植入步驟。舉例來說，可以在n型區域50N和p型區域50P中的鰭片66和STI區68上方形成光阻。圖案化光阻以暴露p型區域50P。可以藉由使用旋塗技術形成光阻且可以使用容許的光刻技術圖案化。一旦光阻被圖案化，就在p型區域50P中進行n型雜質植入，並且光阻可能用作遮罩以實質上地防止n型雜質被植入到n型區域50N中。n型雜質可能為磷、砷、銻等，植入該區域中至濃度在從大約1013原子/cm3到大約1014原子/cm3的範圍中。在植入之後，去除光阻，例如藉由容許的灰化製程。
在p型區域50P的植入之後或之前，在p型區域50P和n型區域50N中的鰭片66、奈米結構55和STI區68上方形成光阻或其他遮罩(未單獨示出)。圖案化光阻以暴露n型區域50N。可以藉由使用旋塗技術形成光阻且 可以使用容許的光刻技術圖案化。一旦光阻被圖案化，就在n型區域50N中進行p型雜質植入，並且光阻可能用作遮罩以實質上地防止p型雜質被植入到p型區域50P中。p型雜質可能為硼、氟化硼(boron fluoride)、銦等，植入該區域中至濃度在從大約1013原子/cm3到大約1014原子/cm3的範圍中。在植入之後，去除光阻，例如藉由容許的灰化製程。
在n型區域50N和p型區域50P的植入之後，可以進行退火以修復植入的損傷並活化已植入的p型和/或n型雜質。在一些實施方式中，磊晶鰭片的生長材料可能在生長期間被原位摻雜，可能排除植入，儘管原位和植入摻雜可以一起使用。
在第5圖中，虛擬介電層70在鰭片66和/或奈米結構55上形成。舉例來說，虛擬介電層70可能為氧化矽、氮化矽(silicon nitride)或其組合等，並且可能根據容許的技術沉積或熱生長。虛擬閘極層72在虛擬介電層70上方形成，並且遮罩層74在虛擬閘極層72上方形成。虛擬閘極層72可能沉積在虛擬介電層70上方且接著被平坦化(例如藉由CMP)。遮罩層74可能沉積在虛擬閘極層72上方。虛擬閘極層72可能為導電或非導電材料且可能選自一群組，包括非晶矽(amorphous silicon)、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物(metallic nitride)、金屬矽化物(metallic silicide)、金屬氧化物(metallic oxide)和金屬。虛擬閘極層72可 能藉由物理氣相沉積(physical vapor deposition,PVD)、CVD、濺鍍沉積或用於沉積選定材料的其他技術來沉積。虛擬閘極層72可能由對隔離區的蝕刻具有高蝕刻選擇性的其他材料製成。遮罩層74可能包括例如氮化矽、氮氧化矽(silicon oxynitride)等。在此實施例中，單個虛擬閘極層72和單個遮罩層74跨越n型區域50N和p型區域50P形成。需強調的是，僅出於說明的目的，虛擬介電層70被顯示為只覆蓋鰭片66和奈米結構55。在一些實施方式中，可能沉積虛擬介電層70使得虛擬介電層70覆蓋STI區68，使得虛擬介電層70在虛擬閘極層72與STI區68之間延伸。
第6A圖至第20C圖繪示在實施方式元件的製造中的各種附加步驟。第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第15A圖、第16A圖、第16C圖、第17A圖、第19C圖和第20C圖繪示n型區域50N或p型區域50P之一中的特徵。在第6A圖和第6B圖中，遮罩層74(參見第5圖)可能使用容許的光刻和蝕刻技術圖案化以形成遮罩78。接著遮罩78的圖案可能轉移至虛擬閘極層72和虛擬介電層70以分別形成虛擬閘極76和虛擬閘極介電質71。虛擬閘極76覆蓋鰭片66的相應溝道區。遮罩78的圖案可能用於將每個虛擬閘極76從相鄰的虛擬閘極76物理分離。虛擬閘極76也可能具有實質上垂直於相應的鰭片66之縱向的一縱向。
在一些實施方式中，每個虛擬閘極76之間的間距可能是均勻的，而在另一些實施方式中(例如在第6B圖中所繪示)，虛擬閘極76之間的間距可能變化。舉例來說，虛擬閘極76C和76D之間和虛擬閘極76D和76E之間的間距s2可能比虛擬閘極76A和76B之間和虛擬閘極76B和76C之間的間距s1大約略25%和75%之間。在一些實施方式中，間距s2可能比間距s1大20%和250%之間，取決於元件需求。在一些實施方式中，可能在虛擬閘極76之間使用其他間距大小。在一個實施方式中，間距s1可能在大約10nm和大約20nm之間且間距s2可能在大約20nm和50nm之間，但是可能使用其他值。間距s1和s2(和附加間距規格)很重要，因為後續的蝕刻和沉積製程可能受間距影響。舉例來說，當間距越寬，蝕刻可能越有效，導致更多材料去除。同樣地，當間距越寬，沉積可能越有效，導致更多材料沉積。
在第7A圖和第7B圖中，第一間隔層80和第二間隔層82分別形成在第6A圖和第6B圖中所繪示的結構上方。隨後將圖案化第一間隔層80和第二間隔層82以做為用於形成自對準源極/汲極區域的間隔件。在第7A圖和第7B圖中，第一間隔層80形成在STI區68的頂表面上；鰭片66、奈米結構55和遮罩78的頂表面和側壁上；以及虛擬閘極76和虛擬閘極介電質71的側壁上。第二間隔層82沉積在第一間隔層80上方。第一間隔層80可能使用諸如熱氧化的技術，由氧化矽、氮化矽、氮氧化矽等形 成，或藉由CVD、ALD等沉積。第二間隔層82可能由與第一間隔層80的材料具有不同蝕刻速率的材料形成，例如氧化矽、氮化矽、氮氧化矽等，並且可能藉由CVD、ALD等沉積。
在形成第一間隔層80之後且在形成第二間隔層82之前，可以進行用於輕摻雜源極/汲極(lightly doped source/drain,LDD)區域的植入(未單獨示出)。在具有不同元件類型的實施方式中，類似於上面在第4圖中論述的植入，可以在n型區域50N上方形成遮罩(例如光阻)，同時暴露p型區域50P，並且可以植入適當類型(例如p型)的雜質至在p型區域50P中暴露的鰭片66和奈米結構55中。接著可以去除遮罩。隨後，可以在p型區域50P上方形成遮罩(例如光阻)，同時暴露n型區域50N，並且可以植入適當類型(例如n型)的雜質至在n型區域50N中暴露的鰭片66和奈米結構55中。接著可以去除遮罩。n型雜質可能是前述的任何n型雜質，而p型雜質可能是前述的任何p型雜質。輕摻雜源極/汲極區域可能具有在從大約1x1015原子/cm3至大約1x1019原子/cm3的範圍內的雜質濃度。可以使用退火來修復植入的損傷並活化已植入的雜質。
在第8A圖和第8B圖中，第一間隔層80和第二間隔層82被蝕刻以形成第一間隔件81和第二間隔件83。如以下將更詳細論述的，第一間隔件81和第二間隔件83用於隨後形成的自對準源極/汲極區域，以及在後續處理期 間保護鰭片66和/或奈米結構55的側壁。可以使用合適的蝕刻製程蝕刻第一間隔層80和第二間隔層82，舉例來說，等向性蝕刻製程(例如濕式蝕刻製程)、非等向性蝕刻製程(例如乾式蝕刻製程)等。在一些實施方式中，第二間隔層82的材料具有與第一間隔層80的材料不同的蝕刻速率，使得第一間隔層80可能在圖案化第二間隔層82時用作蝕刻停止層，且使得第二間隔層82可能在圖案化第一間隔層80時用作遮罩。舉例來說，可能使用非等向性蝕刻製程蝕刻第二間隔層82，其中第一間隔層80用作蝕刻停止層，其中第二間隔層82的剩餘部位形成第二間隔件83，如第8A圖中所繪示。此後，第二間隔件83用作在蝕刻第一間隔層80的暴露部位的遮罩，從而形成第一間隔件81，如第8A圖中所繪示。
如第8A圖中所繪示，第一間隔件81和第二間隔件83設置於鰭片66和/或奈米結構55的側壁上。如第8B圖中所繪示，在一些實施方式中，可能從鄰近遮罩78、虛擬閘極76和虛擬閘極介電質71的第一間隔層80上方去除第二間隔層82，並且設置第一間隔件81在遮罩78、虛擬閘極76和虛擬閘極介電質71的側壁上。在其他實施方式中，第二間隔層82的一部位可能保留在鄰近遮罩78、虛擬閘極76和虛擬閘極介電質71的第一間隔層80上方。
需強調的是，上述揭露通常描述形成間隔件和LDD區域的製程。可能使用其他製程或順序。舉例來說， 可能使用更少或附加的間隔件，可能使用不同順序的步驟(例如可能在沉積第二間隔層82之前圖案化第一間隔件81)，可能形成或去除附加間隔件等。此外，可能使用不同結構和步驟形成n型和p型元件。
在第9A圖和第9B圖中，根據一些實施方式，第一凹槽86形成於鰭片66、奈米結構55和基材50中。隨後將在第一凹槽86中形成磊晶源極/汲極區域。第一凹槽86可能延伸通過第一奈米結構52和第二奈米結構54並進入基材50中。如第9A圖中所繪示，STI區68的頂表面可能與第一凹槽86的底表面是水平的。在各種實施方式中，可能蝕刻鰭片66使得第一凹槽86的底表面設置在STI區68的頂表面之下，諸如此類。第一凹槽86可能藉由使用非等向性蝕刻製程(例如RIE、NBE等)蝕刻鰭片66、奈米結構55和基材50來形成。在用於形成第一凹槽86的蝕刻製程期間，第一間隔件81、第二間隔件83和遮罩78遮蔽鰭片66、奈米結構55和基材50的數個部位。可能使用單個蝕刻製程或多個蝕刻製程來蝕刻奈米結構55和/或鰭片66的每一層。在第一凹槽86達到所需深度之後，可能使用時控蝕刻製程來停止第一凹槽86的蝕刻。
在一些實施方式中，每一個第一凹槽86的深度(例如深度d1、d2、d3和d4)可能大致相同。在另一些實施方式中，一或多個第一凹槽86可能具有不同的深度。舉例來說，因為第一凹槽86A和86B的間距s1(參見第6B圖)相同，深度d1和d2可能彼此有相同的深度，並且因為第 一凹槽86C和86D的間距s2(參見第6B圖)相同，深度d3和d4可能彼此有相同的深度。然而，在一些實施方式中，在用於創建第一凹槽86的蝕刻步驟中的製程變動可能導致不同的深度，例如在第9B圖中所示，深度d4大於深度d3。在一些實施方式中，深度d3和d4可能各自大於深度d1和d2，因為間距s2(參見第6B圖)大於間距s1，導致更有效的蝕刻速率。
因為第一凹槽86的蝕刻為非等向性的，所以第一凹槽86的側壁具有良好的垂直度。因此，在製程變動中，寬度w1和寬度w2各自對應於間距s1(參見第6B圖)且寬度w3和寬度w4各自對應於間距s2。然而，在一些實施方式中，第一凹槽86可能具有錐形形狀，頂部比底部更寬。
在第10A圖和第10B圖中，分別繪示出n型區域50N和p型區域50P。第一內間隔件90形成在n型區域50N中的第一奈米結構52的側壁凹槽中和p型區域50P中的第二奈米結構54的側壁凹槽中。為了形成側壁凹槽，由被第一凹槽86暴露的第一半導體材料(例如第一奈米結構52)形成的多層堆疊64的層的側壁的部位被蝕刻以形成n型區域50N中的側壁凹槽，並且由被第一凹槽86暴露的第二半導體材料(例如第二奈米結構54)形成的多層堆疊64的層的側壁的部位被蝕刻以形成p型區域50P中的側壁凹槽。儘管側壁凹槽88中的第一奈米結構52和第二奈米結構54的側壁被繪示為直的，但側壁可以 是凹的或凸的。可能使用等向性蝕刻製程蝕刻側壁，例如濕式蝕刻等。p型區域50P可能用遮罩(未示出)保護，同時使用對第一半導體材料具有選擇性的蝕刻劑來蝕刻第一奈米結構52，使得第二奈米結構54和基材50相比於n型區域50N中的第一奈米結構52保持相對未蝕刻。同樣地，n型區域50N可能用遮罩(未示出)保護，同時使用對第二半導體材料具有選擇性的蝕刻劑來蝕刻第二奈米結構54，使得第一奈米結構52和基材50相比於p型區域50P中的第二奈米結構54保持相對未蝕刻。在一個實施方式中，其中第一奈米結構52包括例如矽鍺且第二奈米結構54包括例如矽或碳化矽，可能使用具有氫氧化四甲銨(tetramethylammonium hydroxide,TMAH)、氫氧化銨(ammonium hydroxide,NH4OH)等的乾式蝕刻製程來蝕刻n型區域50N中的第一奈米結構52的側壁，並且可能使用具有氟化氫(hydrogen fluoride)、另一種氟基蝕刻劑等的濕式或乾式蝕刻製程來蝕刻p型區域50P中的第二奈米結構54的側壁。
接著在側壁凹槽中形成第一內間隔件90。第一內間隔件90可能藉由在虛擬閘極76上方和第一凹槽86中沉積內間隔層(未單獨示出)，並接著蝕刻側壁凹槽外部的部位來形成。第一內間隔件90用作在隨後形成的源極/汲極區域和閘極結構之間的隔離特徵。如將在下文更詳細論述的，將在第一凹槽86中形成源極/汲極區域，同時n型區域50N中的第一奈米結構52和p型區域50P中的第二 奈米結構54將被替換為相應的閘極結構。
內間隔層可能藉由共形沉積製程(例如CVD、ALD等)沉積。內間隔層可能包括諸如氮化矽或氮氧化矽的材料，儘管可以使用任何合適的材料，例如具有小於約3.5的k值的低介電常數(低k)材料。接著可能非等向性地蝕刻內間隔層來形成第一內間隔件90。儘管第一內間隔件90的外側壁被繪示為與n型區域50N中的第二奈米結構54的側壁齊平且與p型區域50P中的第一奈米結構52的側壁齊平，但第一內間隔件90的外側壁可能分別延伸超出或凹陷自第二奈米結構54和/或第一奈米結構52的側壁。
此外，儘管第一內間隔件90的外側壁在第10B圖中被繪示為直的，但第一內間隔件90的外側壁可以是凹的或凸的。可能使用非等向性蝕刻製程(例如RIE、NBE等)蝕刻內間隔層。第一內間隔件90可能用於防止隨後形成的源極/汲極區域(例如下文參照第15A圖和第15B圖論述的磊晶源極/汲極區域92)被隨後的蝕刻製程(例如用於形成閘極結構的蝕刻製程)損壞。
第11A圖、第11B圖、第12A圖、第12B圖、第12C圖、第13A圖、第13B圖、第13C圖和第14B圖繪示用於在第一凹槽86的底部形成凹槽介電層105(參見第14A圖和第14B圖)的形貌選擇性沉積製程。凹槽介電層105可能形成在第一凹槽86的底部以藉由減少通過鰭片66和/或基材50的電流洩漏來提供改善的電流洩漏 控制並提供減少的邊緣電容。
在第11A圖和第11B圖中，介電層97沉積在第10A圖和第10B圖中所繪示的結構上方和第一凹槽86中。在一些實施方式中，用於形成介電層97的沉積製程93可能是一種電漿增強型ALD(plasma enhanced ALD,PEALD)製程。沉積製程93可能使用週期性沉積製程來將介電層97堆積到所需厚度。PEALD製程為此應用的良好選擇，因為第一凹槽86的高寬比可能很大且PEALD製程可以用於進行沉積，以比沉積介電層97的側面部位上(例如垂直部位)更大的速率沉積介電層97的水平部位(例如第一凹槽86底部)。然而，即使在PEALD製程中，也有一些側壁沉積，如在第11A圖和第11B圖中所繪示。可能藉由濕式蝕刻去除側壁沉積，並且因為底部相對比側面更厚，在去除側面材料後可能會保留一些底部材料。然而，這是相當低效的，因為在已經耗時、耗資源的沉積製程中浪費大量材料。為了在介電層97的側面和底部之間提供蝕刻選擇性，在介電層97上使用處理製程99(參見第12B圖和第13C圖)，改變介電層97的底部相比於介電層97的側面的蝕刻選擇性。
參考第12A圖，繪示了用於沉積製程93的流程圖200。描述了用於沉積氮化矽薄膜的PEALD流程圖200。可以使用其他類型的薄膜，例如氧化鋁(aluminum oxide)、氧化矽、碳化矽、碳氧化矽(silicon oxycarbide)、氮氧化矽、碳氮氧化矽(silicon oxycarbonitride)、低k介電材料等。本領域具有知識者將理解如何適當地替換材料和工作氣體以形成此類材料層。此外，下文的論述著重於使用二氯矽烷(dichlorosilane,DCS,SiH2Cl2)先驅物和氨(ammonia,NH3)反應物的沉積。本領域具有知識者將理解可能使用其他先驅物和/或反應物。舉例來說，在一些實施方式中，先驅物可能包括任何合適的氮基含氯氣體(nitrogen-based chlorine containing gas)。舉例來說，在一些實施方式中，可能使用五氯二矽烷(pentachlorodisilane,PCDS,HSi2Cl5)、六氯二矽烷(hexachlorodisilane,HCDS,Si2Cl6)或六氯二矽烷與甲胺(methylamine,CH3NH2)。也可能使用其他先驅物或修改以下製程來實現相似的結果。舉例來說，在一些實施方式中，可能使用二碘矽烷(diiodosilane,SiH2I2)作為先驅物。在一些實施方式中，其他反應物可能包括氮(N2)和/或氨(ammonia)，其可能進一步和氫(H2)和/或氬(Ar)結合。舉例來說，在一些實施方式中，反應物氣體可能包括氮、氨、氮和氨、氮和氫、氮和氬、氨和氬、氨和氫或氮、氨、氮和氫。
首先，在製程流程205製備基材基底或基底層。在這種情況下，基材基底包括基於其結構的多種表面類型，例如閘極間隔件71、第一奈米結構52、第二奈米結構54、第一內間隔件90和鰭片66(或基材50)。藉由在各個結構的表面形成氨基自由基(amino radical)來製備基材基底。 氨基自由基可能包括胺基(azanide,NH2)和/或亞胺基(imidogen,NH)。這些是氮和氫的自由基且可能藉由將氨氣或氮氣和氫氣的組合置入製程腔室，並從氣體產生電漿以形成自由基來形成。自由基具有高反應性且當它們撞擊基材表面時，它們與基材基底的各種材料形成鍵結。
在製程流程210，將先驅物氣體引入製程腔室。如上述強調，先驅物氣體可能為DCS或其他合適的氣體。在製程流程215，先驅物氣體將浸透基材基底且可能附著到基材基底的氨基自由基。在一些實施方式中，先驅物氣體可能離子化且基材基底可能被施以偏壓。工件上的偏壓將使先驅物氣體的離子被吸引到工件。此外，偏壓電壓將使每平方奈米更多的離子被吸引到第一凹槽86的底部而非第一凹槽86的側面，導致對於第一凹槽86的底部的離子的施加比側面更密集。因為虛設閘極76的頂部最靠近離子源，所以它們將經受最密集的離子施加。
在製程流程220，使用諸如氬或其他非反應性氣體的載體氣體清除剩餘的先驅物氣體。下一步，在製程流程225將反應物氣體引入製程腔室。如上述強調，反應物氣體可以是任何合適的氣體，例如上述的那些。在製程流程230，在供給反應物氣體的同時，從反應物氣體形成電漿。
射頻電源供應與射頻天線可能用於點燃來自反應物氣體的電漿以形成反應物氣體的離子。可能配置射頻電源供應以產生在設定頻率(例如13.56MHz)下運作的射 頻訊號，藉由射頻天線從射頻電源供應轉移能量至製程腔室中的先驅物氣體。當已經傳送足夠的電能至反應物氣體時，電漿被點燃。可能以大約1sccm到大約10sccm的流率提供反應物氣體。射頻可能在大約400kHz到大約60MHz之間，例如用於低頻射頻大約430kHz和用於高頻射頻大約13.56MHz。離子速率和離子行進距離可以藉由使用的頻率來控制。舉例來說，在430kHz時，離子速率可能為大約5.0x104m/s且最大行進距離可能為大約1.0x104μm。在13.56MHz時，離子速率可能為大約1.0x103m/s且最大行進距離可能為大約1.0x101μm。因此，頻率越低，離子速率和行進距離越大，導致供給至第一凹槽86的離子能量越大。在製程腔室中使用的壓力可能在大約1torr和大約3torr之間。可以控制這些和其他製程變量以達到在介電層97的側壁和底部之間的所需膜厚度輪廓。
使用反應物氣體的電漿比不使用電漿允許更低的製程溫度和製程壓力。工作氣體也變得更具反應性，並導致每個循環的沉積更厚。在製程流程235，反應物電漿與先驅物反應並形成沉積層。因為先驅物在第一凹槽86的底部比側面更密集，所以在第一凹槽86的底部得到的沉積層比側面更厚。如上述強調，離子在虛設閘極76的頂部上最密集，導致實現的沉積層最厚。
在製程流程240，清除反應物氣體且流程可以繼續回到製程流程210以運行額外的沉積循環，直到達到介 電層97的所需厚度。如果達到所需厚度，則可以藉由如下文詳細描述的處理介電層97來繼續形成nano-FET的製程。使用沉積製程93提供介電層97的各種部位的厚度良好的均勻性。舉例來說，在一些實施方式中，介電層97的側壁部位的厚度可能在大約1nm和3nm之間，介電層97的底部部位的厚度可能在大約4nm和7nm之間，並且介電層97的上部部位(在虛設閘極76上方)的厚度可能在大約4nm和大約7nm之間，儘管可以使用其他數值。通常介電層97的側壁部位和底部部位和上部部位的厚度比可能在大約1：2：3和1：4：6之間。
第12B圖繪示沉積製程93和處理製程99的時序圖，以下詳述。如第12B圖的時序圖中所見，在先驅物進料步驟(如製程流程210所繪示)供給先驅物氣體。在先驅物清除步驟，停止先驅物氣體且為先驅物氣體供給清除氣體(如製程流程220所繪示)。在反應物進料步驟供給反應物氣體(如製程流程225所繪示)。接著啟動射頻以從反應物氣體產生電漿(如製程流程230所繪示)。接著，在反應物清除步驟，關閉射頻，停止反應物氣體並供給反應物清除氣體(如製程流程240所繪示)。
在處理製程99中，藉由在處理進料步驟中啟動射頻源將氮(或其他合適的氣體)點燃成電漿。處理清除步驟關閉射頻源，而工作氣體繼續流動直到電漿自由基被清除。
第12C圖繪示在沉積製程93的循環期間發生的 反應性元素的視覺表現。在第12C圖第(a)項中，製備的基材顯示吸附在基材的表面上的可用的胺基。在第12C圖第(b)項中，供給先驅物氣體，並且在第12C圖第(c)項中，先驅物氣體與胺基鍵結。在第12C圖第(d)項中，反應物氣體被供給並且製成電漿，導致第12C圖第(d)項中所繪示的結構。如第12C圖第(d)項中所見，通過沉積製程93/200形成了氮化矽網路，然而，部分網路將含有代替一些氫原子的剩餘的氯原子，特別是在沉積的介電層97的表面。Cl-和NH3 +可以形成氨、氯或氯化亞胺(chlorimide)副產物，這些副產物可以被去除。在使用其他先驅物(例如二碘矽烷)的實施方式中，氯被碘代替，並且如在本揭露中使用的對氯的引用應該被對碘的引用代替。
在第13A圖、第13B圖和第13C圖中，進行處理製程99以去除一些氯原子並用氫原子代替它們。此處理製程99在介電層97的水平部位上更有效，形成介電層97的已處理部位97’。氯原子的存在影響所沉積的介電層97的蝕刻速率。藉由去除介電層97的某些區域中的一些氯原子對比介電層97的其他區域，可以選擇性地改變蝕刻速率。第13A圖和第13B圖繪示應用於第11A圖和第11B圖的結構之處理製程99。
處理製程99包括供應氮(和可選擇性地供應氬)的工作氣體至製程腔室並點燃工作氣體以產生工作氣體的電漿。可能用類似於上述關於先驅物氣體的製程點燃電漿。介電層97的水平表面將比垂直表面受到電漿更大的暴露。 電漿使介電層97上的氯鍵解離，其將自發地由更具反應性的氫原子所代替。被去除的氯可以從製程腔室清除。由於處理製程99，介電層97的水平部位相比於介電層97的側壁部位變得緻密，導致在相同結構的兩部位之間蝕刻速率的不同。
第13C圖繪示處理製程99的結果的視覺表示。第13C圖第(e)項繪示沉積之後介電層97的尚未處理的部位，而第13C圖第(f)項繪示藉由處理製程99處理後的相同部位。如在第13C圖第(f)項中所見，氯原子被氫原子代替，導致結構更緻密。在一些實施方式中，在處理製程99之後，介電層97的側壁中的氯的含量在大約0.6%和0.8%之間(按原子百分比計)，介電層97的底部中的氯的含量在大約0.3%和0.5%之間，而兩者之間的差異可能為大約0.2%到0.5%。
在第14A圖和第14B圖中，藉由蝕刻製程101蝕刻第13A圖和第13B圖的結構以去除介電層97的側壁部位以形成虛設閘極介電質蓋103和凹槽介電層105。(虛設閘極介電質蓋103是暫時的且將在隨後的製程中被去除，如下所述。)蝕刻製程101可能為使用任何合適的蝕刻劑的濕式蝕刻，例如稀釋氫氟酸(DHF)。因為處理製程99提供介電層97的水平部位的緻密化，側壁的濕式蝕刻速率和底部的濕式蝕刻速率的比例在大約2：1和6：1之間。(相對地，在處理製程99之前，側壁的濕式蝕刻速率和底部的濕式蝕刻速率的比例為大約1：1。)因此，可能去除 來自介電層97的底部的最少材料，同時完全去除介電層97的側壁，從而形成凹槽介電層105。舉例來說，對於每15埃在側壁的蝕刻損失，底部的蝕刻損失可能為大約7埃。
由於沉積製程93和處理製程99，每個第一凹槽86中的凹槽介電層105的厚度具有良好的均勻性，而與虛設閘極76之間的間距以及與第一凹槽86的深度的變化無關。舉例來說，在一些實施方式中，每個第一凹槽86中的凹槽介電層105的厚度可能在大約3nm和大約4nm之間。
在第15A圖和第15B圖中，磊晶源極/汲極區域92形成在第一凹槽86中。為了簡化的目的，第15B圖包括結合進一個圖式中的第14A圖和第14B圖的結構的數個部位。在一些實施方式中，磊晶源極/汲極區域92可能在n型區域50N中的第二奈米結構54和p型區域50P中的第一奈米結構52上施加應力，從而改善性能。如第15B圖中所繪示，磊晶源極/汲極區域92形成在第一凹槽86中，使得每個虛設閘極76設置於磊晶源極/汲極區域92相應的相鄰對之間。在一些實施方式中，第一間隔件81用於將磊晶源極/汲極區域92與虛設閘極76分離，而第一內間隔件90用於將磊晶源極/汲極區域92與奈米結構55分離出適當的橫向距離，使得磊晶源極/汲極區域92不會與所得的nano-FET隨後形成的閘極形成短路。
在n型區域50N(例如NMOS區域)中的磊晶源極 /汲極區域92可能藉由遮蔽p型區域50P(例如PMOS區域)形成。接著，磊晶源極/汲極區域92在n型區域50N中的第一凹槽86中磊晶生長。磊晶源極/汲極區域92可能包括適用於n型nano-FET的任何容許的材料。舉例來說，如果第二奈米結構54是矽，磊晶源極/汲極區域92可能包括在第二奈米結構54上施加拉伸應變的材料，例如矽、碳化矽、摻雜磷的碳化矽(phosphorous doped silicon carbide)、磷化矽(silicon phosphide)等。磊晶源極/汲極區域92可能具有從奈米結構55的相應上表面凸起的表面且可能具有刻面。
在p型區域50P(例如PMOS區域)中的磊晶源極/汲極區域92可能藉由遮蔽n型區域50N(例如NMOS區域)形成。接著，磊晶源極/汲極區域92在p型區域50P中的第一凹槽86中磊晶生長。磊晶源極/汲極區域92可能包括適用於p型nano-FET的任何容許的材料。舉例來說，如果第一奈米結構52是矽鍺，磊晶源極/汲極區域92可能包括在第一奈米結構52上施加壓縮應變的材料，例如矽鍺、摻雜硼的矽鍺(boron doped silicon-germanium)、鍺、鍺錫(germanium tin)等。磊晶源極/汲極區域92可能也具有從多層堆疊64的相應表面凸起的表面且可能具有刻面。
磊晶源極/汲極區域92、第一奈米結構52、第二奈米結構54和/或基材50可能植入摻雜物以形成源極/汲極區域，類似於前述的用於形成輕摻雜源極/汲極區域的製 程，接著退火。源極/汲極區域可能具有在大約1x1019原子/cm3和大約1x1021原子/cm3之間的雜質濃度。用於源極/汲極區域的n型和/或p型雜質可能為前述的任何雜質。在一些實施方式中，磊晶源極/汲極區域92可能在生長期間被原位摻雜。
由於用於在n型區域50N和p型區域50P中形成磊晶源極/汲極區域92的磊晶製程，磊晶源極/汲極區域92的上表面具有向外超出奈米結構55的側壁橫向擴展的刻面。在一些實施方式中，這些刻面使相同的nano-FET的相鄰的磊晶源極/汲極區域92合併，如第15A圖所繪示。在另一些實施方式中，相鄰的磊晶源極/汲極區域92在磊晶製程完成後保持分離。在第15A圖中所繪示的實施方式中，第一間隔件81可能形成到STI區68的頂表面，從而阻斷磊晶生長。在另一些實施方式中，第一間隔件81可能覆蓋奈米結構55的側壁的數個部位，進一步阻斷磊晶生長。在另一些實施方式中，可能調整用於形成第一間隔件81的間隔件蝕刻以去除間隔件材料以允許磊晶生長區域延伸到STI區68的表面。
磊晶源極/汲極區域92可能包括一或多個半導體材料層。舉例來說，磊晶源極/汲極區域92可能包括第一半導體材料層92A、第二半導體材料層92B和第三半導體材料層92C。可能使用任何數量的半導體材料層於磊晶源極/汲極區域92。第一半導體材料層92A、第二半導體材料層92B和第三半導體材料層92C中的每一個可能由不 同的半導體材料形成且可能摻雜至不同的摻質濃度。在一些實施方式中，第一半導體材料層92A可能具有小於第二半導體材料層92B且大於第三半導體材料層92C的摻質濃度。在磊晶源極/汲極區域92包括三個半導體材料層的實施方式中，可能沉積第一半導體材料層92A，可能在第一半導體材料層92A上方沉積第二半導體材料層92B，並且可能在第二半導體材料層92B上方沉積第三半導體材料層92C。
在第16A圖、第16B圖和第16C圖中，第一層間介電質(interlayer dielectric,ILD)111沉積在第6A圖(經修改以包括虛設閘極介電質蓋103)、第15B圖和第15A圖中分別所繪示的結構上方。第一ILD111可能由介電材料形成，並且可能藉由任何合適的方法，例如CVD、電漿增強型CVD(plasma-enhanced CVD,PECVD)或FCVD來沉積。介電材料可能包括磷矽酸鹽玻璃(phospho-silicate glass,PSG)、硼矽酸鹽玻璃(boro-silicate glass,BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phospho-silicate glass,BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass,USG)等。可能使用藉由任何容許的製程形成的其他絕緣材料。在一些實施方式中，接觸蝕刻停止層(contact etch stop layer,CESL)109設置在第一ILD111和磊晶源極/汲極區域92、遮罩78和第一間隔件81之間。CESL109可能包括介電材料，例如氮化矽、氧化矽、氮氧化矽等， 具有與上覆的第一ILD111的材料不同的蝕刻速率。
在第17A圖和第17B圖中，可能進行平坦化製程(例如CMP)以使第一ILD111的頂表面與虛設閘極76或遮罩78的頂表面齊平。平坦化製程也可能移除虛設閘極介電質蓋103、在虛設閘極76上的遮罩78以及沿著遮罩78的側壁的第一間隔件81的數個部位。在平坦化製程之後，虛設閘極76、第一間隔件81和第一ILD111的頂表面在製程變動中是水平的。因此，虛設閘極76的頂表面通過第一ILD111暴露。在一些實施方式中，可以保留遮罩78，在這種情況下，平坦化製程使第一ILD111的頂表面與遮罩78和第一間隔件81的頂表面齊平。
在第18A圖和第18B圖中，虛設閘極76和遮罩78(如果存在)在一或多個蝕刻步驟中被去除，使得第二凹槽98形成。第二凹槽98中的虛擬介電層70的部位也被去除。在一些實施方式中，藉由非等向性乾式蝕刻製程去除虛設閘極76和虛擬介電層70。舉例來說，蝕刻製程可能包括乾式蝕刻製程，其使用以比第一ILD111或第一間隔件81更快的速率選擇性地蝕刻虛設閘極76的反應氣體。每個第二凹槽98暴露和/或上覆在隨後完成的nano-FET中用作溝道區的奈米結構55的部位。用作溝道區的奈米結構55的部位設置在磊晶源極/汲極區域92的相鄰的對之間。在去除期間，虛擬介電層70可能在蝕刻虛設閘極76時用作蝕刻停止層。接著可能在去除虛設閘極76之後去除虛擬介電層70。
接著藉由延伸第二凹槽98來去除n型區域50N中的第一奈米結構52和p型區域50P中的第二奈米結構54。第一奈米結構52可能藉由在p型區域50P上方形成遮罩(未示出)和使用對第一奈米結構52的材料具有選擇性的蝕刻劑進行等向性蝕刻製程(例如濕式蝕刻等)來去除，同時保持第二奈米結構54、基材50、STI區68相比於第一奈米結構52相對未蝕刻。在一個實施方式中，其中第一奈米結構52包括例如矽鍺且第二奈米結構54A-54C包括例如矽或碳化矽，可能使用氫氧化四甲銨(TMAH)、氫氧化銨(NH4OH)等來去除n型區域50N中的第一奈米結構52。
在p型區域50P中的第二奈米結構54可能藉由在n型區域50N上方形成遮罩(未示出)和使用對第二奈米結構54的材料具有選擇性的蝕刻劑進行等向性蝕刻製程(例如濕式蝕刻等)來去除，同時保持第一奈米結構52、基材50、STI區68相比於第二奈米結構54相對未蝕刻。在一個實施方式中，其中第二奈米結構54包括例如矽鍺且第一奈米結構52包括例如矽或碳化矽，可能使用氟化氫、另一種氟基蝕刻劑等來去除p型區域50P中的第二奈米結構54。
在其他實施方式中，可能同時形成n型區域50N和p型區域50P中的溝道區，例如藉由去除n型區域50N和p型區域50P兩者中的第一奈米結構52或藉由去除n型區域50N和p型區域50P兩者中的第二奈米結構54。 在這樣的實施方式中，n型nano-FET和p型nano-FET的溝道區可能具有相同的材料成分，例如矽、矽鍺等。第21A圖、第21B圖和第21C圖繪示出了由這樣的實施方式產生的結構，其中p型區域50P和n型區域50N兩者中的溝道區由第二奈米結構54提供且例如包括矽。
在第19A圖、第19B圖和第19C圖中，形成閘極介電層113和閘電極115用於代替閘極。閘極介電層113共形地沉積在第二凹槽98中。在n型區域50N中，閘極介電層113可能形成在基材50的頂表面和側壁上以及第二奈米結構54的頂表面、側壁和底表面上，而在p型區域50P中，閘極介電層113可能形成在基材50的頂表面和側壁上以及第一奈米結構52的頂表面、側壁和底表面上。閘極介電層113也可能沉積在第一ILD111、CESL109、第一間隔件81和STI區68的頂表面上。
根據一些實施方式，閘極介電層113包括一或多個介電層，例如氧化物、金屬氧化物等或其組合。舉例來說，在一些實施方式中，閘極介電質可能包括氧化矽層和在氧化矽層上方的金屬氧化物層。在一些實施方式中，閘極介電層113包括高k介電材料，並且在這些實施方式中，閘極介電層113可能具有大於約7.0的k值，並且可能包括鉿(hafnium)、鋁、鋯(zirconium)、鑭(lanthanum)、錳(manganese)、鋇(barium)、鈦(titanium)、鉛(lead)及其組合的金屬氧化物或矽酸鹽。閘極介電層113的結構在n型區域50N和p型區域50P中可能相同或不同。閘 極介電層113的形成方法可能包括分子束沉積(molecular-beam deposition,MBD)、ALD、PECVD等。
閘電極115分別沉積在閘極介電層113上方，並填充第二凹槽98的剩餘部位。閘電極115可能包括含金屬材料，例如氮化鈦(titanium nitride)、氧化鈦(titanium oxide)、氮化鉭(tantalum nitride)、碳化鉭(tantalum carbide)、鈷(cobalt)、釕(ruthenium)、鋁、鎢(tungsten)、它們的組合或它們的多層。舉例來說，儘管在第19A圖和第19B圖中繪示出了單層閘電極115，但是閘電極115可能包括任意數量的襯墊層、任意數量的功函數調諧層和填充材料。構成閘電極115的層的任意組合可能沉積在n型區域50N中在相鄰的第二奈米結構54之間以及在第二奈米結構54A和基材50之間，並且可能沉積在p型區域50P中在相鄰的第一奈米結構52之間。
在n型區域50N和p型區域50P中的閘極介電層113的形成可能同時發生，使得每個區域中的閘極介電層113由相同的材料形成，並且閘電極115的形成可能同時發生，使得每個區域中的閘電極115由相同的材料形成。在一些實施方式中，每個區域中的閘極介電層113可能藉由不同的製程形成，使得閘極介電層113可能是不同的材料和/或具有不同的層數，和/或每個區域中的閘電極115可能藉由不同的製程形成，使得閘電極115可能是不同的 材料和/或具有不同的層數。當使用不同的製程時，可以使用各種遮蔽步驟來遮蔽和暴露適當的區域。
在填充第二凹槽98之後，可能進行平坦化製程(例如CMP)以去除閘極介電層113的過剩的部位和閘電極115的材料，這些過剩的部位位於第一ILD111的頂表面上方。因此，閘電極115和閘極介電層113的材料的剩餘部位形成所得的nano-FET的替換閘極結構。閘電極115和閘極介電層113可以統稱為「閘極結構」。
閘極結構(包括閘極介電層113和對應的上覆的閘電極115)是凹陷的，以至於直接在閘極結構上方和第一間隔件81的相對部位之間形成凹槽。包括一或多層介電材料(例如氮化矽、氮氧化矽等)的閘遮罩117填充在凹槽中，隨後藉由平坦化製程去除在第一ILD111上方延伸的介電材料的過剩的部位。隨後形成閘極接點(例如閘極接點124，如下文參照第20A圖和第20B圖論述的)穿透閘遮罩117以接觸凹陷閘電極115的頂表面。
如第19A圖、第19B圖和第19C圖進一步所繪示，第二ILD119沉積在第一ILD111上方和閘遮罩117上方。在一些實施方式中，第二ILD119是藉由FCVD形成的可流動膜。在一些實施方式中，第二ILD119由介電材料(例如PSG、BSG、BPSG、USG等)形成，並且可能藉由任何合適的方法(例如CVD、PECVD等)沉積。
在第20A圖、第20B圖和第20C圖中，第二ILD119、第一ILD111、CESL109和閘遮罩117被蝕 刻以形成暴露磊晶源極/汲極區域92和/或閘極結構的表面的第三凹槽。第三凹槽可能藉由使用非等向性蝕刻製程(例如RIE、NBE等)蝕刻來形成。在一些實施方式中，第三凹槽可能使用第一蝕刻製程蝕刻穿過第二ILD119和第一ILD111；可能使用第二蝕刻製程蝕刻穿過閘遮罩117；然後可能使用第三蝕刻製程蝕刻穿過CESL109。可能在第二ILD119上方形成並圖案化遮罩(例如光阻)，以從第一蝕刻製程和第二蝕刻製程遮蔽第二ILD119的部位。在一些實施方式中，蝕刻製程可能會過度蝕刻，因此，第三凹槽108延伸至磊晶源極/汲極區域92和/或閘極結構中，並且第三凹槽108的底部可能與磊晶源極/汲極區域92和/或閘極結構齊平(例如在同一水平面，或距離基材50相同距離)或低於(例如更靠近基材50)磊晶源極/汲極區域92和/或閘極結構。儘管第20B圖繪示第三凹槽108會在相同剖面中暴露磊晶源極/汲極區域92和閘極結構，但是在各種實施方式中，可能在不同剖面中暴露磊晶源極/汲極區域92和閘極結構，從而減少隨後形成的接點短路的風險。
在形成第三凹槽108之後，矽化物區121在磊晶源極/汲極區域92上方形成。在一些實施方式中，形成矽化物區121可以藉由先沉積能夠與下層磊晶源極/汲極區域92的半導體材料(例如矽、矽鍺、鍺)反應的金屬(未示出)，例如鎳(nickel)、鈷、鈦、鉭(tantalum)、鉑(platinum)、鎢、其他貴金屬、其他耐火金屬、稀土金屬 或其合金，以形成矽化物或鍺化物區在磊晶源極/汲極區域92的暴露的部位上方，接著進行熱退火製程以形成矽化物區121。接著，去除沉積的金屬未反應的部位(例如藉由蝕刻製程)。儘管矽化物區121被稱為矽化物區，但是矽化物區121也可能是鍺化物區或鍺化矽(silicon germanide)區，例如包括矽化物和鍺化物的區域。在一個實施方式中，矽化物區121包括矽化鈦(TiSi)且具有在大約2nm和大約10nm之間的範圍內的厚度。
下一步，在第三凹槽108中形成接點122和124(也可能稱為接觸插塞)。接點122和124可能各包括一或多個層，例如阻礙層、擴散層和填充材料。舉例來說，在一些實施方式中，接點122和124各包括阻礙層124和導電材料118，並且電耦合至下層的導電特徵(例如所繪示的實施方式中的閘極結構115和/或矽化物區121)。接點124電耦合至閘極結構115且可以被稱為閘極接點，而接點122電耦合至矽化物區121且可以被稱為源極/汲極接點。阻礙層124可能包括鈦、氮化鈦、鉭、氮化鉭等。導電材料118可能是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可能進行平坦化製程(例如CMP)以從第二ILD119的表面去除過剩的材料。
第21A圖、第21B圖和第21C圖繪示根據一些替代的實施方式的元件的剖面圖。第21A圖繪示第1圖中繪示的參考剖面A-A’。第21B圖繪示第1圖中繪示的參考剖面B-B’。第21C圖繪示第1圖中繪示的參考剖面 C-C’。在第21A圖、第21B圖和第21C圖中，相同的參考數字指示藉由與第20A圖、第20B圖和第20C圖的結構相同的製程形成的相同元素。然而，在第21A圖、第21B圖和第21C圖中，n型區域50N和p型區域50P中的溝道區包括相同的材料。舉例來說，包括矽的第二奈米結構54為p型區域50P中的p型nano-FET和n型區域50N中的n型nano-FET提供溝道區。舉例來說，可能藉由同時從p型區域50P和n型區域50N兩者去除第一奈米結構52；在p型區域50P中的第二奈米結構54周圍沉積閘極介電層113和閘電極115P(例如適用於p型nano-FET的閘電極)；以及在n型區域50N中的第二奈米結構54周圍沉積閘極介電層113和閘電極115N(例如適用於n型nano-FET的閘電極)來形成第21A圖、第21B圖和第21C圖的結構。在這樣的實施方式中，如上所述，n型區域50N中的磊晶源極/汲極區域92的材料與p型區域50P相比可能不同。
實施方式具有若干優點。舉例來說，利用自下而上的沉積製程(例如PEALD製程)可以在源極/汲極凹槽的底部沉積具有良好厚度均勻性的介電層。可能使用處理製程來緻密化源極/汲極凹槽中的介電層的底部，以改變介電層的底部相比於介電層的側壁的濕式蝕刻速率。處理製程去除作為沉積製程假影的氯原子並用氫原子代替它們。改變濕式蝕刻速率提供進行濕式蝕刻製程以去除介電層的側壁部位而不從底部部位顯著地去除材料的能力，減少成本， 且總體上減少製程變動。
一個實施方式是一種半導體元件的製造方法，包括在與虛設閘極相鄰的半導體鰭片中蝕刻第一源極/汲極凹槽，第一源極/汲極凹槽暴露第一奈米結構與第二奈米結構的側壁，第一奈米結構位於第二奈米結構上方。該方法也包括在第一奈米結構的側壁凹槽中形成第一側壁間隔件。該方法也包括在該虛設閘極上方和第一源極/汲極凹槽中沉積第一介電層，第一介電層的第一部位是在第一源極/汲極凹槽的底部的水平部位，第一介電層的第二部位是在第一源極/汲極凹槽的側壁上的垂直部位，第一介電層的第一部位與第二部位具有一致的蝕刻速率。該方法也包括在第一介電層上進行處理製程，處理製程修改第一介電層的蝕刻速率，使得第一介電層的第一部位具有與第一介電層的第二部位不同的蝕刻速率。該方法也包括進行第一介電層的濕式蝕刻，濕式蝕刻以比去除第一介電層的第一部位更大的速率去除第一介電層的第二部位。在一些實施方式中，處理製程包含使第一介電層暴露於電漿處理。在一些實施方式中，電漿處理從第一介電層之第一部位去除比第一介電層之第二部位更大之氯原子百分比，第一部位中的氯原子百分比在電漿處理後介於0.3%和0.5%之間，且第二部位中的氯原子百分比在電漿處理後介於0.6%和0.8%之間。在一些實施方式中，沉積第一介電層包含供應先驅物氣體至第一源極/汲極凹槽之底部以及使先驅物氣體與反應物電漿產生反應。在一些實施方式中，先驅物氣體包含 二氯矽烷、五氯二矽烷、六氯二矽烷、六氯二矽烷與甲胺或二碘矽烷。在一些實施方式中，反應物電漿是由氮、氨、氮和氨、氮和氫、氮和氬、氨和氬、氨和氫或氮、氨、氮和氫點燃。在一些實施方式中，在進行處理製程後與進行濕式蝕刻前，第一介電層之第二部位與第一部位之間的氯原子百分比差為0.2%到0.5%之間。在一些實施方式中，在進行處理製程前，第一介電層的第二部位與第一部位的濕式蝕刻速率之第一比率為1：1，其中在進行處理製程後，第一介電層的第二部位與第一部位的濕式蝕刻速率之第二比率在2：1和6：1之間。
另一個實施方式是一種半導體元件的製造方法，包括提供先驅物氣體至工件的第一凹槽。該方法也包括從反應性氣體產生第一電漿並提供第一電漿至工件的第一凹槽，第一電漿與先驅物氣體反應以形成沉積層。該方法也包括藉由從處理氣體產生第二電漿並提供第二電漿至工件的第一凹槽來處理沉積層，第二電漿改變第一凹槽中沉積層的水平部位的蝕刻速率選擇性。該方法也包括蝕刻第一凹槽中的沉積層以去除沉積層的垂直部位，其中沉積層的水平部位的蝕刻速率小於沉積層的垂直部位的蝕刻速率。在一些實施方式中，沉積層之垂直部位之蝕刻速率比沉積層之水平部位之蝕刻速率大2到6倍。在一些實施方式中，製造方法進一步包含：磊晶地生長源極/汲極結構在位於沉積層之水平部位上方的第一凹槽中。在一些實施方式中，第二電漿藉由緻密化沉積層的水平部位來改變沉積層之水平 部位的蝕刻速率選擇性。在一些實施方式中，緻密化包含自沉積層去除氯，並且用氫代替氯，其中從沉積層之水平部位去除的氯比從沉積層之垂直部位去除的氯多0.2%到0.5%。在一些實施方式中，沉積層為氮化矽層。在一些實施方式中，製造方法進一步包含：形成沉積層於第二凹槽中，第二凹槽比第一凹槽寬，第一凹槽中的沉積層之水平部位與第二凹槽中的沉積層之水平部位具有相同之厚度。
另一個實施方式是一種半導體元件的製造方法，包括在半導體鰭片的第一凹槽中沉積第一介電層，第一凹槽暴露第一奈米結構和第二奈米結構，第一介電層具有從閘極結構的頂部沿著閘極結構延伸進入第一凹槽的一側中的側壁部位，第一介電層在第一凹槽的底部具有底部部位，底部部位具有比側壁部位的側至側厚度更大的頂至底厚度該方法也包括用電漿氣體處理來處理第一介電層，電漿氣體處理使底部部位對於第一蝕刻劑之蝕刻選擇性發生改變該方法也包括藉由第一蝕刻劑蝕刻第一介電層，該蝕刻以比底部部位大的蝕刻速率去除第一介電層的側壁部位。在一些實施方式中，在處理第一介電層之後，底部部位比側壁部位更緻密。在一些實施方式中，蝕刻第一介電層以去除第一介電層的側壁部位之蝕刻速率的六分之一到二分之一的蝕刻速率去除第一介電層的底部部位。在一些實施方式中，處理第一介電層導致第一介電層的氯原子移出，並且氫原子代替氯原子，其中在底部部位中的氯原子在電漿氣體處理後之百分比介於0.3%和0.5%之間，且在側壁部 位中的氯原子在電漿氣體處理後之百分比介於0.6%和0.8%之間。在一些實施方式中，沉積第一介電層包含：提供先驅物氣體至第一凹槽。清除先驅物氣體。提供反應性氣體至第一凹槽。致能高頻射頻電源以將反應性氣體點燃成電漿。清除反應性氣體。重複提供先驅物氣體、清除先驅物氣體、提供反應性氣體和清除反應性氣體，直到達到第一介電層之所需厚度。
前述概述了幾個實施方式或實施例的特徵，以便本領域具有知識者可更能理解本揭露的各方面。本領域具有知識者應當理解，他們可以容易地將本揭露作為設計或修改其他製程和結構的基礎，以實現與本文介紹的實施方式或實施例相同的目的和/或實現相同的優點。本領域具有知識者還應該認識到，這樣的均等構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，他們可以在這裡進行各種改變、替換以及變更。
50:基材
50N:n型區域
50P:p型區域
52A,52B,52C:第一奈米結構
54A,54B,54C:第二奈米結構
66:鰭片
81:第一間隔件
90:第一內間隔件
92:磊晶源極/汲極區域
105:凹槽介電層
109:CESL
111:第一ILD
113:閘極介電層
115:閘電極
117:閘遮罩
119:第二ILD
121:矽化物區
122:接點
124:接點

Claims (10)

  1. 一種半導體元件的製造方法，包含：蝕刻一第一源極/汲極凹槽於與一虛設閘極相鄰之一半導體鰭片中，該第一源極/汲極凹槽暴露一第一奈米結構與一第二奈米結構之側壁，該第一奈米結構位於該第二奈米結構上方；形成一第一側壁間隔件於該第一奈米結構之一側壁凹槽中；沉積一第一介電層於該虛設閘極上方且於該第一源極/汲極凹槽中，該第一介電層之一第一部位為在該第一源極/汲極凹槽之一底部的一水平部位，該第一介電層之一第二部位為在該第一源極/汲極凹槽之一側壁上的一垂直部位，該第一介電層之該第一部位與該第二部位具有一致的一蝕刻速率；進行一電漿製程於該第一介電層上，該電漿製程修改該第一介電層的該蝕刻速率，使得該第一介電層之該第一部位具有與該第一介電層之該第二部位不同的一蝕刻速率，該電漿製程從該第一介電層之該第一部位去除比該第一介電層之該第二部位更大之一氯原子百分比；以及進行該第一介電層之一濕式蝕刻，該濕式蝕刻以比去除該第一介電層之該第一部位更大的一速率去除該第一介電層之該第二部位。
  2. 如請求項1所述的方法，其中該第一部位中的一氯原子百分比在該電漿製程後介於0.3%和0.5%之間，且該第二部位中的一氯原子百分比在該電漿製程後介於0.6%和0.8%之間。
  3. 如請求項1所述的方法，其中沉積該第一介電層包含：供應一先驅物氣體至該第一源極/汲極凹槽之該底部；以及使該先驅物氣體與一反應物電漿產生反應。
  4. 一種半導體元件的製造方法，包含：提供一先驅物氣體至一工件之一第一源極/汲極凹槽；自一反應性氣體產生一第一電漿，並且提供該第一電漿至該工件之該第一源極/汲極凹槽，該第一電漿與該先驅物氣體反應形成一介電層；藉由自一處理氣體產生一第二電漿以處理該介電層，並且提供該第二電漿至該工件之該第一源極/汲極凹槽，該第二電漿改變該第一源極/汲極凹槽中之該介電層的一水平部位之一蝕刻速率選擇性，該第二電漿自該介電層去除氯，並且用氫代替該氯；以及蝕刻該第一源極/汲極凹槽中的該介電層以去除該介電層之一垂直部位，其中該介電層之該水平部位之一蝕 刻速率小於該介電層之該垂直部位之一蝕刻速率。
  5. 如請求項4所述的方法，其中該介電層為一氮化矽層。
  6. 如請求項4所述的方法，進一步包含：形成該介電層於一第二源極/汲極凹槽中，該第二源極/汲極凹槽比該第一源極/汲極凹槽寬，該第一源極/汲極凹槽中的該介電層之該水平部位與該第二源極/汲極凹槽中的該介電層之一水平部位具有相同之一厚度。
  7. 一種半導體元件的製造方法，包含：沉積一第一介電層於一半導體鰭片的一第一凹槽中，該第一凹槽暴露一第一奈米結構和一第二奈米結構，該第一介電層具有一側壁部位從一閘極結構之一頂部沿著該閘極結構延伸進入該第一凹槽的一側面，該第一介電層在該第一凹槽的一底部具有一底部部位，該底部部位具有一頂至底厚度大於該側壁部位之一側至側厚度；以一電漿氣體處理處理該第一介電層，該電漿氣體處理導致該底部部位對於一第一蝕刻劑之一蝕刻選擇性改變，且該電漿氣體處理導致該第一介電層的多個氯原子移出，並且多個氫原子代替該些氯原子；以及藉由該第一蝕刻劑蝕刻該第一介電層，該蝕刻以比去除該底部部位大的一蝕刻速率去除該第一介電層的該側 壁部位。
  8. 如請求項7所述的方法，其中在處理該第一介電層之後，該底部部位比該側壁部位更緻密。
  9. 如請求項7所述的方法，其中蝕刻該第一介電層以去除該第一介電層的該側壁部位之一蝕刻速率的六分之一到二分之一的一蝕刻速率去除該第一介電層的該底部部位。
  10. 如請求項7所述的方法，其中沉積該第一介電層包含：提供一先驅物氣體至該第一凹槽；清除該先驅物氣體；提供一反應性氣體至該第一凹槽；致能一高頻射頻電源以將該反應性氣體點燃成電漿；清除該反應性氣體；以及重複提供該先驅物氣體、清除該先驅物氣體、提供該反應性氣體和清除該反應性氣體，直到達到該第一介電層之一所需厚度。
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