CN114975276A - 半导体元件的制造方法 - Google Patents

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layer
recess
plasma
type region
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龙俊名
张哲豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体元件的制造方法，实施方式提供对于沉积在源极/漏极凹槽中的介电层的处理制程。该处理制程改变介电层的水平部位的蚀刻选择性，以使介电层的水平部位具有低于介电层的垂直部位的蚀刻速率。通过湿式蚀刻制程去除垂直部位，以在源极/漏极凹槽的底部留下介电层的一部位。

Description

半导体元件的制造方法
技术领域
本揭露是有关于一种半导体元件的制造方法。
背景技术
半导体元件用于各种电子应用，例如个人计算机、移动电话、数字相机和其他电子设备。半导体元件通常通过在半导体基材上方依序地沉积绝缘或介电层、导电层和材料的半导体层来制造，并使用光刻图案化各种材料层以在其上形成电路组件和元件。
半导体产业通过不断减少最小特征尺寸来持续改善各种电子部件(例如晶体管、二极管、电阻器、电容器等)的集成密度，允许更多部件被整合至给定区域中。然而，随着最小特征尺寸减少，出现需要解决的其他问题。
发明内容
在本揭露的一些实施方式中，一种半导体元件的制造方法包含：蚀刻第一源极/漏极凹槽于与虚设栅极相邻的半导体鳍片中，第一源极/漏极凹槽暴露第一纳米结构与第二纳米结构的侧壁，第一纳米结构位于第二纳米结构上方；形成第一侧壁间隔件于第一纳米结构的侧壁凹槽中；沉积第一介电层于虚设栅极上方且于第一源极/漏极凹槽中，第一介电层的第一部位为在第一源极/漏极凹槽的底部的水平部位，第一介电层的第二部位为在第一源极/漏极凹槽的侧壁上的垂直部位，第一介电层的第一部位与第二部位具有一致的蚀刻速率；进行处理制程于第一介电层上，处理制程修改第一介电层的蚀刻速率，使得第一介电层的第一部位具有与第一介电层的第二部位不同的蚀刻速率；以及进行第一介电层的湿式蚀刻，湿式蚀刻以比去除第一介电层的第一部位更大的速率去除第一介电层的第二部位。
在本揭露的一些实施方式中，一种半导体元件的制造方法包含：提供先驱物气体至工件的第一凹槽；自反应性气体产生第一电浆，并且提供第一电浆至工件的第一凹槽，第一电浆与先驱物气体反应形成沉积层；通过自处理气体产生第二电浆以处理沉积层，并且提供第二电浆至工件的第一凹槽，第二电浆改变第一凹槽中的沉积层的水平部位的蚀刻速率选择性；以及蚀刻第一凹槽中的沉积层以去除沉积层的垂直部位，其中沉积层的水平部位的蚀刻速率小于沉积层的垂直部位的蚀刻速率。
在本揭露的一些实施方式中，一种半导体元件的制造方法包含：沉积第一介电层于半导体鳍片的第一凹槽中，第一凹槽暴露第一纳米结构和第二纳米结构，第一介电层具有侧壁部位从栅极结构的顶部沿着栅极结构延伸进入第一凹槽的侧面，第一介电层在第一凹槽的底部具有底部部位，底部部位具有顶至底厚度大于侧壁部位的侧至侧厚度；以电浆气体处理处理第一介电层，电浆气体处理导致底部部位对于第一蚀刻剂的蚀刻选择性改变；以及通过第一蚀刻剂蚀刻第一介电层，蚀刻以比去除底部部位大的蚀刻速率去除第一介电层的侧壁部位。
附图说明
当结合附图阅读时，得以自以下详细描述最佳地理解本揭露。需强调的是，根据本领域的标准实务，各种特征并未按比例绘制。事实上，为了论述清楚起见，可任意地增加或减少各种特征的尺寸。
图1绘示根据一些实施方式的纳米结构场效应晶体管(nanostructure field-effect transistor,nano-FET)的一实施例的三维视图；
图2、图3、图4、图5、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图16C、图17A、图17B、图18A、图18B、图19A、图19B、图19C、图20A、图20B和图20C为根据一些实施方式的在nano-FET的制造中的中间阶段的剖面图；
图12A、图12B和图12C绘示根据一些实施方式的可能使用的沉积和处理制程流程；
图13C绘示根据一些实施方式的处理制程；
图21A、图21B和图21C为根据一些实施方式的nano-FET的剖面图。
【符号说明】
20:分隔物
50:基材
50N:n型区域
50P:p型区域
51,51A,51B,51C:第一半导体层
52,52A,52B,52C:第一纳米结构
53,53A,53B,53C:第二半导体层
54,54A,54B,54C:第二纳米结构
55:纳米结构
64:多层堆叠
66:鳍片
68:STI区
70:虚拟介电层
71:虚拟栅极介电质
72:虚拟栅极层
74:遮罩层
76,76A,76B,76C,76D,76E:虚拟栅极
78:遮罩
80:第一间隔层
81:第一间隔件
82:第二间隔层
83:第二间隔件
86,86A,86B,86C,86D:第一凹槽
90:第一内间隔件
92:磊晶源极/漏极区域
92A:第一半导体材料层
92B:第二半导体材料层
92C:第三半导体材料层
93:沉积制程
97:介电层
97’:介电层已处理部位
98:第二凹槽
99:处理制程
101:蚀刻制程
103:虚设栅极介电质盖
105:凹槽介电层
109:CESL
111:第一ILD
113:栅极介电层
115,115N,115P:栅电极
117:闸遮罩
118:导电材料
119:第二ILD
121:硅化物区
122:接点
124:接点
200,205,210,215,220,225,230,235,240:制程流程
A-A’,B-B’,C-C’:参考剖面
d1,d2,d3,d4:深度
s1,s2:间距
w1,w2,w3,w4:宽度
具体实施方式
以下揭露内容提供用于实施本揭露的不同特征的许多不同实施方式或实施例。以下描述部件和排列的特定实施方式以简化本揭露。当然，此些仅为实施方式，且并不意欲为限制。举例来说，在以下叙述中，形成第一特征在第二特征上方或之上可以包含第一和第二特征直接接触形成的实施方式，并且还可以包含在第一和第二特征之间形成附加特征的实施方式，使得第一和第二特征可以不直接接触。此外，本揭露可以在各个实施方式中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所叙述的各种实施方式和/或配置之间的关系。
此外，为了便于描述，可在本文中使用像是“在……下面(beneath)”、“在……下方(below)”、“下部(lower)”、“在……之上(above)”、“上部(upper)”及其类似术语的空间相对术语，以描述如诸图中所绘示的一个元件或特征与另一(另一些)元件或特征的关系。除了诸图中所描绘的定向以外，此些空间相对术语意欲涵盖元件在使用中或操作中的不同定向。元件可以其他方向(旋转90度或以其他方向)，且可同样相应地解释本文中所使用的空间相对描述词。
实施方式提供一种处理，以调整沉积介电层的蚀刻选择性。此处理可以在周期性沉积制程期间和/或之后提供，在nano-FET的凹槽中形成介电层。在此处理之后，在凹槽底部中的介电层被致密化，并且相比于在凹槽的侧壁上的相同材料具有增加的蚀刻选择性。举例来说，介电层的侧壁部位的湿式蚀刻速率可能是介电层的底部部位的湿式蚀刻速率的五倍。此处理提供电浆使在介电层中发现的氯原子被氢原子代替。
以下在特定上下文中描述的实施方式，包括nano-FET的晶片。然而，可以将各种实施例应用于包含用来代替nano-FET或与nano-FET组合的其他类型的晶体管的晶片，其他类型的晶体管例如鳍式场效应晶体管(fin field-effect transistor,FinFET)、平面晶体管等。
图1绘示根据一些实施方式的nano-FET的一实施例的三维视图，nano-FET例如纳米线场效应晶体管(nanowire FET)、纳米薄片场效应晶体管(nanosheet FET)等。这些nano-FET包括在基材50(例如半导体基材)上的鳍片66上方的纳米结构55(例如纳米薄片、纳米线等)，其中纳米结构55用作nano-FET的沟道区。纳米结构55可能包括p型纳米结构、n型纳米结构或其组合。隔离区68设置在相邻的鳍片66之间，鳍片66可能突出于邻近的隔离区68上方或从邻近的隔离区68之间突出。尽管隔离区68被描述/绘示为与基材50分离，但如此处所用，术语“基材”可能指称单独的半导体基材或半导体基材与隔离区的组合。此外，尽管鳍片66的底部部位被绘示为与基材50连续的单一材料，但鳍片66的底部部位和/或基材50可能包括单一或多种材料。在上下文中，鳍片66指称在邻近的隔离区68之间延伸的部位。
栅极介电层113位于鳍片66的顶表面上方，并且沿着纳米结构55的顶表面、侧壁和底表面。栅电极115位于栅极介电层113上方。磊晶源极/漏极区域92设置于在栅极介电层113与栅电极115的相对侧上的鳍片66上。
图1进一步绘示随后的附图中使用的参考剖面。参考剖面A-A’沿着栅电极98的纵轴，并且在，举例来说，垂直于nano-FET的磊晶源极/漏极区域92之间的电流方向的方向上。参考剖面B-B’垂直于参考剖面A-A’且平行于nano-FET的鳍片66的纵轴，并且在，举例来说，nano-FET的磊晶源极/漏极区域92之间的电流方向的方向上。参考剖面C-C’平行于参考剖面A-A’且延伸通过nano-FET的磊晶源极/漏极区域92。为了清楚起见，随后的附图参照这些参考剖面。
此处论述的实施方式是在使用后栅极制程形成的nano-FET的上下文中论述的。在另一些实施方式中，可以使用前栅极制程。此外，一些实施方式考虑在平面元件(例如平面场效晶体管)中或在FinFET中使用的方面。
图2至图20C为根据一些实施方式的在nano-FET的制造中的中间阶段的剖面图。图2至图5、图6A、图16A、图17A、图18A、图19A和图20A绘示图1中所绘示的参考剖面A-A’。图6B、图7B、图8B、图9B、图10A、图10B、图11A、图11B、图13A、图13B、图14A、图14B、图15B、图16B、图17B、图18B、图19B和图20B绘示图1中所绘示的参考剖面B-B’。图7A、图8A、图9A、图15A、图16C、图19C和图20C绘示图1中所绘示的参考剖面C-C’。
在图2中，提供了基材50。基材50可能为掺杂(例如用p型或n型掺杂物)或未掺杂的半导体基材，例如主体半导体、绝缘层上半导体(semiconductor-on-insulator,SOI)基材等。基材50可能为晶圆(例如硅晶圆)。SOI基材通常是在绝缘层上形成的一层半导体材料。举例来说，绝缘层可能为埋藏氧化物(buried oxide,BOX)层、氧化硅层等。绝缘层提供于基材50上，通常是硅基材或玻璃基材。也可以使用其他基材，例如多层基材或梯度基材。在一些实施方式中，基材50的半导体材料可能包括硅、锗；化合物半导体包括碳化硅(siliconcarbide,SiC)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indiumphosphide)、砷化铟(indium arsenide)和/或锑化铟(indium antimonide)；合金半导体包括硅锗(silicon-germanium,SiGe)、磷化砷化镓(gallium arsenide phosphide)、砷化铝铟(aluminum indium arsenide)、砷化铝镓(aluminum gallium arsenide)、砷化镓铟(gallium indium arsenide)、磷化镓铟(gallium indium phosphide)和/或磷化砷化镓铟(gallium indium arsenide phosphide)；或其组合。
基材50具有n型区域50N和p型区域50P。n型区域50N可以用于形成n型元件，举例来说，NMOS晶体管(例如n型nano-FET)，而p型区域50P可以用于形成p型元件，举例来说，PMOS晶体管(例如p型nano-FET)。n型区域50N可能与p型区域50P物理上分离(如绘示，借着分隔物20)，并且可能设置任意数量的元件特征(例如其他主动元件、掺杂区、隔离结构等)在n型区域50N与p型区域50P之间。尽管绘示了一个n型区域50N与一个p型区域50P，但可能提供任意数量的n型区域50N与p型区域50P。
进一步在图2中，在基材50上方形成多层堆叠64。多层堆叠64包括第一半导体层51A-C(统称为第一半导体层51)与第二半导体层53A-C(统称为第二半导体层53)的交替层。为了说明的目的且如下文更详细论述的，将去除第二半导体层53且将图案化第一半导体层51以形成在p型区域50P中的nano-FET的沟道区。此外，将去除第一半导体层51且将图案化第二半导体层53以形成在n型区域50N中的nano-FET的沟道区。然而，在一些实施方式中，可能去除第一半导体层51且可能图案化第二半导体层53以形成在n型区域50N中的nano-FET的沟道区，并且可能去除第二半导体层53且可能图案化第一半导体层51以形成在p型区域50P中的nano-FET的沟道区。
在另一些实施方式中，可能去除第一半导体层51且可能图案化第二半导体层53以在n型区域50N和p型区域50P两者中形成nano-FET的沟道区。在另一些实施方式中，可能去除第二半导体层53且可能图案化第一半导体层51以在n型区域50N和p型区域50P两者中形成nano-FET的沟道区。在这样的实施方式中，在n型区域50N和p型区域50P两者中的沟道区可能具有相同的材料成分(例如硅或另一种半导体材料)，并且同时形成。图21A、图21B和图21C绘示这样的实施方式产生的结构，其中p型区域50P和n型区域50N两者中的沟道区例如包括硅。
为了说明的目的，将多层堆叠64绘示为包含第一半导体层51和第二半导体层53各三层。在一些实施方式中，多层堆叠64可能包含任意数量的第一半导体层51和第二半导体层53。多层堆叠64的每一层可能使用制程磊晶地生长，例如化学气相沉积(chemical vapordeposition,CVD)、原子层沉积(atomic layer deposition,ALD)、气相磊晶(vapor phaseepitaxy,VPE)、分子束磊晶(molecular beam epitaxy,MBE)等。在各种实施方式中，第一半导体层51可能由适合用于p型nano-FET的第一半导体材料(例如硅锗等)形成，而第二半导体层53可能由适合用于n型nano-FET的第二半导体材料(例如硅、碳化硅等)形成。为了说明的目的，将多层堆叠64绘示为具有适合用于p型nano-FET的最底半导体层。在一些实施方式中，可能形成多层堆叠64以使最底层为适合用于n型nano-FET的半导体层。
第一半导体材料和第二半导体材料可能为对彼此具有高蚀刻选择性的材料。因此，可能去除第一半导体材料的第一半导体层51，而不会显著地去除在n型区域50N中的第二半导体材料的第二半导体层53，从而允许第二半导体层53被图案化以形成n型nano-FET的沟道区。同样地，可能去除第二半导体材料的第二半导体层53，而不会显著地去除在p型区域50P中的第一半导体材料的第一半导体层51，从而允许第一半导体层51被图案化以形成p型nano-FET的沟道区。
现在参考图3，根据一些实施方式，在基材50中形成鳍片66且在多层堆叠64中形成纳米结构55。在一些实施方式中，纳米结构55和鳍片66可能通过在多层堆叠64和基材50中蚀刻沟槽，分别在多层堆叠64和基材50中形成。蚀刻可能为任意容许的蚀刻制程，例如活性离子蚀刻(reactive ion etch,RIE)、中性粒子束蚀刻(neutral beam etch,NBE)等或其组合。蚀刻可能为非等向性的。通过蚀刻多层堆叠64形成纳米结构55可能进一步从第一半导体层51定义出第一纳米结构52A-C(统称为第一纳米结构52)且从第二半导体层53定义出第二纳米结构54A-C(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可以进一步统称为纳米结构55。
鳍片66和纳米结构55可能通过任何合适的方法图案化。举例来说，鳍片66和纳米结构55可能使用一或多个光刻制程图案化，包括双重成像或多重成像制程。通常，双重成像或多重成像制程结合光刻和自对准制程，允许创建图案具有比例如通过单个直接光刻制程可获得的间距更小的间距。举例来说，在一个实施方式中，将牺牲层形成在基材上方且使用光刻制程图案化。间隔件使用自对准制程沿着图案化的牺牲层形成。接着去除牺牲层，并且剩余的间隔件可能接着用于图案化鳍片66。
为了说明的目的，图3将n型区域50N和p型区域50P中的鳍片66绘示为具有实质上相同的宽度。在一些实施方式中，n型区域50N中的鳍片66的宽度可能比p型区域50P中的鳍片66的宽度大或小。此外，尽管每个鳍片66和纳米结构55始终被绘示为具有一致的宽度，但在其他实施方式中，鳍片66和/或纳米结构55可能具有锥形侧壁，使得每个鳍片66和/或纳米结构55的宽度在朝向基材50的方向上持续增加。在这样的实施方式中，每个纳米结构55可能具有不同的宽度且在形状上为梯形。
在图4中，浅沟槽隔离(shallow trench isolation,STI)区68形成在鳍片66附近。STI区68可能通过在基材50、鳍片66和纳米结构55上方以及在相邻的鳍片66之间沉积绝缘材料形成。绝缘材料可能为氧化物(例如氧化硅)、氮化物等或其组合，并且可能通过高密度电浆CVD(high-density plasma CVD,HDP-CVD)、流动式CVD(flowable CVD,FCVD)等或其组合形成。可以使用通过任何容许的制程形成的其他绝缘材料。在所绘示的实施方式中，绝缘材料为通过FCVD制程形成的氧化硅(silicon oxide)。一旦绝缘材料形成，就可以进行退火制程。在一个实施方式中，绝缘材料形成使得过剩的绝缘材料覆盖纳米结构55。尽管绝缘材料被绘示为单层，但一些实施方式可能使用多层。举例来说，在一些实施方式中，可能先沿着基材50的表面、鳍片66和纳米结构55形成衬垫(未单独示出)。此后，可能在衬垫上方形成诸如上述那些的填充材料。
接着对绝缘材料应用去除制程以去除纳米结构55上方过剩的绝缘材料。在一些实施方式中，可能使用平坦化制程，例如化学机械抛光(chemical mechanical polish,CMP)、回蚀制程或其组合等。平坦化制程暴露纳米结构55，使得纳米结构55的顶表面和绝缘材料在平坦化制程完成后是水平的。
接着使绝缘材料产生凹槽以形成STI区68。绝缘材料产生凹槽使得在n型区域50N和p型区域50P中的鳍片66的上部部位从邻近的STI区68之间突出。此外，STI区68的顶表面可能具有如图所示的平坦表面、凸表面、凹表面(例如盘状)或其组合。STI区68的顶表面可能通过适当的蚀刻形成平坦的、凸的和/或凹的。可以使用容许的蚀刻制程使STI区68凹陷，例如对绝缘材料的材料有选择性的蚀刻制程(如以比蚀刻鳍片66和纳米结构55的材料更快的速率蚀刻绝缘材料的材料)。举例来说，可以使用使用诸如稀释氢氟(dilutehydrofluoric,DHF)酸的氧化物移除。
以上参照图2至图4描述的制程只是可以如何形成鳍片66和纳米结构55的一个实施例。在一些实施方式中，可能使用遮罩和磊晶生长制程形成鳍片66和/或纳米结构55。举例来说，可以在基材50的顶表面上方形成介电层，并且可以蚀刻沟槽通过介电层以暴露下层的基材50。磊晶结构可以在沟槽中磊晶地生长，并且可以使介电层产生凹槽，使得磊晶结构从介电层突出以形成鳍片66和/或纳米结构55。磊晶结构可能包含上述的交替的半导体材料，例如第一半导体材料和第二半导体材料。在磊晶结构磊晶地生长的一些实施方式中，磊晶生长的材料可能在生长期间被原位掺杂，可能排除之前和/或随后的植入，尽管原位和植入掺杂可以一起使用。
此外，仅用于说明目的，此处第一半导体层51(和导致的第一纳米结构52)和第二半导体层53(和导致的第二纳米结构54)被绘示和论述为在p型区域50P和n型区域50N中包含相同的材料。因此，在一些实施方式中，第一半导体层51和第二半导体层53中的一或两个可能为不同的材料或以不同的顺序在p型区域50P和n型区域50N中形成。
进一步在图4中，可以在鳍片66、纳米结构55和/或STI区68中形成适当的井(未单独示出)。在不同井类型的实施方式中，可以用光阻或其他遮罩(未单独示出)实现用于n型区域50N和p型区域50P的不同植入步骤。举例来说，可以在n型区域50N和p型区域50P中的鳍片66和STI区68上方形成光阻。图案化光阻以暴露p型区域50P。可以通过使用旋涂技术形成光阻且可以使用容许的光刻技术图案化。一旦光阻被图案化，就在p型区域50P中进行n型杂质植入，并且光阻可能用作遮罩以实质上地防止n型杂质被植入到n型区域50N中。n型杂质可能为磷、砷、锑等，植入该区域中至浓度在从大约1013原子/cm3到大约1014原子/cm3的范围中。在植入之后，去除光阻，例如通过容许的灰化制程。
在p型区域50P的植入之后或之前，在p型区域50P和n型区域50N中的鳍片66、纳米结构55和STI区68上方形成光阻或其他遮罩(未单独示出)。图案化光阻以暴露n型区域50N。可以通过使用旋涂技术形成光阻且可以使用容许的光刻技术图案化。一旦光阻被图案化，就在n型区域50N中进行p型杂质植入，并且光阻可能用作遮罩以实质上地防止p型杂质被植入到p型区域50P中。p型杂质可能为硼、氟化硼(boron fluoride)、铟等，植入该区域中至浓度在从大约1013原子/cm3到大约1014原子/cm3的范围中。在植入之后，去除光阻，例如通过容许的灰化制程。
在n型区域50N和p型区域50P的植入之后，可以进行退火以修复植入的损伤并活化已植入的p型和/或n型杂质。在一些实施方式中，磊晶鳍片的生长材料可能在生长期间被原位掺杂，可能排除植入，尽管原位和植入掺杂可以一起使用。
在图5中，虚拟介电层70在鳍片66和/或纳米结构55上形成。举例来说，虚拟介电层70可能为氧化硅、氮化硅(silicon nitride)或其组合等，并且可能根据容许的技术沉积或热生长。虚拟栅极层72在虚拟介电层70上方形成，并且遮罩层74在虚拟栅极层72上方形成。虚拟栅极层72可能沉积在虚拟介电层70上方且接着被平坦化(例如通过CMP)。遮罩层74可能沉积在虚拟栅极层72上方。虚拟栅极层72可能为导电或非导电材料且可能选自一群组，包括非晶硅(amorphous silicon)、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物(metallic nitride)、金属硅化物(metallic silicide)、金属氧化物(metallicoxide)和金属。虚拟栅极层72可能通过物理气相沉积(physical vapor deposition,PVD)、CVD、溅镀沉积或用于沉积选定材料的其他技术来沉积。虚拟栅极层72可能由对隔离区的蚀刻具有高蚀刻选择性的其他材料制成。遮罩层74可能包括例如氮化硅、氮氧化硅(siliconoxynitride)等。在此实施例中，单个虚拟栅极层72和单个遮罩层74跨越n型区域50N和p型区域50P形成。需强调的是，仅出于说明的目的，虚拟介电层70被显示为只覆盖鳍片66和纳米结构55。在一些实施方式中，可能沉积虚拟介电层70使得虚拟介电层70覆盖STI区68，使得虚拟介电层70在虚拟栅极层72与STI区68之间延伸。
图6A至图20C绘示在实施方式元件的制造中的各种附加步骤。图6B、图7A、图7B、图8A、图8B、图9A、图9B、图15A、图16A、图16C、图17A、图19C和图20C绘示n型区域50N或p型区域50P之一中的特征。在图6A和图6B中，遮罩层74(参见图5)可能使用容许的光刻和蚀刻技术图案化以形成遮罩78。接着遮罩78的图案可能转移至虚拟栅极层72和虚拟介电层70以分别形成虚拟栅极76和虚拟栅极介电质71。虚拟栅极76覆盖鳍片66的相应沟道区。遮罩78的图案可能用于将每个虚拟栅极76从相邻的虚拟栅极76物理分离。虚拟栅极76也可能具有实质上垂直于相应的鳍片66的纵向的一纵向。
在一些实施方式中，每个虚拟栅极76之间的间距可能是均匀的，而在另一些实施方式中(例如在图6B中所绘示)，虚拟栅极76之间的间距可能变化。举例来说，虚拟栅极76C和76D之间和虚拟栅极76D和76E之间的间距s2可能比虚拟栅极76A和76B之间和虚拟栅极76B和76C之间的间距s1大约略25％和75％之间。在一些实施方式中，间距s2可能比间距s1大20％和250％之间，取决于元件需求。在一些实施方式中，可能在虚拟栅极76之间使用其他间距大小。在一个实施方式中，间距s1可能在大约10nm和大约20nm之间且间距s2可能在大约20nm和50nm之间，但是可能使用其他值。间距s1和s2(和附加间距规格)很重要，因为后续的蚀刻和沉积制程可能受间距影响。举例来说，当间距越宽，蚀刻可能越有效，导致更多材料去除。同样地，当间距越宽，沉积可能越有效，导致更多材料沉积。
在图7A和图7B中，第一间隔层80和第二间隔层82分别形成在图6A和图6B中所绘示的结构上方。随后将图案化第一间隔层80和第二间隔层82以做为用于形成自对准源极/漏极区域的间隔件。在图7A和图7B中，第一间隔层80形成在STI区68的顶表面上；鳍片66、纳米结构55和遮罩78的顶表面和侧壁上；以及虚拟栅极76和虚拟栅极介电质71的侧壁上。第二间隔层82沉积在第一间隔层80上方。第一间隔层80可能使用诸如热氧化的技术，由氧化硅、氮化硅、氮氧化硅等形成，或通过CVD、ALD等沉积。第二间隔层82可能由与第一间隔层80的材料具有不同蚀刻速率的材料形成，例如氧化硅、氮化硅、氮氧化硅等，并且可能通过CVD、ALD等沉积。
在形成第一间隔层80之后且在形成第二间隔层82之前，可以进行用于轻掺杂源极/漏极(lightly doped source/drain,LDD)区域的植入(未单独示出)。在具有不同元件类型的实施方式中，类似于上面在图4中论述的植入，可以在n型区域50N上方形成遮罩(例如光阻)，同时暴露p型区域50P，并且可以植入适当类型(例如p型)的杂质至在p型区域50P中暴露的鳍片66和纳米结构55中。接着可以去除遮罩。随后，可以在p型区域50P上方形成遮罩(例如光阻)，同时暴露n型区域50N，并且可以植入适当类型(例如n型)的杂质至在n型区域50N中暴露的鳍片66和纳米结构55中。接着可以去除遮罩。n型杂质可能是前述的任何n型杂质，而p型杂质可能是前述的任何p型杂质。轻掺杂源极/漏极区域可能具有在从大约1x1015原子/cm3至大约1x1019原子/cm3的范围内的杂质浓度。可以使用退火来修复植入的损伤并活化已植入的杂质。
在图8A和图8B中，第一间隔层80和第二间隔层82被蚀刻以形成第一间隔件81和第二间隔件83。如以下将更详细论述的，第一间隔件81和第二间隔件83用于随后形成的自对准源极/漏极区域，以及在后续处理期间保护鳍片66和/或纳米结构55的侧壁。可以使用合适的蚀刻制程蚀刻第一间隔层80和第二间隔层82，举例来说，等向性蚀刻制程(例如湿式蚀刻制程)、非等向性蚀刻制程(例如干式蚀刻制程)等。在一些实施方式中，第二间隔层82的材料具有与第一间隔层80的材料不同的蚀刻速率，使得第一间隔层80可能在图案化第二间隔层82时用作蚀刻停止层，且使得第二间隔层82可能在图案化第一间隔层80时用作遮罩。举例来说，可能使用非等向性蚀刻制程蚀刻第二间隔层82，其中第一间隔层80用作蚀刻停止层，其中第二间隔层82的剩余部位形成第二间隔件83，如图8A中所绘示。此后，第二间隔件83用作在蚀刻第一间隔层80的暴露部位的遮罩，从而形成第一间隔件81，如图8A中所绘示。
如图8A中所绘示，第一间隔件81和第二间隔件83设置于鳍片66和/或纳米结构55的侧壁上。如图8B中所绘示，在一些实施方式中，可能从邻近遮罩78、虚拟栅极76和虚拟栅极介电质71的第一间隔层80上方去除第二间隔层82，并且设置第一间隔件81在遮罩78、虚拟栅极76和虚拟栅极介电质71的侧壁上。在其他实施方式中，第二间隔层82的一部位可能保留在邻近遮罩78、虚拟栅极76和虚拟栅极介电质71的第一间隔层80上方。
需强调的是，上述揭露通常描述形成间隔件和LDD区域的制程。可能使用其他制程或顺序。举例来说，可能使用更少或附加的间隔件，可能使用不同顺序的步骤(例如可能在沉积第二间隔层82之前图案化第一间隔件81)，可能形成或去除附加间隔件等。此外，可能使用不同结构和步骤形成n型和p型元件。
在图9A和图9B中，根据一些实施方式，第一凹槽86形成于鳍片66、纳米结构55和基材50中。随后将在第一凹槽86中形成磊晶源极/漏极区域。第一凹槽86可能延伸通过第一纳米结构52和第二纳米结构54并进入基材50中。如图9A中所绘示，STI区68的顶表面可能与第一凹槽86的底表面是水平的。在各种实施方式中，可能蚀刻鳍片66使得第一凹槽86的底表面设置在STI区68的顶表面之下，诸如此类。第一凹槽86可能通过使用非等向性蚀刻制程(例如RIE、NBE等)蚀刻鳍片66、纳米结构55和基材50来形成。在用于形成第一凹槽86的蚀刻制程期间，第一间隔件81、第二间隔件83和遮罩78遮蔽鳍片66、纳米结构55和基材50的数个部位。可能使用单个蚀刻制程或多个蚀刻制程来蚀刻纳米结构55和/或鳍片66的每一层。在第一凹槽86达到所需深度之后，可能使用时控蚀刻制程来停止第一凹槽86的蚀刻。
在一些实施方式中，每一个第一凹槽86的深度(例如深度d1、d2、d3和d4)可能大致相同。在另一些实施方式中，一或多个第一凹槽86可能具有不同的深度。举例来说，因为第一凹槽86A和86B的间距s1(参见图6B)相同，深度d1和d2可能彼此有相同的深度，并且因为第一凹槽86C和86D的间距s2(参见图6B)相同，深度d3和d4可能彼此有相同的深度。然而，在一些实施方式中，在用于创建第一凹槽86的蚀刻步骤中的制程变动可能导致不同的深度，例如在图9B中所示，深度d4大于深度d3。在一些实施方式中，深度d3和d4可能各自大于深度d1和d2，因为间距s2(参见图6B)大于间距s1，导致更有效的蚀刻速率。
因为第一凹槽86的蚀刻为非等向性的，所以第一凹槽86的侧壁具有良好的垂直度。因此，在制程变动中，宽度w1和宽度w2各自对应于间距s1(参见图6B)且宽度w3和宽度w4各自对应于间距s2。然而，在一些实施方式中，第一凹槽86可能具有锥形形状，顶部比底部更宽。
在图10A和图10B中，分别绘示出n型区域50N和p型区域50P。第一内间隔件90形成在n型区域50N中的第一纳米结构52的侧壁凹槽中和p型区域50P中的第二纳米结构54的侧壁凹槽中。为了形成侧壁凹槽，由被第一凹槽86暴露的第一半导体材料(例如第一纳米结构52)形成的多层堆叠64的层的侧壁的部位被蚀刻以形成n型区域50N中的侧壁凹槽，并且由被第一凹槽86暴露的第二半导体材料(例如第二纳米结构54)形成的多层堆叠64的层的侧壁的部位被蚀刻以形成p型区域50P中的侧壁凹槽。尽管侧壁凹槽88中的第一纳米结构52和第二纳米结构54的侧壁被绘示为直的，但侧壁可以是凹的或凸的。可能使用等向性蚀刻制程蚀刻侧壁，例如湿式蚀刻等。p型区域50P可能用遮罩(未示出)保护，同时使用对第一半导体材料具有选择性的蚀刻剂来蚀刻第一纳米结构52，使得第二纳米结构54和基材50相比于n型区域50N中的第一纳米结构52保持相对未蚀刻。同样地，n型区域50N可能用遮罩(未示出)保护，同时使用对第二半导体材料具有选择性的蚀刻剂来蚀刻第二纳米结构54，使得第一纳米结构52和基材50相比于p型区域50P中的第二纳米结构54保持相对未蚀刻。在一个实施方式中，其中第一纳米结构52包括例如硅锗且第二纳米结构54包括例如硅或碳化硅，可能使用具有氢氧化四甲铵(tetramethylammonium hydroxide,TMAH)、氢氧化铵(ammoniumhydroxide,NH4OH)等的干式蚀刻制程来蚀刻n型区域50N中的第一纳米结构52的侧壁，并且可能使用具有氟化氢(hydrogen fluoride)、另一种氟基蚀刻剂等的湿式或干式蚀刻制程来蚀刻p型区域50P中的第二纳米结构54的侧壁。
接着在侧壁凹槽中形成第一内间隔件90。第一内间隔件90可能通过在虚拟栅极76上方和第一凹槽86中沉积内间隔层(未单独示出)，并接着蚀刻侧壁凹槽外部的部位来形成。第一内间隔件90用作在随后形成的源极/漏极区域和栅极结构之间的隔离特征。如将在下文更详细论述的，将在第一凹槽86中形成源极/漏极区域，同时n型区域50N中的第一纳米结构52和p型区域50P中的第二纳米结构54将被替换为相应的栅极结构。
内间隔层可能通过共形沉积制程(例如CVD、ALD等)沉积。内间隔层可能包括诸如氮化硅或氮氧化硅的材料，尽管可以使用任何合适的材料，例如具有小于约3.5的k值的低介电常数(低k)材料。接着可能非等向性地蚀刻内间隔层来形成第一内间隔件90。尽管第一内间隔件90的外侧壁被绘示为与n型区域50N中的第二纳米结构54的侧壁齐平且与p型区域50P中的第一纳米结构52的侧壁齐平，但第一内间隔件90的外侧壁可能分别延伸超出或凹陷自第二纳米结构54和/或第一纳米结构52的侧壁。
此外，尽管第一内间隔件90的外侧壁在图10B中被绘示为直的，但第一内间隔件90的外侧壁可以是凹的或凸的。可能使用非等向性蚀刻制程(例如RIE、NBE等)蚀刻内间隔层。第一内间隔件90可能用于防止随后形成的源极/漏极区域(例如下文参照图15A和图15B论述的磊晶源极/漏极区域92)被随后的蚀刻制程(例如用于形成栅极结构的蚀刻制程)损坏。
图11A、图11B、图12A、图12B、图12C、图13A、图13B、图13C和图14B绘示用于在第一凹槽86的底部形成凹槽介电层105(参见图14A和图14B)的形貌选择性沉积制程。凹槽介电层105可能形成在第一凹槽86的底部以通过减少通过鳍片66和/或基材50的电流泄漏来提供改善的电流泄漏控制并提供减少的边缘电容。
在图11A和图11B中，介电层97沉积在图10A和图10B中所绘示的结构上方和第一凹槽86中。在一些实施方式中，用于形成介电层97的沉积制程93可能是一种电浆增强型ALD(plasma enhanced ALD,PEALD)制程。沉积制程93可能使用周期性沉积制程来将介电层97堆积到所需厚度。PEALD制程为此应用的良好选择，因为第一凹槽86的高宽比可能很大且PEALD制程可以用于进行沉积，以比沉积介电层97的侧面部位上(例如垂直部位)更大的速率沉积介电层97的水平部位(例如第一凹槽86底部)。然而，即使在PEALD制程中，也有一些侧壁沉积，如在图11A和图11B中所绘示。可能通过湿式蚀刻去除侧壁沉积，并且因为底部相对比侧面更厚，在去除侧面材料后可能会保留一些底部材料。然而，这是相当低效的，因为在已经耗时、耗资源的沉积制程中浪费大量材料。为了在介电层97的侧面和底部之间提供蚀刻选择性，在介电层97上使用处理制程99(参见图12B和图13C)，改变介电层97的底部相比于介电层97的侧面的蚀刻选择性。
参考图12A，绘示了用于沉积制程93的流程图200。描述了用于沉积氮化硅薄膜的PEALD流程图200。可以使用其他类型的薄膜，例如氧化铝(aluminum oxide)、氧化硅、碳化硅、碳氧化硅(silicon oxycarbide)、氮氧化硅、碳氮氧化硅(silicon oxycarbonitride)、低k介电材料等。本领域具有知识者将理解如何适当地替换材料和工作气体以形成此类材料层。此外，下文的论述着重于使用二氯硅烷(dichlorosilane,DCS,SiH2Cl2)先驱物和氨(ammonia,NH3)反应物的沉积。本领域具有知识者将理解可能使用其他先驱物和/或反应物。举例来说，在一些实施方式中，先驱物可能包括任何合适的氮基含氯气体(nitrogen-based chlorine containing gas)。举例来说，在一些实施方式中，可能使用五氯二硅烷(pentachlorodisilane,PCDS,HSi2Cl5)、六氯二硅烷(hexachlorodisilane,HCDS,Si2Cl6)或六氯二硅烷与甲胺(methylamine,CH3NH2)。也可能使用其他先驱物或修改以下制程来实现相似的结果。举例来说，在一些实施方式中，可能使用二碘硅烷(diiodosilane,SiH2I2)作为先驱物。在一些实施方式中，其他反应物可能包括氮(N2)和/或氨(ammonia)，其可能进一步和氢(H2)和/或氩(Ar)结合。举例来说，在一些实施方式中，反应物气体可能包括氮、氨、氮和氨、氮和氢、氮和氩、氨和氩、氨和氢或氮、氨、氮和氢。
首先，在制程流程205制备基材基底或基底层。在这种情况下，基材基底包括基于其结构的多种表面类型，例如栅极间隔件71、第一纳米结构52、第二纳米结构54、第一内间隔件90和鳍片66(或基材50)。通过在各个结构的表面形成氨基自由基(amino radical)来制备基材基底。氨基自由基可能包括胺基(azanide,NH2)和/或亚胺基(imidogen,NH)。这些是氮和氢的自由基且可能通过将氨气或氮气和氢气的组合置入制程腔室，并从气体产生电浆以形成自由基来形成。自由基具有高反应性且当它们撞击基材表面时，它们与基材基底的各种材料形成键结。
在制程流程210，将先驱物气体引入制程腔室。如上述强调，先驱物气体可能为DCS或其他合适的气体。在制程流程215，先驱物气体将浸透基材基底且可能附着到基材基底的氨基自由基。在一些实施方式中，先驱物气体可能离子化且基材基底可能被施以偏压。工件上的偏压将使先驱物气体的离子被吸引到工件。此外，偏压电压将使每平方纳米更多的离子被吸引到第一凹槽86的底部而非第一凹槽86的侧面，导致对于第一凹槽86的底部的离子的施加比侧面更密集。因为虚设栅极76的顶部最靠近离子源，所以它们将经受最密集的离子施加。
在制程流程220，使用诸如氩或其他非反应性气体的载体气体清除剩余的先驱物气体。下一步，在制程流程225将反应物气体引入制程腔室。如上述强调，反应物气体可以是任何合适的气体，例如上述的那些。在制程流程230，在供给反应物气体的同时，从反应物气体形成电浆。
射频电源供应与射频天线可能用于点燃来自反应物气体的电浆以形成反应物气体的离子。可能配置射频电源供应以产生在设定频率(例如13.56MHz)下运作的射频信号，通过射频天线从射频电源供应转移能量至制程腔室中的先驱物气体。当已经传送足够的电能至反应物气体时，电浆被点燃。可能以大约1sccm到大约10sccm的流率提供反应物气体。射频可能在大约400kHz到大约60MHz之间，例如用于低频射频大约430kHz和用于高频射频大约13.56MHz。离子速率和离子行进距离可以通过使用的频率来控制。举例来说，在430kHz时，离子速率可能为大约5.0x104m/s且最大行进距离可能为大约1.0x104μm。在13.56MHz时，离子速率可能为大约1.0x103m/s且最大行进距离可能为大约1.0x101μm。因此，频率越低，离子速率和行进距离越大，导致供给至第一凹槽86的离子能量越大。在制程腔室中使用的压力可能在大约1torr和大约3torr之间。可以控制这些和其他制程变量以达到在介电层97的侧壁和底部之间的所需膜厚度轮廓。
使用反应物气体的电浆比不使用电浆允许更低的制程温度和制程压力。工作气体也变得更具反应性，并导致每个循环的沉积更厚。在制程流程235，反应物电浆与先驱物反应并形成沉积层。因为先驱物在第一凹槽86的底部比侧面更密集，所以在第一凹槽86的底部得到的沉积层比侧面更厚。如上述强调，离子在虚设栅极76的顶部上最密集，导致实现的沉积层最厚。
在制程流程240，清除反应物气体且流程可以继续回到制程流程210以运行额外的沉积循环，直到达到介电层97的所需厚度。如果达到所需厚度，则可以通过如下文详细描述的处理介电层97来继续形成nano-FET的制程。使用沉积制程93提供介电层97的各种部位的厚度良好的均匀性。举例来说，在一些实施方式中，介电层97的侧壁部位的厚度可能在大约1nm和3nm之间，介电层97的底部部位的厚度可能在大约4nm和7nm之间，并且介电层97的上部部位(在虚设栅极76上方)的厚度可能在大约4nm和大约7nm之间，尽管可以使用其他数值。通常介电层97的侧壁部位和底部部位和上部部位的厚度比可能在大约1：2：3和1：4：6之间。
图12B绘示沉积制程93和处理制程99的时序图，以下详述。如图12B的时序图中所见，在先驱物进料步骤(如制程流程210所绘示)供给先驱物气体。在先驱物清除步骤，停止先驱物气体且为先驱物气体供给清除气体(如制程流程220所绘示)。在反应物进料步骤供给反应物气体(如制程流程225所绘示)。接着启动射频以从反应物气体产生电浆(如制程流程230所绘示)。接着，在反应物清除步骤，关闭射频，停止反应物气体并供给反应物清除气体(如制程流程240所绘示)。
在处理制程99中，通过在处理进料步骤中启动射频源将氮(或其他合适的气体)点燃成电浆。处理清除步骤关闭射频源，而工作气体继续流动直到电浆自由基被清除。
图12C绘示在沉积制程93的循环期间发生的反应性元素的视觉表现。在图12C第(a)项中，制备的基材显示吸附在基材的表面上的可用的胺基。在图12C第(b)项中，供给先驱物气体，并且在图12C第(c)项中，先驱物气体与胺基键结。在图12C第(d)项中，反应物气体被供给并且制成电浆，导致图12C第(d)项中所绘示的结构。如图12C第(d)项中所见，通过沉积制程93/200形成了氮化硅网络，然而，部分网络将含有代替一些氢原子的剩余的氯原子，特别是在沉积的介电层97的表面。Cl-和NH3 +可以形成氨、氯或氯化亚胺(chlorimide)副产物，这些副产物可以被去除。在使用其他先驱物(例如二碘硅烷)的实施方式中，氯被碘代替，并且如在本揭露中使用的对氯的引用应该被对碘的引用代替。
在图13A、图13B和图13C中，进行处理制程99以去除一些氯原子并用氢原子代替它们。此处理制程99在介电层97的水平部位上更有效，形成介电层97的已处理部位97’。氯原子的存在影响所沉积的介电层97的蚀刻速率。通过去除介电层97的某些区域中的一些氯原子对比介电层97的其他区域，可以选择性地改变蚀刻速率。图13A和图13B绘示应用于图11A和图11B的结构的处理制程99。
处理制程99包括供应氮(和可选择性地供应氩)的工作气体至制程腔室并点燃工作气体以产生工作气体的电浆。可能用类似于上述关于先驱物气体的制程点燃电浆。介电层97的水平表面将比垂直表面受到电浆更大的暴露。电浆使介电层97上的氯键解离，其将自发地由更具反应性的氢原子所代替。被去除的氯可以从制程腔室清除。由于处理制程99，介电层97的水平部位相比于介电层97的侧壁部位变得致密，导致在相同结构的两部位之间蚀刻速率的不同。
图13C绘示处理制程99的结果的视觉表示。图13C第(e)项绘示沉积之后介电层97的尚未处理的部位，而图13C第(f)项绘示通过处理制程99处理后的相同部位。如在图13C第(f)项中所见，氯原子被氢原子代替，导致结构更致密。在一些实施方式中，在处理制程99之后，介电层97的侧壁中的氯的含量在大约0.6％和0.8％之间(按原子百分比计)，介电层97的底部中的氯的含量在大约0.3％和0.5％之间，而两者之间的差异可能为大约0.2％到0.5％。
在图14A和图14B中，通过蚀刻制程101蚀刻图13A和图13B的结构以去除介电层97的侧壁部位以形成虚设栅极介电质盖103和凹槽介电层105。(虚设栅极介电质盖103是暂时的且将在随后的制程中被去除，如下所述。)蚀刻制程101可能为使用任何合适的蚀刻剂的湿式蚀刻，例如稀释氢氟酸(DHF)。因为处理制程99提供介电层97的水平部位的致密化，侧壁的湿式蚀刻速率和底部的湿式蚀刻速率的比例在大约2：1和6：1之间。(相对地，在处理制程99之前，侧壁的湿式蚀刻速率和底部的湿式蚀刻速率的比例为大约1：1。)因此，可能去除来自介电层97的底部的最少材料，同时完全去除介电层97的侧壁，从而形成凹槽介电层105。举例来说，对于每15埃在侧壁的蚀刻损失，底部的蚀刻损失可能为大约7埃。
由于沉积制程93和处理制程99，每个第一凹槽86中的凹槽介电层105的厚度具有良好的均匀性，而与虚设栅极76之间的间距以及与第一凹槽86的深度的变化无关。举例来说，在一些实施方式中，每个第一凹槽86中的凹槽介电层105的厚度可能在大约3nm和大约4nm之间。
在图15A和图15B中，磊晶源极/漏极区域92形成在第一凹槽86中。为了简化的目的，图15B包括结合进一个附图中的图14A和图14B的结构的数个部位。在一些实施方式中，磊晶源极/漏极区域92可能在n型区域50N中的第二纳米结构54和p型区域50P中的第一纳米结构52上施加应力，从而改善性能。如图15B中所绘示，磊晶源极/漏极区域92形成在第一凹槽86中，使得每个虚设栅极76设置于磊晶源极/漏极区域92相应的相邻对之间。在一些实施方式中，第一间隔件81用于将磊晶源极/漏极区域92与虚设栅极76分离，而第一内间隔件90用于将磊晶源极/漏极区域92与纳米结构55分离出适当的横向距离，使得磊晶源极/漏极区域92不会与所得的nano-FET随后形成的栅极形成短路。
在n型区域50N(例如NMOS区域)中的磊晶源极/漏极区域92可能通过遮蔽p型区域50P(例如PMOS区域)形成。接着，磊晶源极/漏极区域92在n型区域50N中的第一凹槽86中磊晶生长。磊晶源极/漏极区域92可能包括适用于n型nano-FET的任何容许的材料。举例来说，如果第二纳米结构54是硅，磊晶源极/漏极区域92可能包括在第二纳米结构54上施加拉伸应变的材料，例如硅、碳化硅、掺杂磷的碳化硅(phosphorous doped silicon carbide)、磷化硅(silicon phosphide)等。磊晶源极/漏极区域92可能具有从纳米结构55的相应上表面凸起的表面且可能具有刻面。
在p型区域50P(例如PMOS区域)中的磊晶源极/漏极区域92可能通过遮蔽n型区域50N(例如NMOS区域)形成。接着，磊晶源极/漏极区域92在p型区域50P中的第一凹槽86中磊晶生长。磊晶源极/漏极区域92可能包括适用于p型nano-FET的任何容许的材料。举例来说，如果第一纳米结构52是硅锗，磊晶源极/漏极区域92可能包括在第一纳米结构52上施加压缩应变的材料，例如硅锗、掺杂硼的硅锗(boron doped silicon-germanium)、锗、锗锡(germanium tin)等。磊晶源极/漏极区域92可能也具有从多层堆叠64的相应表面凸起的表面且可能具有刻面。
磊晶源极/漏极区域92、第一纳米结构52、第二纳米结构54和/或基材50可能植入掺杂物以形成源极/漏极区域，类似于前述的用于形成轻掺杂源极/漏极区域的制程，接着退火。源极/漏极区域可能具有在大约1x1019原子/cm3和大约1x1021原子/cm3之间的杂质浓度。用于源极/漏极区域的n型和/或p型杂质可能为前述的任何杂质。在一些实施方式中，磊晶源极/漏极区域92可能在生长期间被原位掺杂。
由于用于在n型区域50N和p型区域50P中形成磊晶源极/漏极区域92的磊晶制程，磊晶源极/漏极区域92的上表面具有向外超出纳米结构55的侧壁横向扩展的刻面。在一些实施方式中，这些刻面使相同的nano-FET的相邻的磊晶源极/漏极区域92合并，如图15A所绘示。在另一些实施方式中，相邻的磊晶源极/漏极区域92在磊晶制程完成后保持分离。在图15A中所绘示的实施方式中，第一间隔件81可能形成到STI区68的顶表面，从而阻断磊晶生长。在另一些实施方式中，第一间隔件81可能覆盖纳米结构55的侧壁的数个部位，进一步阻断磊晶生长。在另一些实施方式中，可能调整用于形成第一间隔件81的间隔件蚀刻以去除间隔件材料以允许磊晶生长区域延伸到STI区68的表面。
磊晶源极/漏极区域92可能包括一或多个半导体材料层。举例来说，磊晶源极/漏极区域92可能包括第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C。可能使用任何数量的半导体材料层于磊晶源极/漏极区域92。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C中的每一个可能由不同的半导体材料形成且可能掺杂至不同的掺质浓度。在一些实施方式中，第一半导体材料层92A可能具有小于第二半导体材料层92B且大于第三半导体材料层92C的掺质浓度。在磊晶源极/漏极区域92包括三个半导体材料层的实施方式中，可能沉积第一半导体材料层92A，可能在第一半导体材料层92A上方沉积第二半导体材料层92B，并且可能在第二半导体材料层92B上方沉积第三半导体材料层92C。
在图16A、图16B和图16C中，第一层间介电质(interlayer dielectric,ILD)111沉积在图6A(经修改以包括虚设栅极介电质盖103)、图15B和图15A中分别所绘示的结构上方。第一ILD111可能由介电材料形成，并且可能通过任何合适的方法，例如CVD、电浆增强型CVD(plasma-enhanced CVD,PECVD)或FCVD来沉积。介电材料可能包括磷硅酸盐玻璃(phospho-silicate glass,PSG)、硼硅酸盐玻璃(boro-silicate glass,BSG)、掺杂硼的磷硅酸盐玻璃(boron-doped phospho-silicate glass,BPSG)、未掺杂的硅酸盐玻璃(undopedsilicate glass,USG)等。可能使用通过任何容许的制程形成的其他绝缘材料。在一些实施方式中，接触蚀刻停止层(contact etch stop layer,CESL)109设置在第一ILD111和磊晶源极/漏极区域92、遮罩78和第一间隔件81之间。CESL109可能包括介电材料，例如氮化硅、氧化硅、氮氧化硅等，具有与上覆的第一ILD111的材料不同的蚀刻速率。
在图17A和图17B中，可能进行平坦化制程(例如CMP)以使第一ILD111的顶表面与虚设栅极76或遮罩78的顶表面齐平。平坦化制程也可能移除虚设栅极介电质盖103、在虚设栅极76上的遮罩78以及沿着遮罩78的侧壁的第一间隔件81的数个部位。在平坦化制程之后，虚设栅极76、第一间隔件81和第一ILD111的顶表面在制程变动中是水平的。因此，虚设栅极76的顶表面通过第一ILD111暴露。在一些实施方式中，可以保留遮罩78，在这种情况下，平坦化制程使第一ILD111的顶表面与遮罩78和第一间隔件81的顶表面齐平。
在图18A和图18B中，虚设栅极76和遮罩78(如果存在)在一或多个蚀刻步骤中被去除，使得第二凹槽98形成。第二凹槽98中的虚拟介电层70的部位也被去除。在一些实施方式中，通过非等向性干式蚀刻制程去除虚设栅极76和虚拟介电层70。举例来说，蚀刻制程可能包括干式蚀刻制程，其使用以比第一ILD111或第一间隔件81更快的速率选择性地蚀刻虚设栅极76的反应气体。每个第二凹槽98暴露和/或上覆在随后完成的nano-FET中用作沟道区的纳米结构55的部位。用作沟道区的纳米结构55的部位设置在磊晶源极/漏极区域92的相邻的对之间。在去除期间，虚拟介电层70可能在蚀刻虚设栅极76时用作蚀刻停止层。接着可能在去除虚设栅极76之后去除虚拟介电层70。
接着通过延伸第二凹槽98来去除n型区域50N中的第一纳米结构52和p型区域50P中的第二纳米结构54。第一纳米结构52可能通过在p型区域50P上方形成遮罩(未示出)和使用对第一纳米结构52的材料具有选择性的蚀刻剂进行等向性蚀刻制程(例如湿式蚀刻等)来去除，同时保持第二纳米结构54、基材50、STI区68相比于第一纳米结构52相对未蚀刻。在一个实施方式中，其中第一纳米结构52包括例如硅锗且第二纳米结构54A-54C包括例如硅或碳化硅，可能使用氢氧化四甲铵(TMAH)、氢氧化铵(NH4OH)等来去除n型区域50N中的第一纳米结构52。
在p型区域50P中的第二纳米结构54可能通过在n型区域50N上方形成遮罩(未示出)和使用对第二纳米结构54的材料具有选择性的蚀刻剂进行等向性蚀刻制程(例如湿式蚀刻等)来去除，同时保持第一纳米结构52、基材50、STI区68相比于第二纳米结构54相对未蚀刻。在一个实施方式中，其中第二纳米结构54包括例如硅锗且第一纳米结构52包括例如硅或碳化硅，可能使用氟化氢、另一种氟基蚀刻剂等来去除p型区域50P中的第二纳米结构54。
在其他实施方式中，可能同时形成n型区域50N和p型区域50P中的沟道区，例如通过去除n型区域50N和p型区域50P两者中的第一纳米结构52或通过去除n型区域50N和p型区域50P两者中的第二纳米结构54。在这样的实施方式中，n型nano-FET和p型nano-FET的沟道区可能具有相同的材料成分，例如硅、硅锗等。图21A、图21B和图21C绘示出了由这样的实施方式产生的结构，其中p型区域50P和n型区域50N两者中的沟道区由第二纳米结构54提供且例如包括硅。
在图19A、图19B和图19C中，形成栅极介电层113和栅电极115用于代替栅极。栅极介电层113共形地沉积在第二凹槽98中。在n型区域50N中，栅极介电层113可能形成在基材50的顶表面和侧壁上以及第二纳米结构54的顶表面、侧壁和底表面上，而在p型区域50P中，栅极介电层113可能形成在基材50的顶表面和侧壁上以及第一纳米结构52的顶表面、侧壁和底表面上。栅极介电层113也可能沉积在第一ILD111、CESL109、第一间隔件81和STI区68的顶表面上。
根据一些实施方式，栅极介电层113包括一或多个介电层，例如氧化物、金属氧化物等或其组合。举例来说，在一些实施方式中，栅极介电质可能包括氧化硅层和在氧化硅层上方的金属氧化物层。在一些实施方式中，栅极介电层113包括高k介电材料，并且在这些实施方式中，栅极介电层113可能具有大于约7.0的k值，并且可能包括铪(hafnium)、铝、锆(zirconium)、镧(lanthanum)、锰(manganese)、钡(barium)、钛(titanium)、铅(lead)及其组合的金属氧化物或硅酸盐。栅极介电层113的结构在n型区域50N和p型区域50P中可能相同或不同。栅极介电层113的形成方法可能包括分子束沉积(molecular-beam deposition,MBD)、ALD、PECVD等。
栅电极115分别沉积在栅极介电层113上方，并填充第二凹槽98的剩余部位。栅电极115可能包括含金属材料，例如氮化钛(titanium nitride)、氧化钛(titanium oxide)、氮化钽(tantalum nitride)、碳化钽(tantalum carbide)、钴(cobalt)、钌(ruthenium)、铝、钨(tungsten)、它们的组合或它们的多层。举例来说，尽管在图19A和图19B中绘示出了单层栅电极115，但是栅电极115可能包括任意数量的衬垫层、任意数量的功函数调谐层和填充材料。构成栅电极115的层的任意组合可能沉积在n型区域50N中在相邻的第二纳米结构54之间以及在第二纳米结构54A和基材50之间，并且可能沉积在p型区域50P中在相邻的第一纳米结构52之间。
在n型区域50N和p型区域50P中的栅极介电层113的形成可能同时发生，使得每个区域中的栅极介电层113由相同的材料形成，并且栅电极115的形成可能同时发生，使得每个区域中的栅电极115由相同的材料形成。在一些实施方式中，每个区域中的栅极介电层113可能通过不同的制程形成，使得栅极介电层113可能是不同的材料和/或具有不同的层数，和/或每个区域中的栅电极115可能通过不同的制程形成，使得栅电极115可能是不同的材料和/或具有不同的层数。当使用不同的制程时，可以使用各种遮蔽步骤来遮蔽和暴露适当的区域。
在填充第二凹槽98之后，可能进行平坦化制程(例如CMP)以去除栅极介电层113的过剩的部位和栅电极115的材料，这些过剩的部位位于第一ILD111的顶表面上方。因此，栅电极115和栅极介电层113的材料的剩余部位形成所得的nano-FET的替换栅极结构。栅电极115和栅极介电层113可以统称为“栅极结构”。
栅极结构(包括栅极介电层113和对应的上覆的栅电极115)是凹陷的，以至于直接在栅极结构上方和第一间隔件81的相对部位之间形成凹槽。包括一或多层介电材料(例如氮化硅、氮氧化硅等)的闸遮罩117填充在凹槽中，随后通过平坦化制程去除在第一ILD111上方延伸的介电材料的过剩的部位。随后形成栅极接点(例如栅极接点124，如下文参照图20A和图20B论述的)穿透闸遮罩117以接触凹陷栅电极115的顶表面。
如图19A、图19B和图19C进一步所绘示，第二ILD119沉积在第一ILD111上方和闸遮罩117上方。在一些实施方式中，第二ILD119是通过FCVD形成的可流动膜。在一些实施方式中，第二ILD119由介电材料(例如PSG、BSG、BPSG、USG等)形成，并且可能通过任何合适的方法(例如CVD、PECVD等)沉积。
在图20A、图20B和图20C中，第二ILD119、第一ILD111、CESL109和闸遮罩117被蚀刻以形成暴露磊晶源极/漏极区域92和/或栅极结构的表面的第三凹槽。第三凹槽可能通过使用非等向性蚀刻制程(例如RIE、NBE等)蚀刻来形成。在一些实施方式中，第三凹槽可能使用第一蚀刻制程蚀刻穿过第二ILD119和第一ILD111；可能使用第二蚀刻制程蚀刻穿过闸遮罩117；然后可能使用第三蚀刻制程蚀刻穿过CESL109。可能在第二ILD119上方形成并图案化遮罩(例如光阻)，以从第一蚀刻制程和第二蚀刻制程遮蔽第二ILD119的部位。在一些实施方式中，蚀刻制程可能会过度蚀刻，因此，第三凹槽108延伸至磊晶源极/漏极区域92和/或栅极结构中，并且第三凹槽108的底部可能与磊晶源极/漏极区域92和/或栅极结构齐平(例如在同一水平面，或距离基材50相同距离)或低于(例如更靠近基材50)磊晶源极/漏极区域92和/或栅极结构。尽管图20B绘示第三凹槽108会在相同剖面中暴露磊晶源极/漏极区域92和栅极结构，但是在各种实施方式中，可能在不同剖面中暴露磊晶源极/漏极区域92和栅极结构，从而减少随后形成的接点短路的风险。
在形成第三凹槽108之后，硅化物区121在磊晶源极/漏极区域92上方形成。在一些实施方式中，形成硅化物区121可以通过先沉积能够与下层磊晶源极/漏极区域92的半导体材料(例如硅、硅锗、锗)反应的金属(未示出)，例如镍(nickel)、钴、钛、钽(tantalum)、铂(platinum)、钨、其他贵金属、其他耐火金属、稀土金属或其合金，以形成硅化物或锗化物区在磊晶源极/漏极区域92的暴露的部位上方，接着进行热退火制程以形成硅化物区121。接着，去除沉积的金属未反应的部位(例如通过蚀刻制程)。尽管硅化物区121被称为硅化物区，但是硅化物区121也可能是锗化物区或锗化硅(silicon germanide)区，例如包括硅化物和锗化物的区域。在一个实施方式中，硅化物区121包括硅化钛(TiSi)且具有在大约2nm和大约10nm之间的范围内的厚度。
下一步，在第三凹槽108中形成接点122和124(也可能称为接触插塞)。接点122和124可能各包括一或多个层，例如阻碍层、扩散层和填充材料。举例来说，在一些实施方式中，接点122和124各包括阻碍层124和导电材料118，并且电耦合至下层的导电特征(例如所绘示的实施方式中的栅极结构115和/或硅化物区121)。接点124电耦合至栅极结构115且可以被称为栅极接点，而接点122电耦合至硅化物区121且可以被称为源极/漏极接点。阻碍层124可能包括钛、氮化钛、钽、氮化钽等。导电材料118可能是铜、铜合金、银、金、钨、钴、铝、镍等。可能进行平坦化制程(例如CMP)以从第二ILD119的表面去除过剩的材料。
图21A、图21B和图21C绘示根据一些替代的实施方式的元件的剖面图。图21A绘示图1中绘示的参考剖面A-A’。图21B绘示图1中绘示的参考剖面B-B’。图21C绘示图1中绘示的参考剖面C-C’。在图21A、图21B和图21C中，相同的参考数字指示通过与图20A、图20B和图20C的结构相同的制程形成的相同元素。然而，在图21A、图21B和图21C中，n型区域50N和p型区域50P中的沟道区包括相同的材料。举例来说，包括硅的第二纳米结构54为p型区域50P中的p型nano-FET和n型区域50N中的n型nano-FET提供沟道区。举例来说，可能通过同时从p型区域50P和n型区域50N两者去除第一纳米结构52；在p型区域50P中的第二纳米结构54周围沉积栅极介电层113和栅电极115P(例如适用于p型nano-FET的栅电极)；以及在n型区域50N中的第二纳米结构54周围沉积栅极介电层113和栅电极115N(例如适用于n型nano-FET的栅电极)来形成图21A、图21B和图21C的结构。在这样的实施方式中，如上所述，n型区域50N中的磊晶源极/漏极区域92的材料与p型区域50P相比可能不同。
实施方式具有若干优点。举例来说，利用自下而上的沉积制程(例如PEALD制程)可以在源极/漏极凹槽的底部沉积具有良好厚度均匀性的介电层。可能使用处理制程来致密化源极/漏极凹槽中的介电层的底部，以改变介电层的底部相比于介电层的侧壁的湿式蚀刻速率。处理制程去除作为沉积制程假影的氯原子并用氢原子代替它们。改变湿式蚀刻速率提供进行湿式蚀刻制程以去除介电层的侧壁部位而不从底部部位显著地去除材料的能力，减少成本，且总体上减少制程变动。
一个实施方式是一种半导体元件的制造方法，包括在与虚设栅极相邻的半导体鳍片中蚀刻第一源极/漏极凹槽，第一源极/漏极凹槽暴露第一纳米结构与第二纳米结构的侧壁，第一纳米结构位于第二纳米结构上方。该方法也包括在第一纳米结构的侧壁凹槽中形成第一侧壁间隔件。该方法也包括在该虚设栅极上方和第一源极/漏极凹槽中沉积第一介电层，第一介电层的第一部位是在第一源极/漏极凹槽的底部的水平部位，第一介电层的第二部位是在第一源极/漏极凹槽的侧壁上的垂直部位，第一介电层的第一部位与第二部位具有一致的蚀刻速率。该方法也包括在第一介电层上进行处理制程，处理制程修改第一介电层的蚀刻速率，使得第一介电层的第一部位具有与第一介电层的第二部位不同的蚀刻速率。该方法也包括进行第一介电层的湿式蚀刻，湿式蚀刻以比去除第一介电层的第一部位更大的速率去除第一介电层的第二部位。在一些实施方式中，处理制程包含使第一介电层暴露于电浆处理。在一些实施方式中，电浆处理从第一介电层的第一部位去除比第一介电层的第二部位更大的氯原子百分比，第一部位中的氯原子百分比在电浆处理后介于0.3％和0.5％之间，且第二部位中的氯原子百分比在电浆处理后介于0.6％和0.8％之间。在一些实施方式中，沉积第一介电层包含供应先驱物气体至第一源极/漏极凹槽的底部以及使先驱物气体与反应物电浆产生反应。在一些实施方式中，先驱物气体包含二氯硅烷、五氯二硅烷、六氯二硅烷、六氯二硅烷与甲胺或二碘硅烷。在一些实施方式中，反应物电浆是由氮、氨、氮和氨、氮和氢、氮和氩、氨和氩、氨和氢或氮、氨、氮和氢点燃。在一些实施方式中，在进行处理制程后与进行湿式蚀刻前，第一介电层的第二部位与第一部位之间的氯原子百分比差为0.2％到0.5％之间。在一些实施方式中，在进行处理制程前，第一介电层的第二部位与第一部位的湿式蚀刻速率的第一比率为1：1，其中在进行处理制程后，第一介电层的第二部位与第一部位的湿式蚀刻速率的第二比率在2：1和6：1之间。
另一个实施方式是一种半导体元件的制造方法，包括提供先驱物气体至工件的第一凹槽。该方法也包括从反应性气体产生第一电浆并提供第一电浆至工件的第一凹槽，第一电浆与先驱物气体反应以形成沉积层。该方法也包括通过从处理气体产生第二电浆并提供第二电浆至工件的第一凹槽来处理沉积层，第二电浆改变第一凹槽中沉积层的水平部位的蚀刻速率选择性。该方法也包括蚀刻第一凹槽中的沉积层以去除沉积层的垂直部位，其中沉积层的水平部位的蚀刻速率小于沉积层的垂直部位的蚀刻速率。在一些实施方式中，沉积层的垂直部位的蚀刻速率比沉积层的水平部位的蚀刻速率大2到6倍。在一些实施方式中，制造方法进一步包含：磊晶地生长源极/漏极结构在位于沉积层的水平部位上方的第一凹槽中。在一些实施方式中，第二电浆通过致密化沉积层的水平部位来改变沉积层的水平部位的蚀刻速率选择性。在一些实施方式中，致密化包含自沉积层去除氯，并且用氢代替氯，其中从沉积层的水平部位去除的氯比从沉积层的垂直部位去除的氯多0.2％到0.5％。在一些实施方式中，沉积层为氮化硅层。在一些实施方式中，制造方法进一步包含：形成沉积层于第二凹槽中，第二凹槽比第一凹槽宽，第一凹槽中的沉积层的水平部位与第二凹槽中的沉积层的水平部位具有相同的厚度。
另一个实施方式是一种半导体元件的制造方法，包括在半导体鳍片的第一凹槽中沉积第一介电层，第一凹槽暴露第一纳米结构和第二纳米结构，第一介电层具有从栅极结构的顶部沿着栅极结构延伸进入第一凹槽的一侧中的侧壁部位，第一介电层在第一凹槽的底部具有底部部位，底部部位具有比侧壁部位的侧至侧厚度更大的顶至底厚度。该方法也包括用电浆气体处理来处理第一介电层，电浆气体处理使底部部位对于第一蚀刻剂的蚀刻选择性发生改变。该方法也包括通过第一蚀刻剂蚀刻第一介电层，该蚀刻以比底部部位大的蚀刻速率去除第一介电层的侧壁部位。在一些实施方式中，在处理第一介电层之后，底部部位比侧壁部位更致密。在一些实施方式中，蚀刻第一介电层以去除第一介电层的侧壁部位的蚀刻速率的六分之一到二分之一的蚀刻速率去除第一介电层的底部部位。在一些实施方式中，处理第一介电层导致第一介电层的氯原子移出，并且氢原子代替氯原子，其中在底部部位中的氯原子在电浆气体处理后的百分比介于0.3％和0.5％之间，且在侧壁部位中的氯原子在电浆气体处理后的百分比介于0.6％和0.8％之间。在一些实施方式中，沉积第一介电层包含：提供先驱物气体至第一凹槽。清除先驱物气体。提供反应性气体至第一凹槽。致能高频射频电源以将反应性气体点燃成电浆。清除反应性气体。重复提供先驱物气体、清除先驱物气体、提供反应性气体和清除反应性气体，直到达到第一介电层的所需厚度。
前述概述了几个实施方式或实施例的特征，以便本领域具有知识者可更能理解本揭露的各方面。本领域具有知识者应当理解，他们可以容易地将本揭露作为设计或修改其他制程和结构的基础，以实现与本文介绍的实施方式或实施例相同的目的和/或实现相同的优点。本领域具有知识者还应该认识到，这样的均等构造不脱离本揭露的精神和范围，并且在不脱离本揭露的精神和范围的情况下，他们可以在这里进行各种改变、替换以及变更。

Claims (10)

1.一种半导体元件的制造方法，其特征在于，包含：
蚀刻一第一源极/漏极凹槽于与一虚设栅极相邻的一半导体鳍片中，该第一源极/漏极凹槽暴露一第一纳米结构与一第二纳米结构的侧壁，该第一纳米结构位于该第二纳米结构上方；
形成一第一侧壁间隔件于该第一纳米结构的一侧壁凹槽中；
沉积一第一介电层于该虚设栅极上方且于该第一源极/漏极凹槽中，该第一介电层的一第一部位为在该第一源极/漏极凹槽的一底部的一水平部位，该第一介电层的一第二部位为在该第一源极/漏极凹槽的一侧壁上的一垂直部位，该第一介电层的该第一部位与该第二部位具有一致的一蚀刻速率；
进行一处理制程于该第一介电层上，该处理制程修改该第一介电层的该蚀刻速率，使得该第一介电层的该第一部位具有与该第一介电层的该第二部位不同的一蚀刻速率；以及
进行该第一介电层的一湿式蚀刻，该湿式蚀刻以比去除该第一介电层的该第一部位更大的一速率去除该第一介电层的该第二部位。
2.如权利要求1所述的方法，其特征在于，该处理制程包含使该第一介电层暴露于一电浆处理。
3.如权利要求1所述的方法，其特征在于，沉积该第一介电层包含：
供应一先驱物气体至该第一源极/漏极凹槽的该底部；以及
使该先驱物气体与一反应物电浆产生反应。
4.一种半导体元件的制造方法，其特征在于，包含：
提供一先驱物气体至一工件的一第一凹槽；
自一反应性气体产生一第一电浆，并且提供该第一电浆至该工件的该第一凹槽，该第一电浆与该先驱物气体反应形成一沉积层；
通过自一处理气体产生一第二电浆以处理该沉积层，并且提供该第二电浆至该工件的该第一凹槽，该第二电浆改变该第一凹槽中的该沉积层的一水平部位的一蚀刻速率选择性；以及
蚀刻该第一凹槽中的该沉积层以去除该沉积层的一垂直部位，其中该沉积层的该水平部位的一蚀刻速率小于该沉积层的该垂直部位的一蚀刻速率。
5.如权利要求4所述的方法，其特征在于，该沉积层为一氮化硅层。
6.如权利要求4所述的方法，其特征在于，进一步包含：
形成该沉积层于一第二凹槽中，该第二凹槽比该第一凹槽宽，该第一凹槽中的该沉积层的该水平部位与该第二凹槽中的该沉积层的一水平部位具有相同的一厚度。
7.一种半导体元件的制造方法，其特征在于，包含：
沉积一第一介电层于一半导体鳍片的一第一凹槽中，该第一凹槽暴露一第一纳米结构和一第二纳米结构，该第一介电层具有一侧壁部位从一栅极结构的一顶部沿着该栅极结构延伸进入该第一凹槽的一侧面，该第一介电层在该第一凹槽的一底部具有一底部部位，该底部部位具有一顶至底厚度大于该侧壁部位的一侧至侧厚度；
以一电浆气体处理处理该第一介电层，该电浆气体处理导致该底部部位对于一第一蚀刻剂的一蚀刻选择性改变；以及
通过该第一蚀刻剂蚀刻该第一介电层，该蚀刻以比去除该底部部位大的一蚀刻速率去除该第一介电层的该侧壁部位。
8.如权利要求7所述的方法，其特征在于，在处理该第一介电层之后，该底部部位比该侧壁部位更致密。
9.如权利要求7所述的方法，其特征在于，蚀刻该第一介电层以去除该第一介电层的该侧壁部位的一蚀刻速率的六分之一到二分之一的一蚀刻速率去除该第一介电层的该底部部位。
10.如权利要求7所述的方法，其特征在于，沉积该第一介电层包含：
提供一先驱物气体至该第一凹槽；
清除该先驱物气体；
提供一反应性气体至该第一凹槽；
致能一高频射频电源以将该反应性气体点燃成电浆；
清除该反应性气体；以及
重复提供该先驱物气体、清除该先驱物气体、提供该反应性气体和清除该反应性气体，直到达到该第一介电层的一所需厚度。
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