CN110085586A - 半导体器件 - Google Patents

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CN110085586A
CN110085586A CN201910067000.6A CN201910067000A CN110085586A CN 110085586 A CN110085586 A CN 110085586A CN 201910067000 A CN201910067000 A CN 201910067000A CN 110085586 A CN110085586 A CN 110085586A
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CN
China
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layer
insulating layer
insulating
pattern
etching stopping
Prior art date
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Pending
Application number
CN201910067000.6A
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English (en)
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申洪湜
李相贤
安学润
吴省翰
吴怜默
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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Abstract

一种半导体器件包括：在半导体基板上的金属图案；覆盖金属图案的蚀刻停止层，该蚀刻停止层包括顺序堆叠的第一绝缘层、第二绝缘层和第三绝缘层；在蚀刻停止层上的层间电介质层；和穿透层间电介质层和蚀刻停止层的接触插塞，该接触插塞连接到金属图案，其中第一绝缘层包括包含金属性元素和氮的第一绝缘材料，其中第二绝缘层包括含碳的第二绝缘材料，以及其中第三绝缘层包括不含金属性元素和碳的第三绝缘材料。

Description

半导体器件
技术领域
实施方式涉及半导体器件。
背景技术
半导体器件可以包括集成电路，该集成电路包括金属氧化物半导体场效应晶体管(MOSFET)。
发明内容
实施方式可以通过提供一种半导体器件实现，该半导体器件包括：在半导体基板上的金属图案；覆盖金属图案的蚀刻停止层，该蚀刻停止层包括顺序堆叠的第一绝缘层、第二绝缘层和第三绝缘层；在蚀刻停止层上的层间电介质层；和穿透层间电介质层和蚀刻停止层的接触插塞，该接触插塞连接到金属图案，其中第一绝缘层包括包含金属性元素和氮的第一绝缘材料，其中第二绝缘层包括含碳的第二绝缘材料，以及其中第三绝缘层包括不含金属性元素和碳的第三绝缘材料。
实施方式可以通过提供一种半导体器件实现，该半导体器件包括：在半导体基板上的多个栅极结构；多个源极/漏极杂质层，在半导体基板中在所述多个栅极结构中的每个栅极结构的相反侧；多个金属接触图案，连接到所述多个栅极结构和所述多个源极/漏极杂质层；蚀刻停止层，覆盖所述多个金属接触图案的顶表面和所述多个栅极结构的顶表面；在蚀刻停止层上的层间电介质层；和接触插塞，穿透层间电介质层和蚀刻停止层并连接到所述多个金属接触图案中的一个金属接触图案，其中蚀刻停止层包括顺序堆叠的第一绝缘层、第二绝缘层和第三绝缘层，以及其中第一绝缘层、第二绝缘层和第三绝缘层包括彼此不同的绝缘材料。
实施方式可以通过提供一种半导体器件实现，该半导体器件包括：包括第一区域和第二区域的半导体基板；在半导体基板的第一区域和第二区域上的多个场效应晶体管；在覆盖场效应晶体管的间隙填充绝缘层中的多个金属接触图案，所述多个金属接触图案连接到场效应晶体管；蚀刻停止层，覆盖所述多个金属接触图案的顶表面并包括顺序堆叠的第一绝缘层、第二绝缘层和第三绝缘层；在第二区域上的蚀刻停止层上的电阻结构；覆盖电阻结构和蚀刻停止层的层间电介质层；第一接触插塞，穿透层间电介质层和蚀刻停止层并且连接到第一区域上的所述多个金属接触图案中的至少一个金属接触图案；和第二接触插塞，穿透层间电介质层并连接到第二区域上的电阻结构，其中第一绝缘层、第二绝缘层和第三绝缘层包括彼此不同的绝缘材料。
附图说明
通过参考附图详细描述示例性实施方式，特征对于本领域技术人员将是显而易见的，其中：
图1示出根据示例性实施方式的半导体器件的简化平面图。
图2示出沿图1的线I-I'截取的剖视图，显示了根据示例性实施方式的半导体器件。
图3A、图3B和图3C示出图2中所示的部分A的放大图。
图4至图7示出沿图1的线I-I'截取的剖视图，显示了根据示例性实施方式的半导体器件。
图8和图9示出显示了根据示例性实施方式的半导体器件的剖视图。
图10至图14示出沿图1的线I-I'截取的剖视图，显示了根据示例性实施方式的制造半导体器件的方法中的阶段。
图15示出显示了根据示例性实施方式的半导体器件的简化平面图。
图16示出沿图15的线II-II'截取的剖视图，显示了根据示例性实施方式的半导体器件。
具体实施方式
在下文将参考附图详细描述根据示例性实施方式的半导体器件。
图1示出根据示例性实施方式的半导体器件的简化平面图。图2示出沿图1的线I-I'截取的剖视图，显示了根据示例性实施方式的半导体器件。图3A、图3B和图3C示出图2中所示的部分A的放大视图。
参考图1和图2，半导体基板100可以包括第一区域R1和第二区域R2。在一实施例中，半导体基板100上可以设置有逻辑器件，诸如AND门、OR门、NOR门、反相器或锁存器。逻辑器件可以包括场效应晶体管、电阻器等。
半导体基板100可以是或可以包括例如硅基板、锗基板、绝缘体上硅(SOI)基板或绝缘体上锗(GOI)基板。半导体基板100可以包括多个有源图案101。有源图案101可以是半导体基板100的一部分，并可以由形成在半导体基板100上的沟槽限定。有源图案101可以沿第一方向D1延伸，并可以在与第一方向D1交叉的第二方向D2上彼此间隔开。
器件隔离层103可以设置在沿第二方向D2彼此相邻的有源图案101之间。器件隔离层103可以具有在有源图案101的顶表面下方的顶表面(例如，在基板100中比有源图案101的顶表面深)，其中有源图案101可以向上突出超出器件隔离层103的顶表面。
栅极结构GS可以设置在半导体基板100的第一区域R1和第二区域R2上。栅极结构GS可以跨越有源图案101沿第二方向D2延伸，并且可以在第一方向D1上彼此间隔开。栅极结构GS可以具有基本相同的宽度，并且可以以规则的间距彼此间隔开。在一实施例中，虚设栅极结构DGS可以设置在器件隔离层103与有源图案101之间的边界上。
每个栅极结构GS可以包括例如栅极电介质层111、金属栅电极GE和覆盖绝缘图案117。栅极间隔物121可以设置在每个栅极结构GS的相反侧壁上。虚设栅极结构DGS可以具有与栅极结构GS的堆叠结构相同的堆叠结构。
栅极电介质层111可以从金属栅电极GE和有源图案101之间朝向金属栅电极GE和栅极间隔物121之间延伸。例如，栅极电介质层111可以从金属栅电极GE的底表面延伸到金属栅电极GE的相反侧壁上。在一实施例中，栅极电介质层111可以局部地设置在有源图案101的顶表面与金属栅电极GE的底表面之间。栅极电介质层111可以包括其介电常数大于硅氧化物的介电常数的高k介电材料。栅极电介质层111可以包括例如金属氧化物、金属硅酸盐或金属硅酸盐氮化物。如本文所用，术语“或”不是排它性术语。
金属栅电极GE可以包括栅极阻挡金属图案113和栅极金属图案115。栅极阻挡金属图案113可以设置在栅极电介质层111和栅极金属图案115之间，并且可以在栅极金属图案115和栅极间隔物121之间延伸。栅极阻挡金属图案113可以包括导电的金属氮化物(例如，钛氮化物、钽氮化物和/或钨氮化物)。栅极金属图案115可以包括金属性材料(例如，钨、钛和/或钽)。
覆盖绝缘图案117可以覆盖一对栅极间隔物121之间的金属栅电极GE的顶表面。在一实施例中，覆盖绝缘图案117可以覆盖金属栅电极GE的顶表面和栅极间隔物121的顶表面。覆盖绝缘图案117和栅极间隔物121可以包括例如硅氧化物、硅氮化物、硅氧氮化物、硅碳氮化物(SiCN)或硅碳氧氮化物(SiCON)。
源极/漏极杂质层130可以设置在每个栅极结构GS的相反侧的有源图案101中。源极/漏极杂质层130可以包括n型或p型杂质。源极/漏极杂质层130可以是从有源图案101生长的外延层。例如，源极/漏极杂质层130可以是硅锗(SiGe)外延层或硅碳化物(SiC)外延层。
间隙填充绝缘层131可以填充在栅极结构GS之间并覆盖源极/漏极杂质层130。在一实施例中，间隙填充绝缘层131可以具有与栅极结构GS的顶表面基本上共面的顶表面。间隙填充绝缘层131还可以覆盖器件隔离层103的顶表面。
栅极结构GS之间可以设置有有源接触图案ACP，该有源接触图案ACP穿透间隙填充绝缘层131并且可以连接到源极/漏极杂质层130。
每个有源接触图案ACP可以连接到源极/漏极杂质层130中的一个或者共同连接到多个源极/漏极杂质层130。有源接触图案ACP可以包括例如钴(Co)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)或钴钨磷(CoWP)。
每个有源接触图案ACP可以包括金属硅化物层141、第一阻挡金属层143和第一金属层145。金属硅化物层141可以设置在第一阻挡金属层143和源极/漏极杂质层130之间。金属硅化物层141可以包括例如镍硅化物、钴硅化物、钨硅化物、钛硅化物、铌硅化物或钽硅化物。第一阻挡金属层143可以具有均一的厚度并且可以共形地覆盖源极/漏极杂质层130的顶表面。第一阻挡金属层143可以包括导电的金属氮化物，例如钛氮化物、钽氮化物或钨氮化物。第一金属层145可以包括金属性材料，例如钴(Co)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)或钴钨磷(CoWP)。
金属栅电极GE可以连接到穿透间隙填充绝缘层131和栅极结构GS的覆盖绝缘图案117的栅极接触图案GCP。栅极接触图案GCP可以与有源接触图案ACP同时形成，并且可以包括与有源接触图案ACP的金属性材料相同的金属性材料。同样，在有源接触图案ACP中，如图8所示，每个栅极接触图案GCP可以包括第一阻挡金属层143和第一金属层145。栅极接触图案GCP的第一阻挡金属层143可以具有均一的厚度，并可以插置在第一金属层145和栅极金属图案115之间。栅极接触图案GCP可以具有与有源接触图案ACP的顶表面基本共面的顶表面。
在一实施例中，半导体基板100可以在其整个表面上被覆盖有具有均一厚度的蚀刻停止层150。在第一区域R1和第二区域R2上，蚀刻停止层150可以覆盖有源接触图案ACP的顶表面和栅极接触图案GCP的顶表面。蚀刻停止层150可以在第一区域R1和第二区域R2上具有基本均一的厚度。
蚀刻停止层150可以包括例如顺序堆叠的第一绝缘层151、第二绝缘层153和第三绝缘层155。第一绝缘层151可以由第一绝缘材料形成，第二绝缘层153可以由与第一绝缘材料不同的第二绝缘材料形成。第三绝缘层155可以由与第一绝缘材料和第二绝缘材料不同的第三绝缘材料形成。
例如，参考图2和图3A，第一绝缘层151可以包括金属性元素和氮。在一实施例中，包含在第一绝缘层151中的金属性元素可以包括例如铝(Al)、钛(Ti)、钽(Ta)、钴(Co)、镓(Ga)、锶(Sr)、钇(Y)、锆(Zr)、铌(Nb)、钌(Ru)、铟(In)、钡(Ba)、镧(La)、铪(Hf)、钽(Ta)、钨(W)或铱(Ir)。在一实施例中，第一绝缘层151可以由基本上无氧的材料形成。在本说明书中，术语“无氧”可以表示基本上不包括氧，或者在工艺中有意地不包括氧。在一实施例中，第一绝缘层151可以由铝氮化物形成，并且可以具有在从例如大约到大约的范围内的第一厚度t1。
在一实施例中，第二绝缘层153可以由含碳的绝缘材料形成，例如SiC层、SiCN层、SiOC层或SiCON层。第二绝缘层153可以具有与第一绝缘层151的第一厚度t1基本相同的第二厚度t2。在一实施例中，第二绝缘层153的第二厚度t2可以与第一绝缘层151的第一厚度t1不同。在一实施例中，第二绝缘层153的第二厚度t2可以落在例如从大约到大约的范围内。
第三绝缘层155可以由不包含金属性元素和碳的绝缘材料形成。在一实施例中，第三绝缘层155可以由不含金属性元素且不含碳的绝缘材料形成。在一实施例中，第三绝缘层155可以由无氧材料形成。例如，第三绝缘层155可以由硅氮化物形成，并且可以具有第三厚度t3，该第三厚度t3大于第一绝缘层151的第一厚度t1和第二绝缘层153的第二厚度t2二者。在一实施例中，第三绝缘层155的第三厚度t3可以大于分别第一绝缘层151的第一厚度t1和第二绝缘层153的第二厚度t2之和(t1+t2)。在一实施例中，第三绝缘层155的第三厚度t3可以落在例如从大约到大约的范围内。
在一实施例中，电阻结构RS可以设置在第二区域R2的蚀刻停止层150上。例如，电阻结构RS可以设置在第三绝缘层155上。电阻结构RS可以包括顺序堆叠的缓冲绝缘图案161、电阻导电图案163和硬掩模图案165。在一实施例中，当在平面图中观察时，电阻结构RS可以与栅极结构GS、有源接触图案ACP和/或栅极接触图案GCP交叠。
缓冲绝缘图案161可以由相对于第三绝缘层155具有蚀刻选择性的绝缘材料形成，该绝缘材料可以与第三绝缘层155的绝缘材料不同。在一实施例中，缓冲绝缘图案161可以包括例如硅氧化物、硅氮化物、硅氧氮化物、硅碳氮化物(SiCN)或硅碳氧氮化物(SiCON)。
电阻导电图案163可以比缓冲绝缘图案161和硬掩模图案165薄。在一实施例中，电阻导电图案163可以包括导电的金属氮化物，例如钛氮化物、钽氮化物和/或钨氮化物。在一实施例中，电阻导电图案163可以包括金属性材料，例如钨、铝、钛和/或钽。
硬掩模图案165可以由与缓冲绝缘图案161的绝缘材料不同的绝缘材料形成。在一实施例中，硬掩模图案165可以由例如SiN、SiON、SiCN和SiC中的一种形成。
层间电介质层170可以设置在第一区域R1和第二区域R2的蚀刻停止层150上，并且可以覆盖第二区域R2上的电阻结构RS。层间电介质层170可以具有在第一区域R1和第二区域R2上位于基本相同的水平的顶表面。层间电介质层170可以包括一个或更多个绝缘层。
层间电介质层170可以由相对于蚀刻停止层150具有蚀刻选择性的绝缘材料形成，该绝缘材料可以包括例如硅氧化物层、硅氮化物层或硅氧氮化物层。在一实施例中，层间电介质层170可以由低k电介质材料形成，其中该低k电介质材料的介电常数小于硅氧化物层的介电常数。例如，层间电介质层170可以具有在从大约1.0到大约3.0的范围内的介电常数，并可以包括无机材料、有机材料或有机-无机混合材料。在一实施例中，层间电介质层170可以由例如杂质掺杂的硅氧化物基材料或低k有机聚合物材料形成。
在第一区域R1上，有源接触图案ACP中的至少一个可以连接到穿透层间电介质层170和蚀刻停止层150的第一接触插塞CP1。第一接触插塞CP1可以包括第二阻挡金属层181和第二金属层183，该第二阻挡金属层181可以插置在第二金属层183和有源接触图案ACP之间。在一实施例中，第二阻挡金属层181可以包括导电的金属氮化物，例如钛氮化物、钽氮化物或钨氮化物。在一实施例中，第二金属层183可以包括金属性材料，例如钽(Ta)、钌(Ru)、钴(Co)、锰(Mn)、钛(Ti)、钨(W)、镍(Ni)或铝(Al)。在一实施例中，第二金属层183可以包括例如铜或铜合金。
参考图3A，第一接触插塞CP1可以包括穿透层间电介质层170的上区段和穿透蚀刻停止层150的下区段。下区段的侧壁与半导体基板100的顶表面之间的角度可以与上区段的侧壁与半导体基板100的顶表面之间的角度不同。例如，第一接触插塞CP1可以具有由第三绝缘层155和层间电介质层170围绕的锥形侧壁，并且还可以具有相对于蚀刻停止层150的底表面的基本垂直的侧壁，该基本垂直的侧壁被第一绝缘层151和第二绝缘层153围绕。
第一接触插塞CP1可以具有在其底表面处比在其顶表面处小的宽度。例如，第一接触插塞CP1可以在第三绝缘层155的顶表面处具有第一宽度Wa并且在第二绝缘层153的顶表面处具有第二宽度Wb，该第二宽度Wb小于第一宽度Wa。第一接触插塞CP1可以在第一绝缘层151的底表面处具有第三宽度Wc，该第三宽度Wc与第二宽度Wb基本相同。
参考图3B，在一实施例中，第一接触插塞CP1可以具有由层间电介质层170、第二绝缘层153和第三绝缘层155围绕的锥形侧壁以及由第一绝缘层151围绕的圆化的下侧壁。
参考图3C，在一实施例中，第一接触插塞CP1可以具有由蚀刻停止层150围绕的阶梯状侧壁。第一接触插塞CP1可以具有由第一绝缘层151围绕的较小宽度和由第二绝缘层153或第三绝缘层155围绕的较大宽度。
返回参考图1和图2，在第二区域R2上，第二接触插塞CP2可以穿透层间电介质层170并连接到电阻结构RS。例如，第二接触插塞CP2可以穿透硬掩模图案165以与电阻结构RS的电阻导电图案163接触。第二接触插塞CP2可以由与第一接触插塞CP1的金属性材料相同的金属性材料形成，并且类似于第一接触插塞CP1，可以包括第二阻挡金属层181和第二金属层183。第二接触插塞CP2可以具有在与第一接触插塞CP1的顶表面的水平基本相同的水平的顶表面。每个第二接触插塞CP2可以具有比第一接触插塞CP1的高度小的高度。第二接触插塞CP2的宽度和/或长度可以大于第一接触插塞CP1。
图4至图7示出沿图1的线I-I'截取的剖视图，显示了根据示例性实施方式的半导体器件。出于简化描述的目的，可以省略与上面参考图1、图2和图3A至图3C讨论的实施方式的特征相同的技术特征。
参考图4，蚀刻停止层150可以覆盖栅极结构GS的顶表面、有源接触图案ACP的顶表面和栅极接触图案GCP的顶表面。蚀刻停止层150可以在半导体基板100的整个表面上具有基本均一的厚度。蚀刻停止层150可以包括顺序堆叠的第一至第三绝缘层151、153和155，并且第三绝缘层155可以具有与第一绝缘层151的第一厚度t1或第二绝缘层153的第二厚度t2基本相同的第三厚度t3。
参考图5，缓冲绝缘层161a和161b可以设置在覆盖半导体基板100的整个表面的蚀刻停止层150上。缓冲绝缘层161a和161b可以覆盖半导体基板100的整个表面，并且可以包括具有第一厚度的第一区段161a和具有大于第一厚度的第二厚度的第二区段161b。缓冲绝缘层161a和161b的第二区段161b可以与电阻导电图案163交叠。
参考图6和图7，蚀刻停止层150可以包括第一绝缘层151、第二绝缘层153和第三绝缘层155a和155b，该绝缘层151、153、155a和155b顺序地堆叠。第一绝缘层151可以在第一区域R1和第二区域R2上具有基本均一的第一厚度t1，第二绝缘层153可以在第一区域R1和第二区域R2上具有基本均一的第二厚度t2。第三绝缘层155a和155b可以包括具有第三厚度t3的第一区段155a(其完全覆盖半导体基板100)以及具有大于第三厚度t3的第四厚度t4的第二区段155b。第三绝缘层155a和155b的第二区段155b可以与电阻结构RS交叠。
在一实施例中，参考图6，第三绝缘层155a和155b的第一区段155a的第三厚度t3可以与第一绝缘层151的第一厚度t1或第二绝缘层153的第二厚度t2基本相同。在一实施例中，参见图7，第三绝缘层155a和155b的第一区段155a的第三厚度t3可以大于第一绝缘层151的第一厚度t1或第二绝缘层153的第二厚度t2。
图8和图9示出显示了根据示例性实施方式的半导体器件的剖视图。出于简化描述的目的，可以省略与上面参考图1、图2和图3A至图3C讨论的实施方式的技术特征相同的技术特征。
在一实施方式中，如图8所示，在第一区域R1上，有源接触图案ACP和栅极接触图案GCP可以共同连接至穿透层间电介质层170和蚀刻停止层150的第三接触插塞CP3。与上面讨论的第一接触插塞CP1类似，第三接触插塞CP3可以包括第二阻挡金属层181和第二金属层183。第三接触插塞CP3可以具有在与第二接触插塞CP2的顶表面的水平基本相同的水平处的顶表面。
在一实施例中，如图9所示，在第一区域R1上，彼此间隔开的有源接触图案ACP可以共同连接至穿透层间电介质层170和蚀刻停止层150的第四接触插塞CP4。与上面讨论的第一接触插塞CP1类似，第四接触插塞CP4可以包括第二阻挡金属层181和第二金属层183。第四接触插塞CP4可以具有在与第二接触插塞CP2的顶表面的水平基本相同的水平处的顶表面。
图10至图14示出了沿图1的线I-I'截取的剖视图，显示了根据示例性实施方式的制造半导体器件的方法中的阶段。
参考图1和图10，可以形成器件隔离层103以限定沿第一方向D1延伸的有源图案101。器件隔离层103的形成可以包括图案化半导体基板100以形成沟槽、形成绝缘层以填充该沟槽以及使绝缘层凹进以具有在半导体基板100的顶表面下方的顶表面。半导体基板100可以包括第一区域R1和第二区域R2。
栅极结构GS可以与有源图案101交叉。栅极结构GS的形成可以包括形成与有源图案101交叉的虚设栅极图案、在每个虚设栅极图案的相反侧壁上形成栅极间隔物121、形成间隙填充绝缘层131以填充虚设栅极图案之间、用金属栅电极GE代替虚设栅极图案、以及在金属栅电极GE上形成覆盖绝缘图案117。用金属栅电极GE替换虚设栅极图案可以包括去除虚设栅极图案以在一对栅极间隔物121中形成暴露有源图案101的顶表面的凹陷区域以及在该凹陷区域中顺序地形成栅极阻挡金属层和栅极金属层。
在用金属栅电极GE替换虚设栅极图案之前，可以在每个虚设栅极图案的相反侧在有源图案101中形成源极/漏极杂质层130。源极/漏极杂质层130可以是通过外延生长工艺形成的外延层。源极/漏极杂质层130可以是例如硅-锗(SiGe)外延层或硅碳化物(SiC)外延层。源极/漏极杂质层130可以具有在比有源图案101的顶表面的水平高的水平处的顶表面。源极/漏极杂质层130可以具有倾斜的侧壁。
参考图1和图11，可以形成穿透间隙填充绝缘层131并连接到源极/漏极杂质层130的有源接触图案ACP，并且可以形成穿透间隙填充绝缘层131并连接到金属栅电极GE的栅极接触图案GCP。
有源接触图案ACP和栅极接触图案GCP的形成可以包括：在间隙填充绝缘层131和栅极结构GS上形成掩模图案；使用该掩模图案作为蚀刻掩模以各向异性地蚀刻间隙填充绝缘层131，从而形成暴露源极/漏极杂质层130的第一接触孔并形成暴露金属栅电极GE的第二接触孔；在第一接触孔和第二接触孔中顺序地沉积金属阻挡层和金属层；以及平坦化该金属阻挡层和金属层。在形成第一接触孔时，可以部分地蚀刻源极/漏极杂质层130。
对于有源接触图案ACP和栅极接触图案GCP，金属阻挡层可以由导电的金属氮化物形成，例如钛氮化物、钽氮化物或钨氮化物。在一实施例中，金属层可以由例如钴(Co)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)或钴钨磷(CoWP)形成。在形成有源接触图案ACP时，金属性材料可以与源极/漏极杂质层130反应，从而在第一阻挡金属层143与源极/漏极杂质层130之间形成金属硅化物层141。
在形成有源接触图案ACP和栅极接触图案GCP之后，可以在半导体基板100的整个表面上形成蚀刻停止层150。可以通过顺序地沉积第一绝缘层151、第二绝缘层153和第三绝缘层155来形成蚀刻停止层150。在一实施例中，第一绝缘层151可以与有源接触图案ACP的顶表面和栅极接触图案GCP的顶表面直接接触。
第一至第三绝缘层151、153和155可以使用具有优异的阶梯覆盖特性或优异的薄膜保形性的层形成技术(例如化学气相沉积(CVD)或原子层沉积(ALD))形成。
在一实施例中，第一绝缘层151可以由包括金属性元素和氮的第一绝缘材料形成。在一实施例中，第一绝缘层151可以由基本上无氧的材料形成。在一实施例中，可以通过将铝氮化物沉积至均一厚度来形成第一绝缘层151。第一绝缘层151可以帮助防止有源接触图案ACP和栅极接触图案GCP在后续工艺期间被损坏或损失。
在一实施例中，第二绝缘层153可以由包含碳的第二绝缘材料形成。在一实施例中，第二绝缘层153可以通过将SiOC沉积至均一厚度而形成。第二绝缘层153可以帮助防止有源接触图案ACP和栅极接触图案GCP在后续工艺期间受到氧或湿气的侵蚀。
在一实施例中，第三绝缘层155可以由不包含金属性元素和碳的第三绝缘材料形成。在一实施例中，第三绝缘层155可以通过将硅氮化物沉积至均一厚度而形成。在一实施例中，第三绝缘层155可以沉积得比第一绝缘层151和第二绝缘层153厚。
缓冲绝缘层160和电阻导电层162可以顺序地沉积在蚀刻停止层150上。
缓冲绝缘层160可以由相对于第三绝缘层155具有蚀刻选择性的绝缘材料形成。在一实施例中，缓冲绝缘层160可以包括例如硅氧化物、硅氮化物、硅氧氮化物、硅碳氮化物(SiCN)或硅碳氧氮化物(SiCON)。
在一实施例中，电阻导电层162可以由例如多晶硅层、金属硅化物层、导电的金属氮化物层或金属层形成。电阻导电层162可以比缓冲绝缘层160薄。
可以在第二区域R2的电阻导电层162上形成硬掩模图案165。在一实施例中，硬掩模图案165可以由相对于电阻导电层162具有蚀刻选择性的绝缘材料(例如硅氮化物层或硅氧氮化物层)形成。
参考图12，硬掩模图案165可以被用作蚀刻工艺的蚀刻掩模，在该蚀刻工艺中，电阻导电层162和缓冲绝缘层160被顺序地蚀刻以形成设置在第二区域R2上的电阻导电图案163和缓冲绝缘图案161。在形成缓冲绝缘图案161和电阻导电图案163的蚀刻工艺期间，第三绝缘层155可以用作蚀刻停止层。在一实施例中，当形成电阻导电图案163时，一部分缓冲绝缘层160可以保留在第一区域R1上，如图5所示。在一实施例中，当形成电阻导电图案163和缓冲绝缘图案161时，第三绝缘层155可以在其通过缓冲绝缘图案161暴露的顶表面上凹进，如图6和图7所示。
电阻导电图案163和缓冲绝缘图案161的形成会导致形成与栅极结构GS在第二区域R2上的部分交叠的电阻结构RS。
层间电介质层170可以形成在半导体基板100的整个表面上。层间电介质层170可以覆盖蚀刻停止层150和电阻结构RS。层间电介质层170可以包括一个或更多个绝缘层。
层间电介质层170可以使用沉积工艺例如等离子体增强化学气相沉积(PECVD)、高密度等离子体(HDP)CVD或溅射形成。沉积工艺可以在第一区域R1和第二区域R2上将层间电介质层170沉积至均一厚度。层间电介质层170可以覆盖第二区域R2上的电阻结构R2，因此具有其水平在第二区域R2上比在第一区域R1上高的顶表面。
层间电介质层170可以由绝缘材料形成，该绝缘材料相对于电阻结构RS的蚀刻停止层150和硬掩模图案165具有蚀刻选择性。在一实施例中，层间电介质层170可以包括例如硅氧化物层、硅氮化物层、硅氧氮化物层或低k电介质层。在一实施例中，层间电介质层170可以包括硅氧化物层，例如高密度等离子体(HDP)氧化物层或等离子体增强的原硅酸四乙酯(PE-TEOS)层。在一实施例中，层间电介质层170可以由其介电常数小于硅氧化物层的介电常数的介电材料形成。在一实施例中，层间电介质层170可以具有在从大约1.0到大约3.0的范围内的介电常数，并且可以包括例如无机材料、有机材料或有机-无机混合材料。
层间电介质层170上可以设置有掩模图案MP，该掩模图案MP在第一区域R1和第二区域R2上具有开口，层间电介质层170通过该开口暴露。掩模图案MP可以包括例如旋涂硬掩模(SOH)层或非晶碳层(ACL)。SOH层可以包括碳基SOH层或硅基SOH层。掩模图案MP可以具有基于层间电介质层170的厚度和材料而可变的厚度。
掩模图案MP可以用作蚀刻掩模，以对层间电介质层170执行第一蚀刻工艺。第一蚀刻工艺可以采用相对于第三绝缘层155和硬掩模图案165具有蚀刻选择性的蚀刻配方或蚀刻剂。第一蚀刻工艺可以在第一区域R1上形成暴露第三绝缘层155的第一开口171a以及在第二区域R2上形成暴露硬掩模图案165的第二开口173a。
在执行第一蚀刻工艺之后，可以执行掩模图案去除工艺以去除层间电介质层170上的掩模图案MP。当掩模图案MP由SOH层形成时，掩模图案MP可以通过灰化工艺和/或剥离工艺去除。第一蚀刻工艺和掩模图案去除工艺可以使用包括氧或氟的蚀刻剂或工艺气体。第三绝缘层155可以帮助防止有源接触图案ACP和栅极接触图案GCP被在第一蚀刻工艺和掩模图案去除工艺中使用的蚀刻剂或工艺气体渗透或渗入。
参考图13，在去除掩模图案MP之后，可以对分别通过第一开口171a和第二开口173a暴露的第三绝缘层155和硬掩模图案165执行第二蚀刻工艺。第二蚀刻工艺可以通过使用相对于第二绝缘层153和电阻导电图案163具有蚀刻选择性的蚀刻配方来执行，在第一区域R1上形成暴露第二绝缘层153的扩展的第一开口171b。第二蚀刻工艺还可以在第二区域R2上形成暴露电阻导电图案163的扩展的第二开口173b。
参考图14，可以执行第三蚀刻工艺以顺序地蚀刻通过第一开口171b暴露的第二绝缘层153和在第一开口171b下方的第一绝缘层151。可以执行剥离工艺或湿法蚀刻工艺作为第三蚀刻工艺。可以使用相对于有源接触图案ACP和电阻导电图案163具有蚀刻选择性的蚀刻配方或蚀刻剂来执行第三蚀刻工艺。第三蚀刻工艺可以形成进一步扩展的第一开口171c以暴露有源接触图案ACP。
可以在第一开口171c和第二开口173b中顺序地形成金属阻挡层和金属层，并且可以在金属阻挡层和金属层上执行平坦化工艺以形成第一接触插塞CP1和第二接触插塞CP2，其中第一接触插塞CP1和第二接触插塞CP2中的每一个包括第二阻挡金属层181和第二金属层183，如图2所示。平坦化工艺可以使第一接触插塞CP1和第二接触插塞CP2的顶表面基本上彼此共面。
图15示出根据示例性实施方式的半导体器件的简化平面图。图16示出沿图15的线II-II'截取的剖视图，显示了根据示例性实施方式的半导体器件。出于简化描述的目的，可以省略与以上讨论的实施方式的技术特征相同的技术特征。
参考图15和图16，下绝缘层200上可以设置有沿第一方向D1延伸的下线210。下线210可以由金属性材料形成，并且可以包括下金属阻挡层211和下金属层213。
蚀刻停止层250可以覆盖下线210的顶表面，并且上绝缘层260可以设置在蚀刻停止层250上。如上所讨论的，蚀刻停止层250可以包括第一绝缘层251、第二绝缘层253和第三绝缘层255。
上线270a和270b可以设置在上绝缘层260中。上线270a和270b可以在与第一方向D1交叉的第二方向D2上延伸。上线270a和270b中的至少一个270b可以包括穿透上绝缘层260并连接到下线210的通路区段270v和沿第二方向D2延伸的布线区段，该布线区段连接到通路区段270V。
上线270a和270b中的每一个可以设置在通路孔和沟槽中，所述通路孔和沟槽通过图案化其上形成有掩模图案的上绝缘层260而形成。上线270a和270b中的每一个可以由金属性材料形成，并且可以包括上金属阻挡层271和上金属层273。在一实施例中，当图案化上绝缘层260以形成暴露下线210的通路孔时，可以在上绝缘层260和蚀刻停止层250上执行蚀刻工艺，如上面参考图12至图14所讨论的。
如在本领域中的传统的，在功能块、单元和/或模块方面，描述了实施方式，并且在附图中示出了实施方式。本领域技术人员将理解，这些块、单元和/或模块通过诸如逻辑电路、分立组件、微处理器、硬连线电路、存储元件、布线连接等的电子(或光学)电路，其可以使用基于半导体的制造技术或其他制造技术形成，物理地实现。在由微处理器或类似物实现的块、单元和/或模块的情况下，它们可以使用软件(例如，微代码)被编程以执行这里所讨论的各种功能，并且可以可选地由固件和/或软件驱动。或者，每个块、单元和/或模块可以由专用硬件实现，或者可以被实现为执行某些功能的专用硬件和处理器(例如，一个或更多个编程的微处理器和相关电路)的组合来执行其他功能。而且，实施方式的每个块、单元和/或模块可以在物理上分成两个或更多个交互和离散的块、单元和/或模块，而不脱离这里的范围。此外，在不脱离这里的范围的情况下，实施方式的块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块。
通过总结和回顾，随着半导体器件变得高集成，MOSFET的尺寸可以按比例缩小，这可能导致半导体器件的操作特性的劣化。例如，高速操作可能难以实现，因为临界尺寸(CD)的减小可能增加金属线的电阻和金属线之间的电容。可以考虑具有高性能同时克服了由于半导体器件的高集成而引起的限制的半导体器件。
根据示例性实施方式，可以使用具有包括第一至第三绝缘层的多层结构的蚀刻停止层来形成接触孔，因此可以防止在形成接触孔时损坏含金属的导电图案。
例如，可以厚地沉积硅氮化物以形成第三绝缘层(其是构成蚀刻停止层的第一至第三绝缘层中的最上面的一个)，因此可以防止含钴的导电图案暴露于使用氧和/或氟的蚀刻工艺。结果，可以减少或防止对导电图案的损坏并减少或防止导电图案的电阻增加。
实施方式可以提供包括场效应晶体管的半导体器件。
实施方式可以提供具有高集成和改善的电特性的半导体器件。
这里已经公开了示例实施方式，并且尽管采用了特定术语，但是它们仅以一般性和描述性意义被使用和解释，而不是出于限制的目的。在一些情况下，如本领域普通技术人员在提交本申请时显而易见的，结合特定实施方式描述的特征、特性和/或元件可以单独使用或者与结合其他实施方式描述的特征、特性和/或元件组合地使用，除非另外特别指出。因此，本领域技术人员将理解，在不脱离如在以下权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。
2018年1月25日在韩国知识产权局提交且发明名称为“半导体器件”的韩国专利申请第10-2018-0009299号通过引用以其全部内容结合于此。

Claims (20)

1.一种半导体器件，包括：
在半导体基板上的金属图案；
蚀刻停止层，覆盖所述金属图案，所述蚀刻停止层包括顺序堆叠的第一绝缘层、第二绝缘层和第三绝缘层；
在所述蚀刻停止层上的层间电介质层；和
穿透所述层间电介质层和所述蚀刻停止层的接触插塞，所述接触插塞连接到所述金属图案，
其中所述第一绝缘层包括包含金属性元素和氮的第一绝缘材料，
其中所述第二绝缘层包括含碳的第二绝缘材料，以及
其中所述第三绝缘层包括不含金属性元素和碳的第三绝缘材料。
2.如权利要求1所述的器件，其中所述第三绝缘层的厚度大于所述第二绝缘层的厚度。
3.如权利要求1所述的器件，其中所述第三绝缘层的厚度大于所述第一绝缘层和所述第二绝缘层的厚度之和。
4.如权利要求1所述的器件，其中所述层间电介质层包括与所述第三绝缘层的所述第三绝缘材料不同的绝缘材料。
5.如权利要求1所述的器件，其中所述第一绝缘层与所述金属图案的顶表面直接接触。
6.如权利要求1所述的器件，还包括：
从所述半导体基板突出的多个有源图案，所述多个有源图案沿第一方向延伸；
与所述有源图案交叉的多个栅极结构，所述多个栅极结构沿与所述第一方向交叉的第二方向延伸；和
在所述栅极结构的每个的相反侧在所述有源图案中的多个源极/漏极杂质层，
其中所述金属图案连接到所述多个源极/漏极杂质层和所述多个栅极结构中的至少一个。
7.如权利要求6所述的器件，其中所述第一绝缘层覆盖所述多个栅极结构的顶表面和所述金属图案的顶表面。
8.一种半导体器件，包括：
在半导体基板上的多个栅极结构；
多个源极/漏极杂质层，在所述半导体基板中在所述多个栅极结构中的每个栅极结构的相反侧；
多个金属接触图案，连接到所述多个栅极结构和所述多个源极/漏极杂质层；
蚀刻停止层，覆盖所述多个金属接触图案的顶表面和所述多个栅极结构的顶表面；
在所述蚀刻停止层上的层间电介质层；和
接触插塞，穿透所述层间电介质层和所述蚀刻停止层并连接到所述多个金属接触图案中的一个金属接触图案，
其中所述蚀刻停止层包括顺序堆叠的第一绝缘层、第二绝缘层和第三绝缘层，以及
其中所述第一绝缘层、所述第二绝缘层和所述第三绝缘层包括彼此不同的绝缘材料。
9.如权利要求8所述的器件，其中：
所述第一绝缘层包括包含金属性元素和氮的第一绝缘材料，
所述第二绝缘层包括含碳的第二绝缘材料，以及
所述第三绝缘层包括不含金属性元素和碳的第三绝缘材料。
10.如权利要求8所述的器件，其中所述第三绝缘层的厚度大于所述第二绝缘层的厚度。
11.如权利要求8所述的器件，其中所述第三绝缘层的厚度大于所述第一绝缘层和所述第二绝缘层的厚度之和。
12.如权利要求8所述的器件，其中：
所述多个栅极结构中的每个栅极结构包括顺序堆叠在所述半导体基板上的栅极电介质层、金属栅电极和覆盖绝缘图案，以及
所述蚀刻停止层与所述覆盖绝缘图案接触。
13.如权利要求8所述的器件，其中所述多个金属接触图案包括钴(Co)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)或钴钨磷(CoWP)。
14.如权利要求8所述的器件，其中所述第二绝缘层包括SiOC、SiCN或SiOCN。
15.一种半导体器件，包括：
包括第一区域和第二区域的半导体基板；
在所述半导体基板的所述第一区域和所述第二区域上的多个场效应晶体管；
在覆盖所述场效应晶体管的间隙填充绝缘层中的多个金属接触图案，所述多个金属接触图案连接到所述场效应晶体管；
蚀刻停止层，覆盖所述多个金属接触图案的顶表面并包括顺序堆叠的第一绝缘层、第二绝缘层和第三绝缘层；
在所述第二区域上的所述蚀刻停止层上的电阻结构；
覆盖所述电阻结构和所述蚀刻停止层的层间电介质层；
第一接触插塞，穿透所述层间电介质层和所述蚀刻停止层并且连接到所述第一区域上的所述多个金属接触图案中的至少一个金属接触图案；和
第二接触插塞，穿透所述层间电介质层并连接到所述第二区域上的所述电阻结构，
其中所述第一绝缘层、所述第二绝缘层和所述第三绝缘层包括彼此不同的绝缘材料。
16.如权利要求15所述的器件，其中所述第三绝缘层的厚度大于所述第二绝缘层的厚度。
17.如权利要求15所述的器件，其中：
所述第一绝缘层包括包含金属性元素和氮的第一绝缘材料，
所述第二绝缘层包括含碳的第二绝缘材料，以及
所述第三绝缘层包括不含金属性元素和碳的第三绝缘材料。
18.如权利要求15所述的器件，其中所述第一接触插塞和所述第二接触插塞包括相同的金属性材料。
19.如权利要求15所述的器件，其中：
所述电阻结构包括顺序堆叠在所述第三绝缘层上的缓冲绝缘图案、电阻导电图案和硬掩模图案，以及
所述第二接触插塞连接到所述电阻导电图案。
20.如权利要求15所述的器件，其中，当在平面图中观察时，所述电阻结构与所述多个场效应晶体管中的至少一个场效应晶体管交叠。
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