CN107039375A - 半导体器件及其制造方法 - Google Patents
半导体器件及其制造方法 Download PDFInfo
- Publication number
- CN107039375A CN107039375A CN201611105455.5A CN201611105455A CN107039375A CN 107039375 A CN107039375 A CN 107039375A CN 201611105455 A CN201611105455 A CN 201611105455A CN 107039375 A CN107039375 A CN 107039375A
- Authority
- CN
- China
- Prior art keywords
- sublayer
- layer
- metal wiring
- formation
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76865—Selective removal of parts of the layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76846—Layer combinations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
- H01L2221/1005—Formation and after-treatment of dielectrics
- H01L2221/1052—Formation of thin functional dielectric layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
Abstract
本发明实施例公开一种半导体器件,该半导体器件包括第一金属布线层,形成在所述第一金属布线层上方的层间绝缘层,内嵌于所述层间介电层且连接到所述第一金属布线层的第二金属布线层,以及设置于所述第一金属布线层和所述第一层间绝缘层之间的蚀刻停止层。所述蚀刻停止层包括一个或多个子层。所述蚀刻停止层包括由基于铝的绝缘材料、氧化铪、氧化锆或氧化钛制成的第一子层。本发明实施例涉及半导体集成电路,以及更具体地涉及具有通过双镶嵌工艺形成的金属层的半导体器件。
Description
技术领域
本发明实施例涉及半导体集成电路,以及更具体地涉及具有通过双镶嵌工艺形成的金属层的半导体器件。
背景技术
随着半导体业引入新一代具有高性能和多功能的集成电路(IC),构成集成电路的元件的密度增强,而集成电路的部件或元件之间的大小和间隔减小。金属布线层的结构也越来越复杂且最小化。为了制造金属布线层,已利用镶嵌工艺结合低k(低介电常数,诸如,3.5或更低)材料。
发明内容
根据本发明的一个实施例,提供了一种半导体器件,包括:第一金属布线层;层间绝缘层,形成在所述第一金属布线层上方;第二金属布线结构,嵌入在所述层间绝缘层中并且连接至所述第一金属布线层;以及蚀刻停止层,设置在所述第一金属布线层和所述第一层间绝缘层之间,所述蚀刻停止层包括一个或多个子层,其中,所述蚀刻停止层包括由基于铝的绝缘材料、氧化铪、氧化锆或氧化钛制成的第一子层。
根据本发明的另一实施例,还提供了一种用于制造半导体器件的方法,包括:形成第一金属布线层;在所述第一金属布线层上方形成蚀刻停止层;在所述蚀刻停止层上形成层间绝缘层;在所述层间绝缘层上形成掩模层;通过蚀刻所述层间绝缘层形成开口;以及在所述开口中形成第二金属层,其中:所述蚀刻停止层包括由氧化铝、铝的碳氧化物和铝的氮氧化物中的至少一种制成的第一子层,用于形成所述开口的所述蚀刻包括用于蚀刻所述层间绝缘层的第一蚀刻工艺和在所述第一蚀刻工艺之后的以暴露所述第一金属布线层的第二蚀刻工艺,以及所述第一子层用作用于所述第一蚀刻工艺的蚀刻停止层。
根据本发明的又一实施例,还提供了一种用于制造半导体器件的方法,其包括:形成第一金属布线层;在所述第一金属布线层上方形成蚀刻停止层;在所述蚀刻停止层上形成层间绝缘层;在所述层间绝缘层上形成掩模层;通过蚀刻所述层间绝缘层形成开口;以及在所述开口中形成第二金属层,其中:所述蚀刻停止层包括由氧化铝、铝的碳氧化物和铝的氮氧化物中的至少一种制成的第一子层和由基于硅的绝缘材料制成的第二子层,用于形成所述开口的所述蚀刻包括用于蚀刻所述层间绝缘层的第一蚀刻工艺和在所述第一蚀刻工艺之后的以暴露所述第一金属布线层的第二蚀刻工艺,以及所述第二子层用作用于所述第一蚀刻工艺的蚀刻停止层。
附图说明
结合附图并阅读以下详细说明,可更好地理解本发明。需强调的是,按照行业的标准做法,各功能件不按照比例绘制,并且仅用于说明目的。实际上,为论述清楚,各功能件的尺寸可任意放大或缩小。
图1A至图1E示出根据本发明一个实施例的用于制造金属布线结构的示例性连续工艺。
图2A至图2H示出根据本发明的各种实施例的示例性蚀刻停止层。
图3A至图3D和4A至图4D示出用于制造图2A中示出的金属布线层结构的示例性连续工艺。
图5A至图5D示出用于制造图2B中示出的金属布线结构的示例性连续工艺。
图6A至图6D示出用于制造图2C中示出的金属布线结构的示例性连续工艺。
图7A至图7D示出用于制造图2D中示出的金属布线结构的示例性连续工艺。
图8A至图8D示出用于制造图2E中示出的金属布线结构的示例性连续工艺。
图9A至图9D示出用于制造图2F中示出的金属布线结构的示例性连续工艺。
图10A至图10D示出用于制造图2G中示出的金属布线结构的示例性连续工艺。
图11A至图11D示出用于制造图2H中示出的金属布线结构的示例性连续工艺。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然,这些仅仅是实例,而不旨在限制本发明。例如,以下描述中,在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例,并且也可以包括在第一部件和第二部件之间可以形成额外的部件,从而使得第一部件和第二部件可以不直接接触的实例。此外,本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的,并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且,为便于描述,在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语,以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外,空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上),而本文使用的空间相对描述符可以同样地作出相应的解释。此外,术语“由……制成”可表示“包括”或“由……组成”。
图1A至图1E示出根据本发明一实施例的用于制造金属布线结构的示例性连续工艺。图1A至图1E示出用于制造金属布线结构(布线层)中的一个的示例性连续工艺,该金属布线结构形成在下方结构的上方。该下方结构包括衬底、至晶体管的接触件或下层金属布线结构,其构成半导体器件。为简化说明,图1A至图1E中可省略该下方结构的具体结构。
如图1A,下方结构10形成在衬底(未示出)的上方。在本实施例中,该下方结构是下层金属结构10,其包括沿第一方向诸如X方向延伸的金属布线。在一些实施例中,该下层金属结构10包括铜或铜合金。在一些实施例中,覆盖层(未示出)形成在该下层金属结构的上表面上,该覆盖层用作铜扩散阻挡件。该覆盖层可包括Co、Ni、Ru、Mo、CoWP和NiMoP的一种或多种。
蚀刻停止层(ESL)20形成在下层金属结构10的上方,之后,层间介电(ILD)层30形成在ESL20的上方。层间介电层也可称为金属层间介电(IMD)层。还地,第一掩模层40形成在ILD层30的上方且第二掩模层50形成在第一掩模层40的上方。
ESL20是绝缘材料的单层或不同绝缘材料的多层。在两种情况中,至少一层由基于铝的绝缘材料、氧化铪、氧化锆或氧化钛制成。该基于铝的绝缘材料包括氧化铝、铝的碳氧化物和铝的氮氧化物。在本发明中,氧化铝称为AlO,铝的碳氧化物称为AlOC且铝的氮氧化物称为ALON。这些材料为化学计量或非化学计量的。
当ESL20包括一层以上(诸如,两层或更多子层)时,至少一个子层由基于硅的绝缘材料制成,基于硅的绝缘材料诸如氮化硅、硅的碳氧化物、硅的氮碳化物、硅的氧氮化物、硅的碳氧氮化物、碳化硅或氧化硅。该氮化硅称为SiN,该硅的碳氧化物称为SiCO,该硅的碳氮化物称为SiCN,该硅的氮氧化物称为SiON,该硅的碳氧氮化物称为SiCON,该碳化硅称为SiC且氧化硅(二氧化硅)称为SiO。这些材料为化学计量或非化学计量的。
在一些实施例中,ESL20的厚度范围为约1nm至约10nm,而在其它实施例中为约2nm至约5nm。当ESL20包括多个子层时,在一些实施例中,每个子层的厚度范围为约2nm至约10nm,而在其它实施例中为约3nm至约6nm。
ILD层30由诸如低k介电材料的一层或多层制成。低k介电材料具有低于约4.0的k值(介电常数)。一些低k介电材料具有低于约3.5的k值且可具有低于约2.5的k值。
用于ILD层30的材料包括Si、O、C和/或H元素,诸如SiCOH和SiOC。诸如聚合物或多孔材料的有机材料可用于ILD层30。诸如,ILD层30由含碳材料、有机硅酸盐玻璃、致孔剂材料和/或其组合的一层或多层制成。在一些实施例中,氮也可用于ILD层30中。在一实施例中,ILD层30的密度小于约3g/cm3,在另一些实施例中可小于2.5g/cm3。通过使用诸如等离子增强化学汽相沉积(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)和/或旋涂技术形成ILD层30。在PECVD的情况下,在约25℃至约400℃的温度范围及小于100托的压力下沉积膜。
在一些实施例中,ILD层30的厚度范围为约10nm至约200nm。
第一掩模层40由诸如基于硅的绝缘材料的介电材料制成。在一实施例中,SiO用作第一掩模层40。在一些实施例中,第一掩模层40的厚度范围为约10nm至约300nm。
第二掩模层50由诸如TiN、TaN或TiO2的基于金属的材料制成。在一些实施例中,第二掩模层50的厚度范围为约3nm至约100nm。
如图1B所示,通过合适的图案化操作形成对应通孔图案的第一开口32。在一实施例中,具有开口的光刻胶图案形成在第二掩模层50上,且将光刻胶图案用所蚀刻掩模图案化第二掩模层50。在蚀刻第二掩模层之后移除光刻胶图案。之后,通过将第二掩模层50用作蚀刻掩模图案化第一掩模层40。在一些实施例中,在第一掩模层40的图案化过程中,该光刻胶图案保留在该第二掩模层50上,且在蚀刻该第一掩模层之后移除该光刻胶图案。
之后,通过将图案化的第一和第二掩模层用作蚀刻掩模蚀刻ILD层30。ILD层30的图案化包括干蚀刻。
在本实施例中,关于ILD层30的ESL20的蚀刻选择性设定的高。诸如,在一些实施例中,在ILD蚀刻期间,关于ILD层30的ESL20的蚀刻选择性为约3或更多,在另一些实施例中为约4或更多。在一实施例中,关于ILD层30的ESL20的蚀刻选择性的范围为约4至约6。因为ESL20的蚀刻选择性很高,因而ESL20的厚度能够很薄,诸如小于5nm。因此,ILD层30的干蚀刻中,在暴露ESL的表面之后大致未蚀刻ESL20。换句话说,ESL20用作用于ILD蚀刻工艺的蚀刻停止层。
接下来,如图1C所示,通过合适的图案化操作形成对应布线图案的第二开口34。该图案化操作大致类似于用于第一开口的图案化操作,且包括ILD层30的干蚀刻。类似于用于开口32的ILD层30的蚀刻,ESL20用作具有高蚀刻选择性的蚀刻停止层。
图1B的图案化操作和图1C的图案化操作的顺序可互换。
在形成第二开口34之后,通过湿蚀刻操作移除第二掩模层50。还地,如图1D所示,通过干蚀刻操作移除开口32底部的ESL20。在干蚀刻期间,也可蚀刻第一掩模层40,且第一掩模层40的厚度可被降低。
如图1E所示,在蚀刻ESL20之后,形成第二金属层结构。诸如,第二金属层结构包括诸如由TiN、TaN或Cu制成的阻挡层60和主体层70,主体层70包括通孔层72和诸如由Cu或基于Cu的材料制成的布线层74。该主体层70沿与第一方向垂直的第二方向(诸如,Y方向)延伸。可通过镶嵌工艺制成该金属布线结构。利用镶嵌工艺形成第二金属层结构,镶嵌工艺包括化学机械抛光(CMP)操作。通过CMP操作,移除第一掩模层40。通过CVD,包括溅射、电化学镀和/或电镀的物理汽相沉积(PVD)形成主体层70。
图2A至图2H示出根据本发明的各种实施例的示例性蚀刻停止层。
在图2A中,ESL20包括两个子层:第一子层20A和第二子层22A。第一子层20A形成在下金属布线10上,且第二子层22A形成在第一子层20A上。该第一子层由AlO、AlOC、AlON、氧化铪、氧化锆和氧化钛制成。第二子层由基于硅的绝缘材料,诸如SiCO、SiCN、SiC、SiO、SiON、SiCON或SiN制成。
在图2B中,ESL20包括两个子层:第一子层20B和第二子层22B。第一子层20B形成在下金属布线10上,且第二子层22B形成在第一子层20B上。第一子层由基于硅的绝缘材料,诸如SiCO、SiCN、SiC、SiO、SiON、SiCON或SiN制成。该第二子层由AlO、AlOC、AlON、氧化铪、氧化锆和氧化钛的一种制成。
在图2C中,ESL20是由AlO、AlOC、AlON、氧化铪、氧化锆和氧化钛的一种制成的单层20C。
在图2D中,ESL20包括三个子层:第一子层20D、第二子层22D和第三子层24D。第一子层20D形成在下金属布线10上,第二子层22D形成在第一子层20D上,且第三子层24D形成在第二子层22D上。该第一和第三子层由AlO、AlOC、AlON、氧化铪、氧化锆和氧化钛的一种制成。第二子层由基于硅的绝缘材料,诸如SiCO、SiCN、SiC、SiO、SiON、SiCON或SiN制成。该第一和第三子层可由相同或相异的材料制成。子层20D可为两个或更多均包括铝的堆叠的层,而不插入任意基于Si的绝缘层。
在图2E中,ESL20包括三个子层:第一子层20E、第二子层22E和第三子层24E。第一子层20E形成在下金属布线10上,第二子层22E形成在第一子层20E上,且第三子层24E形成在第二子层22E上。该第一子层由AlO、AlOC、AlON、氧化铪、氧化锆和氧化钛的一种制成。该第一和第三子层有基于硅的绝缘材料制成,且第二子层22E由不同于第三子层24E的材料制成。第二子层22E由SiCN、SiON、SiCON和SiN中的一种制成,且第三子层24E由SiCO、SiC和SiO中的一种制成。
在图2F中,ESL20包括三个子层:第一子层20F、第二子层22F和第三子层24F。第一子层20F形成在下金属布线10上,第二子层22F形成在第一子层20F上,且第三子层24F形成在第二子层22F上。该第二子层由AlO、AlOC、AlON、氧化铪、氧化锆和氧化钛的一种制成。该第一和第三子层由基于硅的绝缘材料,诸如SiCO、SiCN、SiC、SiO、SiON、SiCON或SiN制成。该第一和第三子层可由相同或相异的材料制成。
在图2G中,ESL20包括三个子层:第一子层20G、第二子层22G和第三子层24G。第一子层20G形成在下金属布线10上,第二子层22G形成在第一子层20G上,且第三子层24G形成在第二子层22G上。该第一和第三子层由基于硅的绝缘材料,诸如SiCO、SiCN、SiC、SiO、SiON、SiCON或SiN制成。该第一和第二子层均由不同材料制成。在一些实施例中,第二子层22E由SiCO、SiC和SiO中的一个制成,且第三子层24E由SiCN、SiON、SiCON和SiN中的一种制成。该第三子层由AlO、AlOC、AlON、氧化铪、氧化锆和氧化钛的一种制成。
在图2H中,ESL20包括四个子层:第一子层20H、第二子层22H、第三子层24H和第四子层26H。第一子层20H形成在下金属布线10上,第二子层22H形成在第一子层20H上,第三子层24H形成在第二子层22H上,且第四子层26H形成在第三子层24H上。该第一和第三子层由AlO、AlOC、AlON、氧化铪、氧化锆和氧化钛的一种制成。该第二和第四子层由基于硅的绝缘材料,诸如SiCO、SiCN、SiC、SiO、SiON、SiCON或SiN制成。该第一和第三子层可由相同或不同的材料制成,且该第二和第四子层可由相同或不同的材料制成。
可通过如下操作形成该基于铝的绝缘材料,诸如AlO、AlOC和AlON。首先,在底层(诸如,下层金属结构或ESL20的另一子层)上形成铝层。利用三甲基铝(TMA)通过诸如金属有机CVD(MOCVD)或ALD形成铝层。之后,在该铝层的上方利用NH3、CO2和/或CO气体进行等离子体处理,以将该铝层转化为AlO、AlOC或AlON。在该等离子体处理的铝层中的Al、O、C和/或N的浓度不一致,尤其是沿垂直方向的浓度不一致。该AlON层由AlO和AlN的两层制成。在一些实施例中,具有小于1nm厚度的铝的薄层保持在该层的底部。可利用使用氧化溶液的铝层的化学氧化。在一些实施例中,通过利用合适的源气体通过CVD、PVD或ALD直接形成AlO、AlOC或AlON层。
通过利用合适的源气体,通过如上所述的相似方法或CVD、PVD或ALD或其他合适的膜形成方法形成氧化铪、氧化锆和氧化钛。
图3A至图3D示出根据本发明的一实施例的用于制造图2A中示出的金属布线结构的示例性连续工艺。
与图1A相似,包括第一子层20A和第二子层22A的ESL形成在下金属布线10上。第一子层20A形成在下金属布线10上,且第二子层22A形成在第一子层20A上。还地,如图3A所示,ILD层30形成在第一子层22A上,且第一及第二掩模层40、50形成在ILD层30上。
与图1B和1C相似,如图3B所示,通过蚀刻ILD层30形成开口32和34。在蚀刻ILD层30期间,蚀刻第二子层22A,而第一子层20A用作蚀刻停止层。
之后,如图3C所示,通过湿蚀刻工艺移除第二掩模层50。在该湿蚀刻工艺中,并大致不蚀刻第一子层20A。
与图1D相似,如图3D所示,通过干蚀刻工艺移除第一掩模层20A。之后,与图1E相似,第二金属结构形成在该开口中。
图4A至图4D示出根据本发明的一实施例的用于制造图2A中示出的金属布线结构的示例性连续工艺。
与图1A相似,包括第一子层20A和第二子层22A的ESL形成在下金属布线10上。第一子层20A形成在下金属布线10上,且第二子层22A形成在第一子层20A上。还地,如图4A所示,ILD层30形成在第一子层22A上,且第一及第二掩模层40、50形成在ILD层30上。
与图1B和1C相似,如图4B所示,通过蚀刻ILD层30形成开口32和34。在蚀刻ILD层30期间,第二子层22A用作蚀刻停止层。
之后,如图4C所示,通过湿蚀刻工艺移除第二掩模层50。在该湿蚀刻工艺中,并大致不蚀刻第一子层22A。
与图1D相似,如图4D所示,通过干蚀刻工艺蚀刻第二子层22A和第一子层20A。之后,与图1E相似,第二金属结构形成在该开口中。
图5A至图5D示出根据本发明的一实施例的图2B中示出的用于制造金属布线结构的示例性连续工艺。
与图1A相似,包括第一子层20B和第二子层22B的ESL形成在下金属布线10上。第一子层20B形成在下金属布线10上,且第二子层22B形成在第一子层20B上。还地,如图5A所示,ILD层30形成在第一子层22B上,且第一及第二掩模层40、50形成在ILD层30上。
与图1B和1C相似,如图5B所示,通过蚀刻ILD层30形成开口32和34。在蚀刻ILD层30期间,第二子层22B用作蚀刻停止层。
之后,如图5C所示,通过湿蚀刻工艺移除第二掩模层50。在第二掩模层50的蚀刻工艺中,也移除第二子层22B。
与图1D相似,如图5D所示,通过干蚀刻工艺移除第一子层20B。之后,与图1E相似,第二金属结构形成在该开口中。
图6A至图6D示出根据本发明的一实施例的用于制造图2C中示出的金属布线结构的示例性连续工艺。
与图1A相似,包括第一子层20C的ESL形成在下金属布线10上。还地,如图6A所示,ILD层30形成在第一子层22B上,且第一及第二掩模层40、50形成在ILD层30上。
与图1B和1C相似,如图6B所示,通过蚀刻ILD层30形成开口32和34。在蚀刻ILD层30期间,第一子层22A用作蚀刻停止层。
之后,如图6C所示,通过湿蚀刻工艺和/或干蚀刻工艺移除第二掩模层50。在第二掩模层50的蚀刻工艺中,并大致不移除第二子层22C。
与图1D相似,如图6D所示,通过干蚀刻工艺移除第一子层20C。之后,与图1E相似,第二金属结构形成在该开口中。
图7A至图7D示出根据本发明的一实施例的用于制造图2D中示出的金属布线结构的示例性连续工艺。
与图1A相似,包括第一子层20D和第二子层22D和第三子层24D的ESL形成在下金属布线10上。第一子层20D形成在下金属布线10上,第二子层22D形成在第一子层20D上,且第三子层24D形成在第二子层22D上。还地,如图7A所示,ILD层30形成在第三子层24D上,且第一及第二掩模层40、50形成在ILD层30上。
与图1B和1C相似,如图7B所示,通过蚀刻ILD层30形成开口32和34。在蚀刻ILD层30期间,第三子层24D用作蚀刻停止层。
之后,如图7C所示,通过湿蚀刻工艺移除第二掩模层50。在第二掩模层50的蚀刻工艺中,也移除第三子层24D。
与图1D相似,如图7D所示,通过干蚀刻工艺蚀刻第二子层22D和第一子层20D。之后,与图1E相似,第二金属结构形成在该开口中。
图8A至图8D示出根据本发明的一实施例的用于制造图2E中示出的金属布线结构的示例性连续工艺。
与图1A相似,包括第一子层20E、第二子层22E和第三子层24E的ESL形成在下金属布线10上。第一子层20E形成在下金属布线10上,第二子层22E形成在第一子层20E上,且第三子层24E形成在第二子层22E上。还地,如图8A所示,ILD层30形成在第三子层24E上,且第一及第二掩模层40、50形成在ILD层30上。
与图1B和1C相似,如图8B所示,通过蚀刻ILD层30形成开口32和34。在蚀刻ILD层30期间,蚀刻第三子层22E,而第二子层24E用作蚀刻停止层。
之后,如图8C所示,通过湿蚀刻工艺和/或干蚀刻工艺移除第二掩模层50。在第二掩模层50的蚀刻工艺中,并大致不移除第二子层22E。
与图1D相似,如图8D所示,通过干蚀刻工艺蚀刻第二子层22E和第一子层20E。之后,与图1E相似,第二金属结构形成在该开口中。
图9A至图9D示出根据本发明的一实施例的用于制造图2F中示出的金属布线结构的示例性连续工艺。
与图1A相似,包括第一子层20F、第二子层22F和第三子层24F的ESL形成在下金属布线10上。第一子层20F形成在下金属布线10上,第二子层22F形成在第一子层20F上,且第三子层24F形成在第二子层22F上。还地,如图9A所示,ILD层30形成在第三子层24F上,且第一及第二掩模层40、50形成在ILD层30上。
与图1B和1C相似,如图9B所示,通过蚀刻ILD层30形成开口32和34。在蚀刻ILD层30期间,蚀刻第三子层24F,而第二子层22F用作蚀刻停止层。
之后,如图9C所示,通过湿蚀刻工艺和/或干蚀刻工艺移除第二掩模层50。在第二掩模层50的蚀刻工艺中,蚀刻第二子层22F,而并大致不移除第二子层20F。
与图1D相似,如图9D所示,通过干蚀刻工艺移除第一子层20F。之后,与图1E相似,第二金属结构形成在该开口中。
图10A至图10D示出根据本发明的另一实施例的用于制造图2G中示出的金属布线结构的示例性连续工艺。
与图1A相似,包括第一子层20G、第二子层22G和第三子层24G的ESL形成在下金属布线10上。第一子层20G形成在下金属布线10上,第二子层22G形成在第一子层20G上,且第三子层24G形成在第二子层22G上。还地,如图10A所示,ILD层30形成在第三子层24上,且第一及第二掩模层40、50形成在ILD层30上。
与图1B和1C相似,如图10B所示,通过蚀刻ILD层30形成开口32和34。在蚀刻ILD层30期间,第三子层24G用作蚀刻停止层。
之后,如图10C所示,通过湿蚀刻工艺和/或干蚀刻工艺移除第二掩模层50。在第二掩模层50的蚀刻工艺中,蚀刻第二子层24G,而并大致不移除第二子层22G。
与图1D相似,如图10D所示,通过干蚀刻工艺蚀刻第二子层22G和第一子层20G。之后,与图1E相似,第二金属结构形成在该开口中。
图11A至图11D示出根据本发明的一实施例的用于制造图2H中示出的金属布线结构的示例性连续工艺。
与图4A相似,包括第一子层20H、第二子层22H、第三子层24H和第四子层26H的ESL形成在下金属布线10上。第一子层20H形成在下金属布线10上,第二子层22H形成在第一子层20H上,第三子层24H形成在第二子层22H上,且第四子层26H形成在第三子层24H上。还地,如图11A所示,ILD层30形成在第四子层26H上,且第一和第二掩模层40、50形成在ILD层30上。
与图1B和1C相似,如图11B所示,通过蚀刻ILD层30形成开口32和34。在蚀刻ILD层30期间,也蚀刻第四子层26H,而第三子层24H用作蚀刻停止层。
之后,如图11C所示,通过湿蚀刻工艺和/或干蚀刻工艺移除第二掩模层50。在蚀刻第二掩模50的蚀刻工艺中,也蚀刻第三子层24H,而并大致不蚀刻第二子层22H。
与图1D相似,如图11D所示,通过干蚀刻工艺蚀刻第二子层22H和第一子层20H。之后,与图1E相似,第二金属结构形成在该开口中。
此处描述的各种实施例或示例提供多种如前所述的优于现有技术的优势。诸如,在本发明中,通过利用包括由基于铝的绝缘材料、氧化铪、氧化锆或氧化钛制成的至少一个子层的蚀刻停止层,获得用于ILD层蚀刻的较宽的工艺余量。还地,因为这些材料的蚀刻选择性较高,能够降低该蚀刻停止层的厚度,其能够降低互连层的电容。
将要理解的是,本文不一定论述了所有的优势,所有实施例或示例不要求特定优势,并且其它实施例或示例可提供不同的优势。
根据本发明的一方面,一种半导体器件包括第一金属布线层、形成在该第一金属布线层上方的层间绝缘层、第二金属布线结构和蚀刻停止层。第二金属布线结构内嵌于该层间绝缘层且连接到该第一金属布线层。该蚀刻停止层设置于该第一金属布线层和该第一层间绝缘层之间,且包括一个或多个子层。该蚀刻停止层包括由基于铝的绝缘材料、氧化铪、氧化锆或氧化钛制成的第一子层。
根据本发明的另一方面,在用于制造半导体器件的方法中,形成第一金属布线层。蚀刻停止层形成在该第一金属布线层的上方。层间绝缘层形成在该蚀刻停止层上。掩模层形成在该层间绝缘层上。通过蚀刻该层间绝缘层形成开口。在开口中形成第二金属层。该蚀刻停止层包括由氧化铝、铝的碳氧化物和铝的氮氧化物中的至少一种制成的第一子层。用于形成该开口的蚀刻包括用于蚀刻该层间介电层的第一蚀刻工艺和在该第一蚀刻工艺之后进行的以暴露该第一金属布线层的第二蚀刻工艺。该第一子层用作用于第一蚀刻工艺的蚀刻停止层。
根据本发明的另一方面,在用于制造半导体器件的方法中,形成第一金属布线层。蚀刻停止层形成在该第一金属布线层的上方。层间绝缘层形成在该蚀刻停止层上。掩模层形成在该层间绝缘层上。通过蚀刻该层间绝缘层形成开口。在开口中形成第二金属层。该蚀刻停止层包括由氧化铝、铝的碳氧化物和铝的氮氧化物中的一种制成的第一子层和由基于硅的绝缘材料制成的第二子层。用于形成该开口的蚀刻包括用于蚀刻该层间介电层的第一蚀刻工艺和在该第一蚀刻工艺之后进行的以暴露该第一金属布线层的第二蚀刻工艺。该第二子层用作用于第一蚀刻工艺的蚀刻停止层。
根据本发明的一个实施例,提供了一种半导体器件,包括:第一金属布线层;层间绝缘层,形成在所述第一金属布线层上方;第二金属布线结构,嵌入在所述层间绝缘层中并且连接至所述第一金属布线层;以及蚀刻停止层,设置在所述第一金属布线层和所述第一层间绝缘层之间,所述蚀刻停止层包括一个或多个子层,其中,所述蚀刻停止层包括由基于铝的绝缘材料、氧化铪、氧化锆或氧化钛制成的第一子层。
在上述半导体器件中,所述第一子层由氧化铝、铝的碳氧化物和铝的氮氧化物中的至少一种制成。
在上述半导体器件中,所述蚀刻停止层还包括由基于硅的绝缘材料制成的第二子层,所述第一子层形成在所述第一金属布线层上,以及所述第二子层形成在所述第一子层上。
在上述半导体器件中,所述蚀刻停止层还包括由基于硅的绝缘材料制成的第二子层,所述第二子层形成在所述第一金属布线层上,以及所述第一子层形成在所述第二子层上。
在上述半导体器件中,所述蚀刻停止层由所述第一子层组成。
在上述半导体器件中,所述蚀刻停止层还包括:由基于硅的绝缘材料制成的第二子层;以及由氧化铝、铝的碳氧化物和铝的氮氧化物中的至少一种制成的第三子层,所述第一子层形成在所述第一金属布线层上,所述第二子层形成在所述第一子层上,以及所述第三子层形成在所述第二子层上。
在上述半导体器件中,所述第一子层和所述第三子层由不同的材料制成。
在上述半导体器件中,所述蚀刻停止层还包括:由第一基于硅的绝缘材料制成的第二子层;以及由不同于所述第一基于硅的绝缘材料的第二基于硅的绝缘材料制成的第三子层,所述第一子层形成在所述第一金属布线层上,所述第二子层形成在所述第一子层上,以及所述第三子层形成在所述第二子层上。
在上述半导体器件中,所述第一基于硅的绝缘材料是硅的碳氮化物、硅的氮氧化物、硅的碳氮氧化物和硅的氮化物中的一种,以及所述第二基于硅的绝缘材料是硅的碳氧化物、硅的碳化物和硅的氧化物中的一种。
在上述半导体器件中,所述蚀刻停止层还包括:由第一基于硅的绝缘材料制成的第二子层;以及由第二基于硅的绝缘材料制成的第三子层,所述第二子层形成在所述第一金属布线层上,所述第一子层形成在所述第二子层上,以及
所述第三子层形成在所述第一子层上。
在上述半导体器件中,所述第一基于硅的绝缘材料不同于所述第二基于硅的绝缘材料。
在上述半导体器件中,所述蚀刻停止层还包括:由第一基于硅的绝缘材料制成的第二子层;以及由不同于所述第一基于硅的绝缘材料的第二基于硅的绝缘材料制成的第三子层,所述第二子层形成在所述第一金属布线层上,所述第三子层形成在所述第二子层上,以及所述第一子层形成在所述第三子层上。
在上述半导体器件中,所述蚀刻停止层还包括:由第一基于硅的绝缘材料制成的第二子层;以及由氧化铝、铝的碳氧化物和铝的氮氧化物中的至少一种制成的第三子层;以及由第二基于硅的绝缘材料制成的第四子层;以及所述第一子层形成在所述第一金属布线层上,所述第二子层形成在所述第一子层上,所述第三子层形成在所述第二子层上,以及所述第四子层形成在所述第三子层上。
在上述半导体器件中,所述第一子层和所述第三子层由不同的材料制成。
在上述半导体器件中,所述第二子层和所述第四子层由不同的材料制成。
根据本发明的另一实施例,还提供了一种用于制造半导体器件的方法,包括:形成第一金属布线层;在所述第一金属布线层上方形成蚀刻停止层;在所述蚀刻停止层上形成层间绝缘层;在所述层间绝缘层上形成掩模层;通过蚀刻所述层间绝缘层形成开口;以及在所述开口中形成第二金属层,其中:所述蚀刻停止层包括由氧化铝、铝的碳氧化物和铝的氮氧化物中的至少一种制成的第一子层,用于形成所述开口的所述蚀刻包括用于蚀刻所述层间绝缘层的第一蚀刻工艺和在所述第一蚀刻工艺之后的以暴露所述第一金属布线层的第二蚀刻工艺,以及所述第一子层用作用于所述第一蚀刻工艺的蚀刻停止层。
在上述方法中:所述蚀刻停止层还包括由基于硅的绝缘材料制成的第二子层,所述第一子层形成在所述第一金属布线层上,所述第二子层形成在所述第一子层上,以及在所述第一蚀刻工艺期间蚀刻所述第二子层。
在上述方法中,其中:所述蚀刻停止层还包括:由基于硅的绝缘材料制成的第二子层;以及由氧化铝、铝的碳氧化物和铝的氮氧化物中的至少一种制成的第三子层,所述第三子层形成在所述第一金属布线层上,所述第二子层形成在所述第三子层上,以及所述第一子层形成在所述第二子层上。
根据本发明的又一实施例,还提供了一种用于制造半导体器件的方法,其包括:形成第一金属布线层;在所述第一金属布线层上方形成蚀刻停止层;在所述蚀刻停止层上形成层间绝缘层;在所述层间绝缘层上形成掩模层;通过蚀刻所述层间绝缘层形成开口;以及在所述开口中形成第二金属层,其中:所述蚀刻停止层包括由氧化铝、铝的碳氧化物和铝的氮氧化物中的至少一种制成的第一子层和由基于硅的绝缘材料制成的第二子层,用于形成所述开口的所述蚀刻包括用于蚀刻所述层间绝缘层的第一蚀刻工艺和在所述第一蚀刻工艺之后的以暴露所述第一金属布线层的第二蚀刻工艺,以及所述第二子层用作用于所述第一蚀刻工艺的蚀刻停止层。
在上述方法中,所述蚀刻停止层还包括由基于硅的绝缘材料制成的第二子层,所述第一子层形成在所述第一金属布线层上,所述第二子层形成在所述第一子层上,以及在所述第二蚀刻工艺期间蚀刻所述第一子层。
上面概述了若干实施例的特征,使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解,他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到,这种等同构造并不背离本发明的精神和范围,并且在不背离本发明的精神和范围的情况下,本文中他们可以做出多种变化、替换以及改变。
Claims (10)
1.一种半导体器件,包括:
第一金属布线层;
层间绝缘层,形成在所述第一金属布线层上方;
第二金属布线结构,嵌入在所述层间绝缘层中并且连接至所述第一金属布线层;以及
蚀刻停止层,设置在所述第一金属布线层和所述第一层间绝缘层之间,所述蚀刻停止层包括一个或多个子层,
其中,所述蚀刻停止层包括由基于铝的绝缘材料、氧化铪、氧化锆或氧化钛制成的第一子层。
2.根据权利要求1所述的半导体器件,其中:
所述第一子层由氧化铝、铝的碳氧化物和铝的氮氧化物中的至少一种制成。
3.根据权利要求1所述的半导体器件,其中:
所述蚀刻停止层还包括由基于硅的绝缘材料制成的第二子层,
所述第一子层形成在所述第一金属布线层上,以及
所述第二子层形成在所述第一子层上。
4.根据权利要求1所述的半导体器件,其中:
所述蚀刻停止层还包括由基于硅的绝缘材料制成的第二子层,
所述第二子层形成在所述第一金属布线层上,以及
所述第一子层形成在所述第二子层上。
5.根据权利要求1所述的半导体器件,其中,所述蚀刻停止层由所述第一子层组成。
6.根据权利要求2所述的半导体器件,其中:
所述蚀刻停止层还包括:
由基于硅的绝缘材料制成的第二子层;以及
由氧化铝、铝的碳氧化物和铝的氮氧化物中的至少一种制成的第三子层,
所述第一子层形成在所述第一金属布线层上,
所述第二子层形成在所述第一子层上,以及
所述第三子层形成在所述第二子层上。
7.根据权利要求6所述的半导体器件,其中,所述第一子层和所述第三子层由不同的材料制成。
8.根据权利要求1所述的半导体器件,其中:
所述蚀刻停止层还包括:
由第一基于硅的绝缘材料制成的第二子层;以及
由不同于所述第一基于硅的绝缘材料的第二基于硅的绝缘材料制成的第三子层,
所述第一子层形成在所述第一金属布线层上,
所述第二子层形成在所述第一子层上,以及
所述第三子层形成在所述第二子层上。
9.一种用于制造半导体器件的方法,包括:
形成第一金属布线层;
在所述第一金属布线层上方形成蚀刻停止层;
在所述蚀刻停止层上形成层间绝缘层;
在所述层间绝缘层上形成掩模层;
通过蚀刻所述层间绝缘层形成开口;以及
在所述开口中形成第二金属层,其中:
所述蚀刻停止层包括由氧化铝、铝的碳氧化物和铝的氮氧化物中的至少一种制成的第一子层,
用于形成所述开口的所述蚀刻包括用于蚀刻所述层间绝缘层的第一蚀刻工艺和在所述第一蚀刻工艺之后的以暴露所述第一金属布线层的第二蚀刻工艺,以及
所述第一子层用作用于所述第一蚀刻工艺的蚀刻停止层。
10.一种用于制造半导体器件的方法,其包括:
形成第一金属布线层;
在所述第一金属布线层上方形成蚀刻停止层;
在所述蚀刻停止层上形成层间绝缘层;
在所述层间绝缘层上形成掩模层;
通过蚀刻所述层间绝缘层形成开口;以及
在所述开口中形成第二金属层,其中:
所述蚀刻停止层包括由氧化铝、铝的碳氧化物和铝的氮氧化物中的至少一种制成的第一子层和由基于硅的绝缘材料制成的第二子层,
用于形成所述开口的所述蚀刻包括用于蚀刻所述层间绝缘层的第一蚀刻工艺和在所述第一蚀刻工艺之后的以暴露所述第一金属布线层的第二蚀刻工艺,以及
所述第二子层用作用于所述第一蚀刻工艺的蚀刻停止层。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202111011878.1A CN113725152A (zh) | 2015-12-30 | 2016-12-05 | 半导体器件及其制造方法 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201562273366P | 2015-12-30 | 2015-12-30 | |
US62/273,366 | 2015-12-30 | ||
US15/063,358 US10211097B2 (en) | 2015-12-30 | 2016-03-07 | Semiconductor device and manufacturing method thereof |
US15/063,358 | 2016-03-07 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202111011878.1A Division CN113725152A (zh) | 2015-12-30 | 2016-12-05 | 半导体器件及其制造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN107039375A true CN107039375A (zh) | 2017-08-11 |
Family
ID=59226690
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202111011878.1A Pending CN113725152A (zh) | 2015-12-30 | 2016-12-05 | 半导体器件及其制造方法 |
CN201611105455.5A Pending CN107039375A (zh) | 2015-12-30 | 2016-12-05 | 半导体器件及其制造方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202111011878.1A Pending CN113725152A (zh) | 2015-12-30 | 2016-12-05 | 半导体器件及其制造方法 |
Country Status (3)
Country | Link |
---|---|
US (3) | US10211097B2 (zh) |
CN (2) | CN113725152A (zh) |
TW (1) | TWI628743B (zh) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110085586A (zh) * | 2018-01-25 | 2019-08-02 | 三星电子株式会社 | 半导体器件 |
CN112652523A (zh) * | 2020-12-21 | 2021-04-13 | 厦门市三安集成电路有限公司 | 一种半导体器件的背金工艺 |
CN114464599A (zh) * | 2022-04-12 | 2022-05-10 | 晶芯成(北京)科技有限公司 | 半导体结构及其形成方法 |
WO2023284097A1 (zh) * | 2021-07-12 | 2023-01-19 | 长鑫存储技术有限公司 | 一种半导体结构的形成方法 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102356754B1 (ko) * | 2017-08-02 | 2022-01-27 | 삼성전자주식회사 | 반도체 장치 |
US10727178B2 (en) | 2017-11-14 | 2020-07-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Via structure and methods thereof |
US10468297B1 (en) * | 2018-04-27 | 2019-11-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal-based etch-stop layer |
CN111293071A (zh) * | 2018-12-07 | 2020-06-16 | 武汉新芯集成电路制造有限公司 | 半导体器件制作方法以及半导体器件 |
KR20210004231A (ko) | 2019-07-03 | 2021-01-13 | 삼성전자주식회사 | 집적회로 소자 및 이의 제조 방법 |
KR20210018650A (ko) | 2019-08-07 | 2021-02-18 | 삼성전자주식회사 | 반도체 장치 |
US11139236B2 (en) * | 2019-08-22 | 2021-10-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor devices and methods of forming the same |
US11282742B2 (en) * | 2019-10-17 | 2022-03-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with multi-layer etch stop structure and method for forming the same |
US20220406656A1 (en) * | 2021-06-17 | 2022-12-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure and method for forming the same |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060068592A1 (en) * | 2004-09-29 | 2006-03-30 | Texas Instruments, Inc. | Method for etch-stop layer etching during damascene dielectric etching with low polymerization |
CN1767171A (zh) * | 2004-10-14 | 2006-05-03 | 三星电子株式会社 | 刻蚀停止结构及制造方法,以及半导体器件及制造方法 |
CN1790661A (zh) * | 2004-12-15 | 2006-06-21 | 台湾积体电路制造股份有限公司 | 半导体结构及其形成方法 |
US20070290347A1 (en) * | 2006-06-19 | 2007-12-20 | Texas Instruments Incorporated | Semiconductive device having resist poison aluminum oxide barrier and method of manufacture |
US20090194845A1 (en) * | 2008-01-31 | 2009-08-06 | Thomas Werner | Semiconductor device comprising a capacitor in the metallization system and a method of forming the capacitor |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7141500B2 (en) | 2003-06-05 | 2006-11-28 | American Air Liquide, Inc. | Methods for forming aluminum containing films utilizing amino aluminum precursors |
KR100587635B1 (ko) * | 2003-06-10 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조 방법 |
JP3808866B2 (ja) * | 2003-12-05 | 2006-08-16 | 株式会社東芝 | 半導体装置 |
KR100640662B1 (ko) * | 2005-08-06 | 2006-11-01 | 삼성전자주식회사 | 장벽금속 스페이서를 구비하는 반도체 소자 및 그 제조방법 |
US7858510B1 (en) | 2008-02-28 | 2010-12-28 | Novellus Systems, Inc. | Interfacial layers for electromigration resistance improvement in damascene interconnects |
KR20100051211A (ko) * | 2008-11-07 | 2010-05-17 | 주식회사 동부하이텍 | 이미지 센서의 금속배선 형성방법 |
US20100252930A1 (en) * | 2009-04-01 | 2010-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for Improving Performance of Etch Stop Layer |
US8759917B2 (en) * | 2010-01-04 | 2014-06-24 | Samsung Electronics Co., Ltd. | Thin-film transistor having etch stop multi-layer and method of manufacturing the same |
US8470708B2 (en) * | 2010-02-25 | 2013-06-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Double patterning strategy for contact hole and trench in photolithography |
US8853831B2 (en) * | 2012-03-29 | 2014-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure and method for forming the same |
CN103633015B (zh) * | 2012-08-23 | 2016-05-11 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
US8896030B2 (en) * | 2012-09-07 | 2014-11-25 | Intel Corporation | Integrated circuits with selective gate electrode recess |
CN104051256B (zh) * | 2013-03-14 | 2018-04-17 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
US9236299B2 (en) | 2014-03-07 | 2016-01-12 | Globalfoundries Inc. | Methods of forming a metal cap layer on copper-based conductive structures on an integrated circuit device |
KR102462134B1 (ko) * | 2015-05-19 | 2022-11-02 | 삼성전자주식회사 | 배선 구조물, 배선 구조물 형성 방법, 반도체 장치 및 반도체 장치의 제조 방법 |
US9711345B2 (en) * | 2015-08-25 | 2017-07-18 | Asm Ip Holding B.V. | Method for forming aluminum nitride-based film by PEALD |
US9633896B1 (en) * | 2015-10-09 | 2017-04-25 | Lam Research Corporation | Methods for formation of low-k aluminum-containing etch stop films |
-
2016
- 2016-03-07 US US15/063,358 patent/US10211097B2/en active Active
- 2016-11-25 TW TW105138811A patent/TWI628743B/zh active
- 2016-12-05 CN CN202111011878.1A patent/CN113725152A/zh active Pending
- 2016-12-05 CN CN201611105455.5A patent/CN107039375A/zh active Pending
-
2018
- 2018-07-30 US US16/049,187 patent/US10867847B2/en active Active
-
2020
- 2020-12-14 US US17/121,661 patent/US11450566B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060068592A1 (en) * | 2004-09-29 | 2006-03-30 | Texas Instruments, Inc. | Method for etch-stop layer etching during damascene dielectric etching with low polymerization |
CN1767171A (zh) * | 2004-10-14 | 2006-05-03 | 三星电子株式会社 | 刻蚀停止结构及制造方法,以及半导体器件及制造方法 |
CN1790661A (zh) * | 2004-12-15 | 2006-06-21 | 台湾积体电路制造股份有限公司 | 半导体结构及其形成方法 |
US20070290347A1 (en) * | 2006-06-19 | 2007-12-20 | Texas Instruments Incorporated | Semiconductive device having resist poison aluminum oxide barrier and method of manufacture |
US20090194845A1 (en) * | 2008-01-31 | 2009-08-06 | Thomas Werner | Semiconductor device comprising a capacitor in the metallization system and a method of forming the capacitor |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110085586A (zh) * | 2018-01-25 | 2019-08-02 | 三星电子株式会社 | 半导体器件 |
US11948888B2 (en) | 2018-01-25 | 2024-04-02 | Samsung Electronics Co., Ltd. | Semiconductor device |
CN112652523A (zh) * | 2020-12-21 | 2021-04-13 | 厦门市三安集成电路有限公司 | 一种半导体器件的背金工艺 |
WO2023284097A1 (zh) * | 2021-07-12 | 2023-01-19 | 长鑫存储技术有限公司 | 一种半导体结构的形成方法 |
CN114464599A (zh) * | 2022-04-12 | 2022-05-10 | 晶芯成(北京)科技有限公司 | 半导体结构及其形成方法 |
CN114464599B (zh) * | 2022-04-12 | 2022-06-17 | 晶芯成(北京)科技有限公司 | 半导体结构及其形成方法 |
Also Published As
Publication number | Publication date |
---|---|
TWI628743B (zh) | 2018-07-01 |
US20180350669A1 (en) | 2018-12-06 |
US11450566B2 (en) | 2022-09-20 |
US10867847B2 (en) | 2020-12-15 |
US20210134666A1 (en) | 2021-05-06 |
US20170194242A1 (en) | 2017-07-06 |
CN113725152A (zh) | 2021-11-30 |
TW201735253A (zh) | 2017-10-01 |
US10211097B2 (en) | 2019-02-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN107039375A (zh) | 半导体器件及其制造方法 | |
CN105321927B (zh) | 用于先进互连应用的混合铜结构 | |
TWI579998B (zh) | 半導體裝置與其形成方法 | |
CN105870102B (zh) | 镶嵌结构的结构和形成方法 | |
US9142505B2 (en) | Method and apparatus for back end of line semiconductor device processing | |
CN107658289A (zh) | 半导体器件及其制造方法 | |
CN105529321A (zh) | 集成电路中的蚀刻停止层 | |
US9947655B2 (en) | 3D bonded semiconductor structure with an embedded capacitor | |
US9633941B2 (en) | Semiconductor device structure and method for forming the same | |
CN107424954A (zh) | 半导体结构的制造方法 | |
WO2007078011A1 (ja) | 多層配線の製造方法と多層配線構造 | |
JP4578332B2 (ja) | 半導体装置およびその製造方法 | |
JP2011003883A (ja) | 半導体装置の製造方法 | |
US20120193793A1 (en) | Semiconductor device and method of fabricating the same | |
US7755202B2 (en) | Semiconductor device and method of fabricating the same | |
CN104425444B (zh) | 半导体器件及其制造方法 | |
US20160133572A1 (en) | Methods of forming a protective layer on an insulating layer for protection during formation of conductive structures | |
US8772164B2 (en) | Method for forming interconnection pattern and semiconductor device | |
KR20160098502A (ko) | 진보된 배선들을 위한 유전체 캡핑 배리어로서의 금속-함유 필름들 | |
US11127683B2 (en) | Semiconductor structure with substantially straight contact profile | |
US20090200674A1 (en) | Structure and method of forming transitional contacts between wide and thin beol wirings | |
JP5213897B2 (ja) | 半導体装置の製造方法 | |
US9887132B2 (en) | Method for forming semiconductor structure | |
US9484252B2 (en) | Integrated circuits including selectively deposited metal capping layers on copper lines and methods for fabricating the same | |
JP2009193976A (ja) | 多層配線基板の製造方法および多層配線基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20170811 |
|
RJ01 | Rejection of invention patent application after publication |