CN114464599B - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明提供了一种半导体结构及其形成方法，所述半导体结构包括：基底；位于基底上的金属层；以及位于所述金属层上的刻蚀停止层，所述刻蚀停止层包含依次层叠设置的金属氮化物层、绝缘层与金属氧化物层，金属氮化物层与金属层的粘附性比较好，而金属氧化物层起到刻蚀停止的作用，使得刻蚀可有效停止于所述金属层之前，避免所述金属层过刻蚀而裸露，或者刻蚀不足而组件失效，从而提高半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断减小，集成电路内部的电路密度越来越大，导致线路上的电阻电容延迟(RC-Delay) 效应也越来越大。不论是金属层材质、金属层间距或是金属层间介电材质都影响着电阻及电容值，使得信号越来越难以快速传递, 同时也会影响到晶体管的开关速率, 产品本身操作频率(frequency)无法提升。
降低互连结构中介质层材料的k值是有效降低RC延迟效应的方法，然而现有互连结构因为低k介质层的k值无法再降低，电阻电容值面临极限。而通过制作不同尺寸的通孔（Via）的方式去降低电阻电容值又容易导致刻蚀停止层无法有效抵挡刻蚀，会造成下层金属层过刻蚀而裸露，或者刻蚀不足而组件失效，最终影响半导体器件的性能。
发明内容
本发明的目的在于提供一种半导体结构及其形成方法，提高刻蚀阻挡层的阻挡作用，提高半导体器件的性能，提升产品的操作频率。
为解决上述技术问题，本发明提供一种半导体结构，包括：
基底；
位于基底上的金属层；以及，
位于所述金属层上的刻蚀停止层，所述刻蚀停止层包含依次层叠设置的金属氮化物层、绝缘层与金属氧化物层。
可选的，所述金属氮化物层与所述金属氧化物层中的金属均包含铝、银或金。
可选的，所述金属氮化物层的材质包含氮化铝，所述金属氧化物层的材质包含氧化铝。
可选的，所述绝缘层的材质包含碳氧化硅。
可选的，所述半导体结构还包括：
位于所述刻蚀停止层上的介质层；
位于所述介质层内的多个通孔，其中至少一个所述通孔贯穿所述介质层与所述刻蚀停止层并暴露出所述金属层，至少一个所述通孔位于所述介质层内且未暴露出所述刻蚀停止层；以及，
位于所述通孔内的金属插塞。
可选的，所述金属氮化物层、所述绝缘层与所述金属氧化物层构成第一电容，所述金属氧化物层、所述介质层与所述金属插塞构成第二电容，所述第一电容与所述第二电容串联。
可选的，所述刻蚀停止层的厚度不大于35nm。
可选的，所述金属氮化物层的厚度介于2nm~10nm之间，所述绝缘层的厚度介于5nm~15nm之间，所述金属氧化物层的厚度介于2nm~10nm之间。
相应的，本发明还提供一种半导体结构的形成方法，包括以下步骤：
提供一基底；
在所述基底上形成金属层；
在所述金属层上形成刻蚀停止层，所述刻蚀停止层包括依次层叠设置的金属氮化物层、绝缘层与金属氧化物层。
可选的，所述金属氮化物层的材质包含氮化铝，所述绝缘层的材质包含碳氧化硅，所述金属氧化物层的材质包含氧化铝。
在本发明提供的半导体结构及其形成方法中，刻蚀停止层包含依次层叠设置的金属氮化物层、绝缘层与金属氧化物层，金属氮化物层与金属层的粘附性比较好，而金属氧化物层起到刻蚀停止的作用，使得刻蚀可有效停止于所述金属层之前，避免所述金属层过刻蚀而裸露，或者刻蚀不足而组件失效，从而提高半导体结构的性能。
另外，所述金属氮化物层、所述绝缘层与所述金属氧化物层构成第一电容，所述金属氧化物层、所述介质层与所述金属插塞构成第二电容，所述第一电容与所述第二电容串联，使得整体电容值下降，从而降低RC延迟效应，提升产品的操作频率。
附图说明
本领域的普通技术人员应当理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。
图1是本发明一实施例提供的半导体结构的结构示意图；
图2是本发明提供的半导体结构与现有技术中的半导体结构的电容值比较示意图。
图3是本发明一实施例提供的半导体结构的形成方法的流程图。
附图标记说明：10-基底；20-金属层；30-刻蚀停止层；31-金属氮化硅层；32-绝缘层；33-金属氧化物层；40-介质层；50-通孔；60-金属插塞。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
图1是本发明一实施例提供的半导体结构的结构示意图。请参考图1 所示，本发明提供一种半导体结构，包括：基底10；位于所述基底10上的金属层20；以及，位于所述金属层20上的刻蚀停止层30，所述刻蚀停止层30包含依次层叠设置的金属氮化物层31、绝缘层32与金属氧化物层33。
本实施例中，所述基底10为硅基底。在其他实施例中，所述基底10还可以是锗基底、锗硅基底、碳化硅基底、绝缘体上硅基底或绝缘体上锗基底等半导体基底。所述基底10上还可以形成其他结构，例如：PMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等半导体器件。
所述金属层20的材质包含但不限于铜。所述金属氮化物层31中的金属包含铝、银或金，所述金属氧化物层33中的金属也包含铝、银或金，所述金属氮化物层31与所述金属氧化物层33中包含的金属可以相同也可以不相同。
所述金属氮化物层31与所述金属层20的粘附性比较好，从而能够提高绝缘层32与所述金属层20的粘附性。而金属氧化物层33主要起到刻蚀停止的作用，用来停止后续通孔的刻蚀，或者用来停止后续不同尺寸的通孔的刻蚀，使得刻蚀能够有效停止于所述金属层20之前，避免所述金属层20过刻蚀而裸露，或者刻蚀不足而组件失效，以此提高半导体结构的性能。
所述绝缘层32的作用在于：与所述金属氮化物层31和所述金属氧化物层33组成MIM（metal-insulator-metal，金属-绝缘层-金属）电容，后续再进行说明。
本实施例中，所述金属氮化物层31的材质包含氮化铝，所述金属氧化物层33的材质包含氧化铝，所述绝缘层32的材质包含碳氧化硅。
请继续参考图1所示，所述半导体结构还包括：位于所述刻蚀停止层30上的介质层40；位于所述介质层40上的多个通孔，其中至少一个所述通孔贯穿所述介质层40与所述刻蚀停止层30并暴露出所述金属层20，至少一个所述通孔位于所述介质层40内且未暴露出所述刻蚀停止层30；以及，位于所述通孔内的金属插塞。多个所述通孔的尺寸（即横截面积）可以不同，也可以相同。图1中仅示出了未暴露出所述刻蚀停止层30的通孔50，所述通孔50位于所述介质层40内，所述通孔50内填充有金属材料形成金属插塞60。
贯穿所述介质层40与所述刻蚀停止层30并暴露出所述金属层20的通孔，其内填充有金属材料形成的金属插塞，连接所述金属层20与后续所述介质层40顶部形成的金属层形成互连结构。而图1所示的所述金属插塞60与所述介质层40、所述金属氧化物层33构成电容。
具体的，所述金属氮化物层31、所述绝缘层32与所述金属氧化物层33构成第一电容，所述金属氧化物层33、所述介质层40与所述金属插塞60构成第二电容，所述第一电容与所述第二电容串联，使得半导体结构的整体电容值下降，从而降低RC延迟效应，提升产品的操作频率。
本实施例中，所述介质层40为超低介电常数的介质层，例如介电常数介于2.4~2.7之间。所述金属插塞60的材质包含但不限于铜。
所述刻蚀停止层30的厚度如果过厚，会使得所述刻蚀停止层30的总k值增大，对器件性能不利；而如果过薄，又会使其对后面进行的刻蚀工艺的保护力度不够（使刻蚀工艺窗口过小），导致刻蚀结果不理想。本实施例中，所述刻蚀停止层30的厚度不大于35nm。但不限于此，在其他实施例中，所述刻蚀停止层30也可以是其他的厚度范围。本实施例中，所述金属氮化物层31的厚度介于2nm~10nm之间，所述绝缘层32的厚度介于5nm~15nm之间，所述金属氧化物层33的厚度介于2nm~10nm之间。
图2是本发明提供的半导体结构与现有技术中的半导体结构的电容值比较示意图。如图2所示，横坐标代表氧化铝的厚度，单位是埃，纵坐标代表半导体结构的总电容，单位是fF/um。实线代表的本发明提供的半导体结构，虚线代表的是现有技术中的半导体结构，以现有技术中的半导体结构采用氧化铝作为刻蚀阻挡层为例进行比较，因此横坐标是氧化铝的厚度。从图2可以看出，本发明提供的半导体结构的电容要小于现有技术中的半导体结构的电容。并且，从图2还可以看出，对于现有技术的半导体结构，随着氧化铝厚度的变化，总电容并没有发生改变。而对于本发明提供的半导体结构，开始随着所述氧化铝厚度的增加，总电容随之增加，当所述氧化铝的厚度增加到130埃之后，随着厚度的增加，总电容减小，因而可以根据实际的需求来确定本发明中所述氧化铝的厚度。
本发明提供的半导体结构中，所述刻蚀停止层30包含依次层叠设置的所述金属氮化物层31、所述绝缘层32与所述金属氧化物层33，所述金属氮化物层31与所述金属层20的粘附性比较好，而所述金属氧化物层33起到刻蚀停止的作用，使得刻蚀可有效停止于所述金属层20之前，避免所述金属层20过刻蚀而裸露，或者刻蚀不足而组件失效，从而提高半导体结构的性能。
另外，所述金属氮化物层31、所述绝缘层32与所述金属氧化物层33构成第一电容，所述金属氧化物层33、所述介质层40与所述金属插塞60构成第二电容，所述第一电容与所述第二电容串联，使得整体电容值下降，从而降低RC延迟效应，提升产品的操作频率。
相应的，本发明还提供一种半导体结构的形成方法，用于形成如上所述的半导体结构。
图3是本发明一实施例提供的半导体结构的形成方法的流程图。如图3所示，所述半导体结构的形成方法包括以下步骤：
S1：提供一基底；
S2：在所述基底上形成金属层；
S3：在所述金属层上形成刻蚀停止层，所述刻蚀停止层包括依次层叠设置的金属氮化物层、绝缘层与金属氧化物层。
接下来，将结合图3与图1对本发明一实施例所提供的半导体结构的形成方法进行详细说明。
在步骤S1中，提供一基底10。本实施例中所述基底10为硅基底。在其他实施例中，所述基底10还可以是锗基底、锗硅基底、碳化硅基底、绝缘体上硅基底或绝缘体上锗基底等半导体基底。在所述基底10上还可以形成其他结构，例如：PMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等半导体结构。在所述基底10上可以完成半导体制作工艺的前段工艺制程。
在步骤S2中，在所述基底10上形成金属层20。
所述金属层20的材质包含但不限于铜，形成铜的步骤可包括形成铜籽晶层的步骤和填充铜的步骤。可采用物理气相沉积或化学气相沉积来形成铜籽晶层，可采用化学气相沉积、电镀或类似方法来实现铜的填充。
在步骤S3中，在所述金属层20上形成刻蚀停止层30，所述刻蚀停止层30包括依次层叠设置的金属氮化物层31、绝缘层32与金属氧化物层33。
本实施例中，所述金属氮化物层31的材质包含但不限于氮化铝，可以采用物理气相沉积法（Physical Vapor Deposition，PVD）或化学气相沉积法（Chemical VaporDeposition，CVD）形成，例如采用金属有机物化学气相沉积法（Metal-organic ChemicalVapor Deposition，MOCVD）形成。所述绝缘层32的材质包含但不限于碳氧化硅(SiOC，ODC)，可以采用化学气相沉积法形成，例如采用等离子体增强化学气相沉积法(Plasma EnhancedCVD，PECVD)形成。所述金属氧化物33的材质包含但不限于氧化铝，可以采用物理气相沉积法或化学气相沉积法形成，例如采用金属有机物化学气相沉积法形成。
所述刻蚀停止层30的厚度不大于35nm。所述金属氮化物层的厚度介于2nm~10nm之间，所述绝缘层的厚度介于5nm~15nm之间，所述金属氧化物层的厚度介于2nm~10nm之间。
所述半导体结构的形成方法还包括：在所述刻蚀停止层30上形成介质层40。所述介质层40的材料为超低k介电材料，例如介电常数介于2.4~2.7之间。可以采用化学气相沉积法形成。所述介质层40的厚度介于170nm~220nm之间。
接着，在所述介质层40内形成多个通孔。具体的，可以在所述介质层40上形成掩膜层，例如形成碳化硅层（未图示）与氮化钛层（未图示），所述碳化硅层的厚度介于8nm~15nm，所述氮化钛层的厚度介于15nm~25nm。所述氮化钛层作为掩膜层，所述碳化硅层用于增加所述介质层40与所述氮化钛层的粘附性。可以采用化学气相沉积法形成所述碳化硅层与所述氮化钛层。
接着，在所述氮化钛层上形成光刻胶层，对所述光刻胶层进行曝光与显影，形成图形化的光刻胶层，以所述图形化的光刻胶层为掩膜，对所述氮化钛层进行刻蚀，形成图形化的氮化钛层，通过灰化工艺去除所述图形化的光刻胶层。然后，以所述图形化的氮化钛层为掩膜，刻蚀所述碳化硅层与所述介质层40，以在所述介质层40内形成多个通孔。
其中，至少一个所述通孔贯穿所述碳化硅层、所述介质层40与所述刻蚀停止层30并暴露出所述金属层20，至少一个所述通孔位于所述介质层40内且未暴露出所述刻蚀停止层30。多个所述通孔的尺寸（即横截面积）可以不同，也可以相同。在所述通孔尺寸不同的情况下，所述金属氧化物层33能够使得刻蚀有效停止于所述金属层20之前，避免所述金属层20过刻蚀而裸露，或者刻蚀不足而组件失效，提高了半导体结构的性能。
最后，还包括在所述通孔内填充金属材料形成金属插塞。所述金属插塞的材质包含但不限于铜，可以采用电镀的方式形成。
贯穿所述介质层40与所述刻蚀停止层30并暴露出所述金属层20的通孔，其内填充有金属材料形成金属插塞，该金属插塞连接所述金属层20与后续所述介质层40顶部形成的金属层形成互连结构。而图1所示的所述金属插塞60与所述介质层40、所述金属氧化物层33构成电容。
所述金属氮化物层31、所述绝缘层32与所述金属氧化物层33构成第一电容，所述金属氧化物层33、所述介质层40与所述金属插塞构成第二电容，所述第一电容与所述第二电容串联，使得整体电容值下降，从而降低RC延迟效应，提升产品的操作频率。
综上所述，在本发明提供的半导体结构及其形成方法中，刻蚀停止层包含依次层叠设置的金属氮化物层、绝缘层与金属氧化物层，金属氮化物层与金属层的粘附性比较好，而金属氧化物层起到刻蚀停止的作用，使得刻蚀可有效停止于所述金属层之前，避免所述金属层过刻蚀而裸露，或者刻蚀不足而组件失效，从而提高半导体结构的性能。
另外，所述金属氮化物层、所述绝缘层与所述金属氧化物层构成第一电容，所述金属氧化物层、所述介质层与所述金属插塞构成第二电容，所述第一电容与所述第二电容串联，使得整体电容值下降，从而降低RC延迟效应，提升产品的操作频率。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (8)

1.一种半导体结构，其特征在于，包括：
基底；
位于基底上的金属层；
位于所述金属层上的刻蚀停止层，所述刻蚀停止层包含依次层叠设置的金属氮化物层、绝缘层与金属氧化物层；
位于所述刻蚀停止层上的介质层；
位于所述介质层内的多个通孔，其中至少一个所述通孔贯穿所述介质层与所述刻蚀停止层并暴露出所述金属层，至少一个所述通孔位于所述介质层内且未暴露出所述刻蚀停止层；以及，
位于所述通孔内的金属插塞；
其中，所述金属氮化物层、所述绝缘层与所述金属氧化物层构成第一电容，所述金属氧化物层、所述介质层与所述金属插塞构成第二电容，所述第一电容与所述第二电容串联。
2.如权利要求1所述的半导体结构，其特征在于，所述金属氮化物层与所述金属氧化物层中的金属均包含铝、银或金。
3.如权利要求2所述的半导体结构，其特征在于，所述金属氮化物层的材质包含氮化铝，所述金属氧化物层的材质包含氧化铝。
4.如权利要求1所述的半导体结构，其特征在于，所述绝缘层的材质包含碳氧化硅。
5.如权利要求1所述的半导体结构，其特征在于，所述刻蚀停止层的厚度不大于35nm。
6.如权利要求1所述的半导体结构，其特征在于，所述金属氮化物层的厚度介于2nm~10nm之间，所述绝缘层的厚度介于5nm~15nm之间，所述金属氧化物层的厚度介于2nm~10nm之间。
7.一种半导体结构的形成方法，其特征在于，包括以下步骤：
提供一基底；
在所述基底上形成金属层；
在所述金属层上形成刻蚀停止层，所述刻蚀停止层包括依次层叠设置的金属氮化物层、绝缘层与金属氧化物层；
在所述刻蚀停止层上形成介质层，在所述介质层内形成多个通孔，其中至少一个所述通孔贯穿所述介质层与所述刻蚀停止层并暴露出所述金属层，至少一个所述通孔位于所述介质层内且未暴露出所述刻蚀停止层；以及，
在所述通孔内填充金属材料形成金属插塞；
其中，所述金属氮化物层、所述绝缘层与所述金属氧化物层构成第一电容，所述金属氧化物层、所述介质层与所述金属插塞构成第二电容，所述第一电容与所述第二电容串联。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述金属氮化物层的材质包含氮化铝，所述绝缘层的材质包含碳氧化硅，所述金属氧化物层的材质包含氧化铝。
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