CN111293071A - 半导体器件制作方法以及半导体器件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 238000002955 isolation Methods 0.000 claims abstract description 178
- 239000002184 metal Substances 0.000 claims abstract description 93
- 229910052751 metal Inorganic materials 0.000 claims abstract description 93
- 238000005530 etching Methods 0.000 claims abstract description 83
- 238000000034 method Methods 0.000 claims abstract description 34
- 230000008569 process Effects 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims description 41
- 238000002161 passivation Methods 0.000 claims description 20
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 abstract description 387
- 230000007547 defect Effects 0.000 abstract description 11
- 238000004891 communication Methods 0.000 abstract description 4
- 230000003139 buffering effect Effects 0.000 abstract description 2
- 239000011241 protective layer Substances 0.000 abstract description 2
- 230000009286 beneficial effect Effects 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 53
- 239000007789 gas Substances 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明提供一种半导体器件制作方法以及半导体器件。在该半导体器件中，隔离层位于第一金属层的表面，包括依次层叠的第一隔离层、第二隔离层、第三隔离层，第一子开孔贯穿第三隔离层和第二隔离层并停止于第一隔离层。该隔离层作为第一金属层的保护层，同时还作为形成第一子开孔刻蚀的终止层，使金属层得到有效保护不易被破坏。进一步的，第一隔离层的厚度可以做薄，有利于减少金属层凸起缺陷；第二隔离层位于第一隔离层的表面，可起缓冲作用，防止应力过大造成的断裂。形成第一子开孔过程中通过三个步骤，不同刻蚀选择比的逐层刻蚀，使第一子开孔(深孔)底部的第一隔离层的表面平整，避免残渣缺陷，进而避免影响TSV连通孔的接触电阻。
Description
技术领域
本发明属于集成电路制造技术领域，具体涉及半导体器件制作方法以及半导体器件。
背景技术
TSV(Through Silicon Via，硅通孔)技术是通过在芯片与芯片之间，晶圆和晶圆之间制造垂直导通，实现芯片之间互连的新技术，其能在三维方向使得堆叠密度更大。
上下键合的两晶圆利用TSV技术形成位于上晶圆金属层上方的第一开孔和位于下晶圆金属层上方的第二开孔，通常下晶圆金属层的表面形成有刻蚀终止层，第二开孔(深孔)贯穿了上晶圆和部分下晶圆并停止在刻蚀终止层上，通常刻蚀终止层采用单层氮化硅膜。
刻蚀终止层较薄时，在刻蚀形成第二开孔的过程中，下晶圆金属层表面的刻蚀终止层被消耗变得更薄，当薄到一定程度时会因为应力过大导致断裂，从而使下晶圆金属层得不到保护，进而下晶圆金属层被后续的清洗工序破坏造成铜扩散。
刻蚀终止层较厚时，较厚的刻蚀终止层在沉积的过程中易使下晶圆金属层热膨胀，造成下晶圆金属层局部凸起，相应凸起部位表面的刻蚀终止层也局部凸起，造成凸起缺陷，刻蚀第二开孔的过程中，凸起的下晶圆金属层和刻蚀终止层被刻蚀掉，导致暴露出的金属层得不到保护受损，进而影响下晶圆性能；另一方面，形成第二开孔(深孔)的刻蚀工艺中，由于微观负载效应，导致整体刻蚀深度的不均匀，表现为第二开孔(深孔)底部的刻蚀终止层的表面不平整，易形成中间厚两边薄的不规则形貌，中间过厚的刻蚀终止层在后续工艺很难被去除形成残渣缺陷，进而影响TSV连通孔的接触电阻。
发明内容
本发明的目的在于使金属层得到有效保护不易被破坏；
本发明的另一目的在于减少金属层凸起缺陷；
本发明的另一目的在于减少应力过大造成的断裂；
本发明的又一目的在于使第一子开孔(深孔)底部表面平整，避免残渣缺陷，进而避免影响TSV连通孔的接触电阻。
为解决上述技术问题，本发明提供半导体器件制作方法，包括：
提供第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底的表面的第一介质层第一部分、嵌设于所述第一介质层第一部分中的第一金属层；
形成隔离层，所述隔离层位于所述第一金属层和所述第一介质层第一部分的表面，所述隔离层包括依次层叠的第一隔离层、第二隔离层、第三隔离层；
形成第一介质层第二部分，所述第一介质层第二部分位于所述第三隔离层的表面；
提供第二晶圆，所述第二晶圆包括第二衬底、位于所述第二衬底表面的第二介质层、嵌设于所述第二介质层中的第二金属层，所述第二介质层面向所述第一介质层第二部分键合；以及，
形成第一子开孔，所述第一子开孔贯穿所述第二晶圆、第一介质层第二部分、第三隔离层和第二隔离层并停止于所述第一隔离层，所述第一子开孔位于所述第一金属层的上方；以及，
形成第二子开孔，所述第二子开孔贯穿所述第一隔离层并暴露出所述第一金属层，所述第二子开孔与所述第一子开孔连通。
进一步的，形成第一子开孔的过程包括：
执行第一刻蚀阶段，以使所述第一子开孔贯穿所述第二晶圆和部分预设厚度的所述第一介质层第二部分；以及，
执行第二刻蚀阶段，以所述第一子开孔贯穿剩余厚度的所述第一介质层第二部分、第三隔离层和第二隔离层并停止于所述第一隔离层。
进一步的，所述第二刻蚀阶段包括：
执行第一子步骤，刻蚀去除所述第一子开孔下方的剩余厚度的所述第一介质层第二部分并停止在所述第三隔离层上，其中，第一子步骤所采用的气体对第一介质层第二部分与第三隔离层的刻蚀选择比大于8：1；
执行第二子步骤，刻蚀去除所述第一子开孔下方的第三隔离层并停止在所述第二隔离层上，其中，第二子步骤所采用的刻蚀气体对第三隔离层与第二隔离层的刻蚀选择比大于16：1；以及
执行第三子步骤，刻蚀去除所述第一子开孔下方的所述第二隔离层并停止在所述第一隔离层上，其中，第三子步骤所采用的刻蚀气体对第二隔离层与第一隔离层的刻蚀选择比大于8：1。
进一步的，所述第一隔离层的厚度为400埃～1600埃，所述第二隔离层的厚度为3000埃～5000埃，所述第三隔离层的厚度为2000埃～5000埃。
进一步的，所述第一隔离层和所述第三隔离层为氮化硅层，所述第二隔离层为氧化硅层。
进一步的，所述第二衬底的背面形成有第二钝化层。
进一步的，提供第二晶圆之后，形成第一子开孔之前还包括：
形成开口，所述开口贯穿所述第二钝化层、第二衬底和部分厚度的第二介质层，所述开口位于所述第二金属层的上方。
进一步的，形成开口之后还包括：
形成浅沟槽，所述浅沟槽贯穿部分厚度的所述第二钝化层并分别与所述开口和第一子开孔连通；
执行干法刻蚀工艺，去除开口底部的第二介质层并暴露出第二金属层，同时去除第一子开孔底部的第一隔离层并暴露出第一金属层，形成所述第二子开孔；以及，
形成互连层，所述互连层通过所述浅沟槽、开口、第一子开孔以及第二子开孔与所述第一金属层和第二金属层电连接。
本发明还提供了一种半导体器件，包括：
第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底的表面的第一介质层第一部分、嵌设于所述第一介质层第一部分中的第一金属层、位于所述第一金属层和所述第一介质层第一部分的表面的隔离层，以及位于所述隔离层表面的第一介质层第二部分；其中，所述隔离层包括依次层叠的第一隔离层、第二隔离层、第三隔离层；
第二晶圆，所述第二晶圆包括第二衬底、位于所述第二衬底的正面的第二介质层、嵌设于所述第二介质层中的第二金属层，所述第二介质层面向所述第一介质层第二部分键合；
开口，所述开口贯穿所述第二衬底和部分厚度的第二介质层，所述开口位于所述第二金属层的上方；
第一子开孔，所述第一子开孔贯穿所述第二晶圆、第一介质层第二部分、第三隔离层和第二隔离层并停止于所述第一隔离层；
第二子开孔，所述第二子开孔贯穿所述第一隔离层并与所述第一子开孔连通，且暴露出所述第一金属层；以及，
互连层，所述互连层通过所述开口、第一子开孔和第二子开孔与所述第一金属层和第二金属层电连接。
进一步的，所述第一隔离层的厚度为400埃～1600埃，所述第二隔离层的厚度为3000埃～5000埃，所述第三隔离层的厚度为2000～5000A。
本发明提供了一种半导体器件制作方法，所述隔离层位于所述第一金属层的表面，所述隔离层包括依次层叠的第一隔离层、第二隔离层、第三隔离层，所述第一子开孔贯穿所述第三隔离层和第二隔离层并停止于所述第一隔离层，所述第一子开孔位于所述第一金属层的上方；所述隔离层为复合多层，所述隔离层作为第一金属层的保护层，同时作为形成第一子开孔刻蚀过程中的终止层，使第一金属层得到有效保护不易被破坏。
进一步的，第一隔离层的厚度做薄，减少金属层凸起缺陷；第二隔离层位于第一隔离层的表面，起缓冲保护作用，防止第一隔离层应力过大造成的断裂，进而有效防止金属层的金属扩散。
进一步的，形成第一子开孔过程中的第二刻蚀阶段通过三个步骤，不同刻蚀选择比的逐层刻蚀，使第一子开孔(深孔)底部的第一隔离层的表面平整，避免残渣缺陷，进而避免影响TSV连通孔的接触电阻。
附图说明
图1为本发明一实施例的半导体器件制作方法的流程示意图；
图2～13为本发明一实施例的半导体器件制作方法的各步骤示意图；
其中，附图标记如下：
10-第一晶圆；
101-第一衬底；102-第一介质层第一部分；103-第一金属层；104-隔离层；104a-第一隔离层；104b-第二隔离层；104c-第三隔离层；105-第一介质层第二部分；106-第一钝化层；
20-第二晶圆；
201-第二衬底；202-第二介质层；202a-第二介质层第一部分；202b-第二介质层第二部分；203-第二金属层；204-第二刻蚀停止层；205-第二钝化层；
30-键合界面；
41-开口；51-第一子开孔；51’-第二子开孔；61-浅沟槽；
71-互连层。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体器件制作方法以及半导体器件作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明实施例提供一种半导体器件制作方法，如图1所示，包括：提供第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底的表面的第一介质层第一部分、嵌设于所述第一介质层第一部分中的第一金属层；
形成隔离层，所述隔离层位于所述第一金属层和所述第一介质层第一部分的表面，所述隔离层包括依次层叠的第一隔离层、第二隔离层、第三隔离层；
形成第一介质层第二部分，所述第一介质层第二部分位于所述第三隔离层的表面；
提供第二晶圆，所述第二晶圆包括第二衬底、位于所述第二衬底表面的第二介质层、嵌设于所述第二介质层中的第二金属层，所述第二介质层面向所述第一介质层第二部分键合；以及，
形成第一子开孔，所述第一子开孔贯穿所述第二晶圆、第一介质层第二部分、第三隔离层和第二隔离层并停止于所述第一隔离层；以及，
形成第二子开孔，所述第二子开孔贯穿所述第一隔离层并暴露出所述第一金属层，所述第二子开孔与所述第一子开孔连通。
以下结合图2至图13详细描述本发明实施例的制作方法。
如图2所示，提供第一晶圆10，所述第一晶圆10包括第一衬底101、位于所述第一衬底101的表面的第一介质层第一部分102、嵌设于所述第一介质层第一部分102中的第一金属层103；
如图3所示，形成隔离层104，所述隔离层104位于所述第一金属层103和所述第一介质层第一部分102的表面，所述隔离层104包括依次层叠的第一隔离层104a、第二隔离层104b、第三隔离层104c；
所述第一隔离层104a位于所述第一金属层103和所述第一介质层第一部分102的表面，所述第一隔离层104a用于隔离并保护第一金属层103，所述第一隔离层104a设计较薄，使其下方的第一金属层103不容易热膨胀，进而避免了凸起缺陷。优选的，第一隔离层104a的厚度为400埃～1600埃。
所述第二隔离层104b位于所述第一隔离层104a的表面，所述第二隔离层104b的厚度大于所述第一隔离层104a的厚度，例如为3000埃～5000埃。所述第二隔离层104b用作刻蚀所述第三隔离层104c的终止层，同时也是第一隔离层104a的保护层，防止刻蚀所述第三隔离层104c之后由于所述第一隔离层104a应力过大造成的断裂，起到缓冲保护的作用，进而防止第一隔离层104a断裂引起的金属扩散。
如图3和图8所示，所述第三隔离层104c例如为氮化硅层，设置较厚，例如为2000～5000A，在后续形成第一子开孔51的过程中，利用刻蚀第一介质层第二部分105(例如为氧化硅层)较快，刻蚀所述第三隔离层104c(例如为氮化硅层)较慢的特点，增加刻蚀停留在所述第三隔离层104c上的时间，以使所述第三隔离层104c以上的各层刻蚀充分，从而降低所述第三隔离层104c以上各层叠加厚度的波动对于深孔刻蚀的影响。
优选的，所述第一隔离层为氮化硅层，所述第二隔离层为氧化硅层，所述第三隔离层为氮化硅层。
如图4所示，形成第一介质层第二部分105，所述第一介质层第二部分105位于所述隔离层104的表面；
如图5所示，提供第二晶圆20，所述第二晶圆20包括第二衬底201、位于所述第二衬底201的正面的第二介质层202、嵌设于所述第二介质层202中的第二金属层203和位于所述第二衬底201的背面的第二钝化层205；所述第二介质层202面向所述第一介质层第二部分105键合，形成键合界面30；
优选的，所述第二介质层202包括第二介质层第一部分202a和第二介质层第二部分202b，所述第二金属层203嵌设于所述第二介质层第一部分202a和第二介质层第二部分202b之间；
进一步的，所述第二晶圆20还包括第二刻蚀停止层204，所述第二刻蚀停止层204位于所述第二介质层第一部分202a和第二介质层第二部分202b之间。
优选的，键合之后，对第一晶圆10和/或第一晶圆20进行减薄，以减小器件的厚度，一方面减薄后易于形成开口41，另一方面减少键合后晶圆整体的厚度利于晶圆的高度集成。
如图6所示，执行光刻及刻蚀工艺形成开口41，所述开口41贯穿所述第二钝化层205、第二衬底201和部分厚度的第二介质层202，所述开口41位于所述第二金属层203的上方；
如图7至图10所示，执行光刻及刻蚀工艺形成第一子开孔51，所述第一子开孔51贯穿所述第二晶圆20、第一介质层第二部分105、第三隔离层104c和第二隔离层104b并停止于所述第一隔离层104a，所述第一子开孔51位于所述第一金属层103的上方；
形成第一子开孔51的过程包括第一刻蚀阶段和第二刻蚀阶段。
如图7所示，所述第一刻蚀阶段为模糊控制，在第一刻蚀阶段，所述第一子开孔51贯穿所述第二晶圆20和部分预设厚度的第一介质层第二部分105；刻蚀气体例如包含C4F8、SF6和He，刻蚀压力例如为8～12mTorr，所述第一介质层第二部分105的材质例如为氧化硅；
如图8至图10所示，所述第二刻蚀阶段为精准控制，分为三个子步骤，
第一子步骤：如图8所示，采用对第一介质层第二部分105与第三隔离层104c高选择比的气体，刻蚀气体例如包含C4F6、O2和He，刻蚀压力例如为8～12mTorr，例如对氧化硅与氮化硅选择比高的气体进行刻蚀，刻蚀去除所述第一子开孔51下方的第一介质层第二部分105并停止在所述第三隔离层104c上；优选的，刻蚀气体对第一介质层第二部分105与第三隔离层104c的刻蚀选择比大于8：1。
第二子步骤：如图9所示，采用对第三隔离层104c与第二隔离层104b高选择比的气体，刻蚀气体例如包含CF4、CH3F、O2和Ar，刻蚀压力为240mTorr～260mTorr，刻蚀去除所述第一子开孔51下方的第三隔离层104c并停止在所述第二隔离层104b上，优选的，刻蚀气体对第三隔离层104c与第二隔离层104b的刻蚀选择比大于16：1。
第三子步骤：如图10所示，采用对第二隔离层104b与第一隔离层104a高选择比的气体，刻蚀气体例如包含C4F6、O2和He，刻蚀压力例如为8～12mTorr，刻蚀去除所述第一子开孔51下方的第二隔离层104b停止在所述第一隔离层104a上，优选的，刻蚀气体对第二隔离层104b与第一隔离层104a的刻蚀选择比大于8：1。
进一步的，所述开口41和第一子开孔51垂直于所述第一晶圆10和第二晶圆20表面的截面的形状为倒梯形(上宽下窄)或矩形，根据实际需求设定。
优选的，刻蚀去除所述第一子开孔51正下方的第二隔离层104b停止在所述第一隔离层104a之后，形成浅沟槽61之前，包括：
形成阻挡层(图中未示出)，所述阻挡层覆盖所述第二钝化层205的表面、开口41的表面和第一子开孔51的表面。所述阻挡层的作用在于防止后续形成的互连层71(例如铜)扩散到开口41和第一子开孔51暴露出的第二衬底201的侧壁。
如图11所示，形成浅沟槽61，所述浅沟槽61贯穿部分厚度的所述第二钝化层205，并且分别与所述开口41和第一子开孔51连通。具体形成步骤包括：形成光阻层，所述光阻层覆盖所述第二钝化层205的表面、开口41的表面和第一子开孔51的表面，且填充部分深度的开口41和第一子开孔51；执行曝光及显影工艺，形成图形化的光阻层，所述图形化的光阻层具有位于所述第一金属层103和所述第二金属层203上方的光阻窗口，开口41和第一子开孔51底部的光阻层可以被一并去除；以图形化的光阻层为掩膜，刻蚀部分厚度的第二钝化层205，形成所述浅沟槽61；去除图形化的光阻层。执行曝光及显影工艺，形成图形化的光阻层步骤中，第一子开孔51底部的光阻层也可以有一些保留，形成浅沟槽61之后，一并去除第二钝化层205表面的光阻层以及第一子开孔51底部残留的光阻层。
如图12所示，执行干法刻蚀工艺，去除开口41底部的第二介质层202并暴露出第二金属层203，同时去除第一子开孔51底部的第一隔离层104a并暴露出第一金属层103，形成所述第二子开孔51’,所述第二子开孔51’与所述第一子开孔51连通。
需要说明的是，此过程可以有一定程度的过刻蚀以保证充分暴露第一金属层103和第二金属层203。
如图13所示，形成互连层71，互连层71填充开口41、第二子开孔51’、第一子开孔51和浅沟槽61并覆盖第二钝化层205；执行化学机械研磨工艺，去除第二钝化层205表面的互连层71。互连层71通过浅沟槽61、开口41和第一子开孔51以及第二子开孔51’与第一金属层103和第二金属层203电连接。互连层71为导电材料，可以为铜或铜合金，可采用电镀工艺形成互连层71。
如图13所示，本发明实施例还提供一种半导体器件，包括：
第一晶圆10，所述第一晶圆10包括第一衬底101、位于所述第一衬底101的表面的第一介质层第一部分102、嵌设于所述第一介质层第一部分102中的第一金属层103、位于所述第一金属层103和所述第一介质层第一部分102的表面的隔离层104，以及位于所述隔离层104表面的第一介质层第二部分105；其中，所述隔离层104包括依次层叠的第一隔离层104a、第二隔离层104b、第三隔离层104c；
第二晶圆20，所述第二晶圆20包括第二衬底201、位于所述第二衬底201的正面的第二介质层202、嵌设于所述第二介质层202中的第二金属层203和位于所述第二衬底201的背面的第二钝化层205；所述第二介质层202面向所述第一介质层第二部分105键合。
开口41，所述开口41贯穿所述第二钝化层205、第二衬底201和部分厚度的第二介质层202，所述开口41位于所述第二金属层203的上方；
第一子开孔51，所述第一子开孔51贯穿所述第二晶圆20、第一介质层第二部分105、第三隔离层104c和第二隔离层104b并停止于所述第一隔离层104a，所述第一子开孔51位于所述第一金属层103的上方；
第二子开孔51’，所述第二子开孔51’贯穿所述第一隔离层104a并与所述第一子开孔51连通，且暴露出所述第一金属层103；以及，
浅沟槽61，所述浅沟槽61贯穿部分厚度的所述第二钝化层205，并且分别与所述开口41和第一子开孔51连通。以及，
互连层71，所述互连层71通过所述浅沟槽61、开口41和第一子开孔51以及第二子开孔51’与第一金属层103和第二金属层203电连接。优选的，所述第一隔离层104a的厚度为400埃～1600埃，所述第二隔离层104b为3000埃～5000埃，所述第三隔离层104c的厚度为2000～5000A。
综上所述，本发明提供了一种半导体器件制作方法以及半导体器件，所述隔离层位于所述第一金属层的表面，所述隔离层包括依次层叠的第一隔离层、第二隔离层、第三隔离层，所述第一子开孔贯穿所述第三隔离层和第二隔离层并停止于所述第一隔离层，所述第一子开孔位于所述第一金属层的上方；所述隔离层为复合多层，所述隔离层中作为第一金属层的保护层，同时作为形成第一子开孔刻蚀过程中的终止层，使第一金属层得到有效保护不易被破坏。
进一步的，第一隔离层的厚度做薄，减少金属层凸起缺陷；第二隔离层位于第一隔离层的表面，起缓冲作用，防止第一隔离层应力过大造成的断裂，进而有效防止金属层的金属扩散。
进一步的，形成第一子开孔过程中的第二刻蚀阶段通过三个步骤，不同刻蚀选择比的逐层刻蚀，使第一子开孔(深孔)底部的第一隔离层厚度一致，避免残渣缺陷，进而避免影响TSV连通孔的接触电阻。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种半导体器件制作方法，其特征在于，包括：
提供第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底的表面的第一介质层第一部分、嵌设于所述第一介质层第一部分中的第一金属层；
形成隔离层，所述隔离层位于所述第一金属层和所述第一介质层第一部分的表面，所述隔离层包括依次层叠的第一隔离层、第二隔离层、第三隔离层；
形成第一介质层第二部分，所述第一介质层第二部分位于所述第三隔离层的表面；
提供第二晶圆，所述第二晶圆包括第二衬底、位于所述第二衬底表面的第二介质层、嵌设于所述第二介质层中的第二金属层，所述第二介质层面向所述第一介质层第二部分键合；以及，
形成第一子开孔，所述第一子开孔贯穿所述第二晶圆、第一介质层第二部分、第三隔离层和第二隔离层并停止于所述第一隔离层，所述第一子开孔位于所述第一金属层的上方；以及，
形成第二子开孔，所述第二子开孔贯穿所述第一隔离层并暴露出所述第一金属层，所述第二子开孔与所述第一子开孔连通。
2.如权利要求1所述的一种半导体器件制作方法，其特征在于，形成第一子开孔的过程包括：
执行第一刻蚀阶段，以使所述第一子开孔贯穿所述第二晶圆和部分预设厚度的所述第一介质层第二部分；以及，
执行第二刻蚀阶段，以所述第一子开孔贯穿剩余厚度的所述第一介质层第二部分、第三隔离层和第二隔离层并停止于所述第一隔离层。
3.如权利要求2所述的一种半导体器件制作方法，其特征在于，所述第二刻蚀阶段包括：
执行第一子步骤，刻蚀去除所述第一子开孔下方的剩余厚度的所述第一介质层第二部分并停止在所述第三隔离层上，其中，第一子步骤所采用的气体对第一介质层第二部分与第三隔离层的刻蚀选择比大于8：1；
执行第二子步骤，刻蚀去除所述第一子开孔下方的第三隔离层并停止在所述第二隔离层上，其中，第二子步骤所采用的刻蚀气体对第三隔离层与第二隔离层的刻蚀选择比大于16：1；以及
执行第三子步骤，刻蚀去除所述第一子开孔下方的所述第二隔离层并停止在所述第一隔离层上，其中，第三子步骤所采用的刻蚀气体对第二隔离层与第一隔离层的刻蚀选择比大于8：1。
4.如权利要求1至3中任一项所述的一种半导体器件制作方法，其特征在于，所述第一隔离层的厚度为400埃～1600埃，所述第二隔离层的厚度为3000埃～5000埃，所述第三隔离层的厚度为2000埃～5000埃。
5.如权利要求1至3中任一项所述的一种半导体器件制作方法，其特征在于，所述第一隔离层和所述第三隔离层为氮化硅层，所述第二隔离层为氧化硅层。
6.如权利要求1至3中任一项所述的一种半导体器件制作方法，其特征在于，所述第二衬底的背面形成有第二钝化层。
7.如权利要求6所述的一种半导体器件制作方法，其特征在于，提供第二晶圆之后，形成第一子开孔之前还包括：
形成开口，所述开口贯穿所述第二钝化层、第二衬底和部分厚度的第二介质层，所述开口位于所述第二金属层的上方。
8.如权利要求7所述的一种半导体器件制作方法，其特征在于，形成开口之后还包括：
形成浅沟槽，所述浅沟槽贯穿部分厚度的所述第二钝化层并分别与所述开口和第一子开孔连通；
执行干法刻蚀工艺，去除开口底部的第二介质层并暴露出第二金属层，同时去除第一子开孔底部的第一隔离层并暴露出第一金属层，形成所述第二子开孔；以及，
形成互连层，所述互连层通过所述浅沟槽、开口、第一子开孔以及第二子开孔与所述第一金属层和第二金属层电连接。
9.一种半导体器件，其特征在于，包括：
第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底的表面的第一介质层第一部分、嵌设于所述第一介质层第一部分中的第一金属层、位于所述第一金属层和所述第一介质层第一部分的表面的隔离层，以及位于所述隔离层表面的第一介质层第二部分；其中，所述隔离层包括依次层叠的第一隔离层、第二隔离层、第三隔离层；
第二晶圆，所述第二晶圆包括第二衬底、位于所述第二衬底的正面的第二介质层、嵌设于所述第二介质层中的第二金属层，所述第二介质层面向所述第一介质层第二部分键合；
开口，所述开口贯穿所述第二衬底和部分厚度的第二介质层，所述开口位于所述第二金属层的上方；
第一子开孔，所述第一子开孔贯穿所述第二晶圆、第一介质层第二部分、第三隔离层和第二隔离层并停止于所述第一隔离层；
第二子开孔，所述第二子开孔贯穿所述第一隔离层并与所述第一子开孔连通，且暴露出所述第一金属层；以及，
互连层，所述互连层通过所述开口、第一子开孔和第二子开孔与所述第一金属层和第二金属层电连接。
10.如权利要求9所述的一种半导体器件，其特征在于，所述第一隔离层的厚度为400埃～1600埃，所述第二隔离层的厚度为3000埃～5000埃，所述第三隔离层的厚度为2000～5000A。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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| CN111293071A true CN111293071A (zh) | 2020-06-16 |
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| Application Number | Title | Priority Date | Filing Date |
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| CN201811495759.6A Pending CN111293071A (zh) | 2018-12-07 | 2018-12-07 | 半导体器件制作方法以及半导体器件 |
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| CN (1) | CN111293071A (zh) |
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