CN116721932B - 一种传感器芯片的封装方法和封装结构 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 54
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 150
- 229910000679 solder Inorganic materials 0.000 claims abstract description 75
- 238000003466 welding Methods 0.000 claims abstract description 38
- 238000005530 etching Methods 0.000 claims description 29
- 238000002161 passivation Methods 0.000 claims description 21
- 239000002184 metal Substances 0.000 claims description 18
- 238000005520 cutting process Methods 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 239000000463 material Substances 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 230000000694 effects Effects 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 238000002360 preparation method Methods 0.000 description 5
- 238000012858 packaging process Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 3
- 239000013043 chemical agent Substances 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000000227 grinding Methods 0.000 description 3
- 238000010146 3D printing Methods 0.000 description 2
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- -1 or the like Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 238000012536 packaging technology Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- YTAHJIFKAKIKAV-XNMGPUDCSA-N [(1R)-3-morpholin-4-yl-1-phenylpropyl] N-[(3S)-2-oxo-5-phenyl-1,3-dihydro-1,4-benzodiazepin-3-yl]carbamate Chemical compound O=C1[C@H](N=C(C2=C(N1)C=CC=C2)C1=CC=CC=C1)NC(O[C@H](CCN1CCOCC1)C1=CC=CC=C1)=O YTAHJIFKAKIKAV-XNMGPUDCSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0231—Manufacturing methods of the redistribution layers
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0233—Structure of the redistribution layers
- H01L2224/02331—Multilayer structure
-
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0233—Structure of the redistribution layers
- H01L2224/02333—Structure of the redistribution layers being a bump
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02381—Side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Abstract
本发明公开了一种传感器芯片的封装方法和封装结构,涉及芯片封装技术领域,包括:提供基板和传感器晶圆,对位键合传感器晶圆和基板;传感器晶圆包括晶圆衬底,晶圆衬底的第一晶圆表面设置有传感器芯片和信号焊垫;在晶圆衬底的第二晶圆表面制备第一开口,第一开口暴露信号焊垫;在第一开口远离传感器芯片的一侧的部分晶圆衬底中制备第二开口,第二开口暴露基板;制备布线结构,布线结构通过第一开口与信号焊垫电连接;制备阻焊结构,阻焊结构覆盖第二开口暴露的基板以及晶圆衬底的侧面;阻焊结构包括阻焊开口,阻焊开口暴露部分布线结构;沿切割道切割传感器晶圆和基板。采用本发明提供的封装方法,可以保证封装后的传感器芯片稳定性更高。
Description
技术领域
本发明涉及芯片封装技术领域,尤其涉及一种传感器芯片的封装方法和封装结构。
背景技术
目前芯片的封装技术是将传感器芯片贴附在基板表面完成封装。但是采用贴片技术在基板上封装的方法,对传感器芯片封装后的可靠性需要进一步提升。
发明内容
本发明提供了一种传感器芯片的封装方法和封装结构,以保证封装后的传感器芯片稳定性更高。
根据本发明的一方面,提供了一种传感器芯片的封装方法,包括:
提供基板和传感器晶圆,对位键合所述传感器晶圆和所述基板;所述传感器晶圆包括晶圆衬底,所述晶圆衬底包括相对设置的第一晶圆表面和第二晶圆表面,所述第一晶圆表面设置有多个传感器芯片和信号焊垫;
在所述第二晶圆表面制备第一开口,所述第一开口暴露所述信号焊垫
在所述第一开口远离所述传感器芯片的一侧的至少部分所述晶圆衬底中制备第二开口,所述第二开口暴露所述基板;
制备布线结构,所述布线结构通过所述第一开口与所述信号焊垫电连接;
制备阻焊结构,所述阻焊结构覆盖所述第二开口暴露的所述基板以及所述晶圆衬底的侧面;所述阻焊结构包括阻焊开口,所述阻焊开口暴露部分所述布线结构,以使所述布线结构通过所述阻焊开口与外部结构电连接;
沿切割道切割所述传感器晶圆和所述基板,以得到多个所述传感器芯片的封装结构。
根据本发明的另一方面,提供了一种传感器芯片的封装结构,包括:
对位贴合设置的基板和传感器晶圆,所述传感器晶圆包括晶圆衬底,所述晶圆衬底包括相对设置的第一晶圆表面和第二晶圆表面,所述第一晶圆表面设置有多个传感器芯片和所述信号焊垫,且所述第一晶圆表面位于朝向所述基板的一侧;
第一开口,所述第一开口暴露所述信号焊垫;
第二开口,位于所述第一开口远离所述传感器芯片的一侧,所述第二口暴露所述基板;
布线结构,通过所述第一开口与信号焊垫电连接;
阻焊结构,覆盖所述第二开口暴露的所述基板以及所述晶圆衬底的侧面;且所述阻焊结构包括阻焊开口,所述阻焊开口暴露部分所述布线结构,以使所述布线结构通过所述阻焊开口与外部结构电连接。
本发明实施例的传感器芯片的封装方法,包括:提供基板和传感器晶圆,对位键合传感器晶圆和基板;在第二晶圆表面制备第一开口;在第一开口远离传感器芯片的一侧的至少部分晶圆衬底中制备第二开口;制备布线结构;制备阻焊结构;沿切割道切割所述传感器晶圆和所述基板,以得到多个所述传感器芯片的封装结构。采用本发明实施例提供的封装方法,制备第一开口和第二开口,并且阻焊结构覆盖第二开口暴露的基板以及晶圆衬底的侧面,如此可以增加阻焊结构与晶圆衬底以及基板之间的结合效果,进而可以保证封装后的传感器芯片整体结构的稳定性得到提升。
应当理解,本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征,也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种传感器芯片的封装方法的流程图;
图2是本发明实施例提供的一种传感器芯片的封装过程示意图;
图3是本发明实施例提供的另一种传感器芯片的封装方法的流程图;
图4是本发明实施例提供的另一种传感器芯片的封装过程示意图;
图5是本发明实施例提供的一种刻蚀通孔的放大示意图;
图6是本发明实施例提供的另一种刻蚀通孔的放大示意图;
图7是本发明实施例提供的另一种刻蚀通孔的放大示意图;
图8是本发明实施例提供的另一种刻蚀通孔的放大示意图;
图9是本发明实施例提供的另一种刻蚀通孔的放大示意图;
图10是本发明实施例提供的一种传感器芯片的封装结构的示意图;
图11是本发明实施例提供的另一种传感器芯片的封装结构的示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分的实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都应当属于本发明保护的范围。
需要说明的是,本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象,而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换,以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外,术语“包括”和“具有”以及他们的任何变形,意图在于覆盖不排他的包含,例如,包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元,而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
图1是本发明实施例提供的一种传感器芯片的封装方法的流程图;图2是本发明实施例提供的一种传感器芯片的封装过程示意图,本实施例可适用于芯片封装的情况,该方法可以由封装的装置来执行,该封装的装置可以采用硬件和/或软件的形式实现。如图1所示,该方法包括:
S110、提供基板和传感器晶圆,对位键合传感器晶圆和基板。
其中,基板可以是圆形也可以是其他形状,本发明实施例对基板的形状不进行具体限定。进一步的,基板的材质可以是硅、碳化硅等半导体材料或者玻璃类的有机和无机材料,本发明实施例对基板的材质也不进行具体的限定。参考图2中步骤a,提供基板100。进一步的,基板100上还存在围堰101,通过设置围堰101可以在后续基板与传感器晶圆键合后,为传感器芯片的提供保护空间,避免传感器芯片被外界污染,并且围堰101还可以作为基板100和传感器晶圆之间的支撑物,保证整体结构的稳定性。示例性的,围堰101在单颗传感器芯片上是环状排布的,可以有不同的环状。可以是单圈,也可以是多圈。围堰101的制作技术可以通过有机光敏材料的光刻技术,或是3D打印技术,网版印刷等方法。优选该围堰101材料自带粘性,具有良好的热稳定性和化学稳定性。
进一步的,参考图2中步骤b,提供传感器晶圆200,并且传感器晶圆200包括晶圆衬底210、传感器芯片220和信号焊垫230。具体的,晶圆衬底210包括第一晶圆表面200a和第二晶圆表面200b,传感器芯片220和信号焊垫230设置于第一晶圆表面200a一侧。
进一步的,参考图2中步骤c,将传感器晶圆200和基板100对位键合。即通过围堰101将两者对位键合,传感器晶圆200在第一晶圆表面200a一侧与基板100键合,初步形成传感器芯片220的封装结构。示例性的,根据围堰101材料的特性,为了得到更佳的粘结强度,可以使用永久键合胶水,必要的话还可以使用专用的晶圆级压合机台设备,借助温度,真空,压力等设备参数对其进行整片的压合。
S120、在第二晶圆表面制备第一开口,第一开口暴露信号焊垫。
其中,在传感器晶圆的第二晶圆表面制备第一开口,通过制备第一开口可以将第一晶圆表面的信号焊垫露出,传感器芯片通过信号焊垫及后续进行制备的金属布线实现与外界电路的电连接,保证信号的传输。具体的,参考图2中步骤d,在第二晶圆表面200b制备第一开口240,其中第一开口240可以包括一个刻蚀槽241,在刻蚀槽241中进一步刻蚀一个通孔,实现信号焊垫230的露出。
S130、在第一开口远离传感器芯片的一侧的至少部分晶圆衬底中制备第二开口,第二开口暴露基板。
具体的,在第一开口远离传感器芯片的一侧制备第二开口,第二开口相当于在传感器晶圆的边缘进行制备,换句话说可以理解在传感器晶圆的边缘进行预切或者说在切割道的位置进行预切,形成新的凹槽。示例性的,参考图2中步骤e,在第一开口240远离传感器芯片220一侧形成第二开口250,并且第二开口250可以将基板100以及晶圆衬底210的侧面露出。通过制备第二开口250,可以保证后续制备的阻焊结构可以填充至第二开口250,即在后续的切割道拐角处有阻焊结构的覆盖,可以增强传感器芯片220封装的结构稳定性。
S140、制备布线结构,布线结构通过第一开口与信号焊垫电连接
具体的,为保证传感器芯片与外界电路的电连接,需要制备布线结构。布线结构通过第一开口与信号焊垫电连接,即实现与传感器芯片的电连接关系。示例性的,参考图2中步骤f,在第二晶圆表面200b制备布线结构300,布线结构300具有良好的导电性,其覆盖第一开口240并且通过第一开口240与信号焊垫230电连接,通过布线结构300保证传感器芯片220与外界电路的电连接。
S150、制备阻焊结构,阻焊结构覆盖第二开口暴露的基板以及晶圆衬底的侧面。
进一步的,制备的阻焊结构覆盖第二开口即晶圆衬底的侧面,可以增强传感器芯片封装的结构稳定性。示例性的,参考图2中步骤g,制备阻焊结构400,并且该阻焊结构400覆盖第二开口250暴露的基板100以及晶圆衬底210的侧面,如此可以增加阻焊结构400与晶圆衬底210以及基板100之间的结合效果,进而通过阻焊结构400保证对整体结构的封装效果,保证结构整体的稳定性。
进一步的,阻焊结构400包括阻焊开口410,阻焊开口410暴露部分布线结构300,以使布线结构300通过阻焊开口410与外部结构电连接,保证传感器芯片220与外界的电连接关系。
S160、沿切割道切割传感器晶圆和基板,以得到多个传感器芯片的封装结构。
进一步的,上述键合的传感器晶圆和基板是整面结构,即传感器晶圆上存在多个传感器芯片,即提供的为母版结构。通过对其切割道进行切割,可以保证单独的传感器芯片的封装结构。示例性的,参考图2中步骤g所示,图中箭头所指的即为在切割道c的切割方向,通过进行切割,保证得到多个传感器芯片220的封装结构。
综上,本发明实施例提供的传感器芯片的封装方法,通过制备第一开口和第二开口,第一开口暴露信号焊垫,且布线结构通过第一开口与信号焊垫电连接,便于实现传感器芯片与外界结构直接的电连接;第二开口暴露基板以及晶圆衬底的侧面,且阻焊结构通过第二开口覆盖基板以及晶圆衬底的侧面,如此可以增加阻焊结构与晶圆衬底以及基板之间的结合效果,进而可以保证封装后的传感器芯片整体结构的稳定性得到提升。
在上述实施例的基础上,图3是本发明实施例提供的另一种传感器芯片的封装方法的流程图,图4是本发明实施例提供的另一种传感器芯片的封装过程示意图,图5是本发明实施例提供的一种刻蚀通孔的放大示意图,图6是本发明实施例提供的另一种刻蚀通孔的放大示意图,图7是本发明实施例提供的另一种刻蚀通孔的放大示意图,图8是本发明实施例提供的另一种刻蚀通孔的放大示意图,图9是本发明实施例提供的另一种刻蚀通孔的放大示意图。如图2至图9所示,该封装方法可以包括:
S210、提供基板和传感器晶圆,对位键合传感器晶圆和基板。
参考图2中步骤a至c。
S220、从第二晶圆表面一侧减薄晶圆衬底。
进一步的,可以对晶圆衬底进行减薄,保证传感器芯片封装后的结构薄型化设计。示例性的,参考图4中步骤a,为了实现封装后的传感器芯片超薄,需要对晶圆衬底210进行减薄处理。并且晶圆衬底210的材质可以是硅衬底,采用金刚石磨轮进行机械研磨工艺加工,或是机械化学研磨抛光,或是等离子体干法蚀刻,或是使用含氟的药水进行湿法腐蚀。减薄后厚度一般为50~200μm,根据具体应用需求,可以任意调整厚度。优选的使用金刚石磨轮进行机械研磨后,再使用等离子干法蚀刻的方法。该方法的好处是机械研磨加工快,但是会在晶圆衬底产生应力和微损伤层,接下来使用等离子干法蚀刻的方法将微损伤层去掉,将表面应力释放掉,消除晶圆翘曲问题。
S230、在第二晶圆表面制备刻蚀槽,刻蚀槽贯穿部分晶圆衬底。
具体的,制备蚀刻槽,即选择性的去掉部分晶圆衬底,即在晶圆衬底的第二晶圆表面进行沟槽的制备。优选的最成熟的方法是采用光刻工艺和干法刻蚀工艺刻蚀掉多余的硅,刻出沟槽。示例性的,参考图4中步骤b,使用具有光敏特性的光刻材料覆盖在第二晶圆表面200b,然后应用具有特殊图形的掩膜版在特定波长的光下面进行感光处理,然后使用化学药剂进行显影,制作出光刻胶图形。没有被光刻胶盖着的部分会被具有活性的氟离子蚀刻反应掉而去除,从而达到将硅去除的目的,即实现刻蚀槽241的制备。也可以使用湿法腐蚀的工艺来替代干法蚀刻工艺。硅蚀刻完成后,还要将表面的保护层光刻胶去除掉,然后对硅面进行清洗清洁。
S240、通过第一掩膜结构在刻蚀槽中制备刻蚀通孔,刻蚀通孔暴露信号焊垫。
具体的,参考图4中步骤c,在刻蚀槽241下方制作刻蚀通孔242。优选的方法是采用光刻工艺和干法刻蚀工艺去刻蚀刻蚀槽241中掉多余的硅,形成刻蚀通孔242。示例性的,参考图5所示,使用具有光敏特性的光刻材料覆盖在硅表面,例如光刻胶20,然后应用具有特殊图形的掩膜版,即第一掩膜结构(图中未具体示出),在特定波长的光下面进行感光处理,然后使用化学药剂进行显影,制作出光刻胶图形。没有被光刻胶20盖着的部分会被具有活性的氟离子蚀刻反应掉而去除,从而达到将硅去除的目的。也可以使用湿法腐蚀的工艺来替代干法蚀刻工艺。硅蚀刻完成后,还要将表面的保护层光刻胶去除掉,然后对硅面进行清洗清洁。
S250、通过第一掩膜结构对信号焊垫表面的氧化结构进行第一次刻蚀。
具体的,参考图4中步骤d,对第一开口进行第一次刻蚀,蚀刻掉至少部分信号焊垫表面的氧化结构a1,例如可以是氧化硅层,实现信号焊垫的打开。示例性的,参考图6所示,图6为图4中步骤d的刻蚀通孔242的放大示意图,在已经制备第一开口240中刻蚀通孔242的情况下,通过刻蚀通孔242对信号焊垫230表面的氧化结构a1进行刻蚀,即将氧化结构(图5中220a表示原本的氧化结构所在位置)刻蚀,有利于实现后续信号焊盘230的打开,保证后续布线金属与信号焊盘230的电连接,实现传感器芯片220与外界电路的电连接。
具体的,参考图4和图6所示,使用具有光敏特性的光刻材料覆盖在硅表面,然后应用第一掩膜结构,在特定波长的光下面进行感光处理,然后使用化学药剂进行显影,制作出光刻胶图形。没有被光刻胶盖着的部分会被具有活性的氟离子蚀刻反应掉而去除,从而达到信号焊垫230表面的至少部分氧化结构a1进行第一次刻蚀。需要说明的是,对需要刻蚀的氧化结构a1的尺寸与刻蚀通孔242是尺寸相近,则氧化结构a1进行刻蚀时采用的掩膜版可以与制备刻蚀通孔242时采用的掩膜版相同,简化制备的工艺,并且节约成本。
S260、在第一开口远离传感器芯片的一侧的至少部分晶圆衬底中制备第二开口,第二开口暴露基板。
参考图4中步骤e。
S270、制备钝化结构,钝化结构覆盖第二开口暴露的基板、第二开口暴露的晶圆衬底的侧面、第一开口暴露的信号焊垫以及第二晶圆表面。
具体的,参考图4中步骤f,制备钝化结构600,由于晶圆衬底210为硅材质,即为半导体,通过制备钝化结构600可以起到绝缘的作用,保证封装的结构整体的稳定性。进一步的,钝化结构600覆盖第二开口250暴露的基板100、第二开口250暴露的晶圆衬底210的侧面、第一开口240暴露的信号焊垫230以及第二晶圆表面200b。
S280、在钝化层中制备第三开口,第三开口暴露信号焊垫表面未完全刻蚀的氧化结构。
具体的,参考图4中步骤g,在钝化结构600靠近信号焊垫230的表面处制备第三开口260,并且通过第三开口260将信号焊垫230露出。需要说明的是,参考图4和图7,通过第三开口260露出的信号焊垫230包括其表面未被完成刻蚀的氧化结构a1。
S290、通过第三开口对信号焊垫表面未完全刻蚀的氧化结构进行第二次刻蚀;或者通过第三开口对信号焊垫表面未完全刻蚀的氧化结构和信号焊垫进行刻蚀。
具体的,参考图4中步骤h,同时还可以参考图8所示,进一步通过第三开口260对信号焊垫230表面未完全刻蚀的氧化结构a1进行第二次刻蚀;或者通过第三开口260对信号焊垫230表面未完全刻蚀的氧化结构a1和信号焊垫230进行刻蚀,即本次刻蚀可以仅仅将第三开口260剩余的氧化结构a1去掉,也可以在去掉氧化结构a1的基础上将部分信号焊垫230进行刻蚀,进而保证刻蚀的完整性,即保证信号焊盘230露出的状态。示例性的,在制备钝化结构600之前对氧化结构a1进行了一次第一次刻蚀,在制备钝化结构600并且制备第三开口260后对氧化结构a1进行了第二次刻蚀,举例来说,采用分步氧化硅刻蚀,若刻蚀通孔242上需要刻蚀掉2.4μm的氧化结构,可以在第一次刻蚀时刻蚀1μm厚度的氧化结构,在第二次刻蚀时刻蚀钝化结构以及剩下的1.4μm的氧化结构,这样使整体的表面结构更平整,信号焊垫230表面暴露的更稳定,可靠性也会更好。进一步的,示例性的,参考图9所示,对于信号焊盘230表面的氧化结构a1的刻蚀可以在制备钝化结构600后不制备第三开口260,之间在钝化结构600的基础上,在信号焊盘230的对应区域直接进行激光刻蚀,进而同样可以保证信号焊盘230与后续制备的金属线路层的电连接关系。
S2100、制备种子线路层,种子线路层通过第一开口与信号焊垫电连接。
具体的,参考图4中步骤i,制备种子线路层310,用于保证后续制备的金属线路层稳定的存在。示例性的,可以用磁控溅射的技术,在第二晶圆表面200b以及刻蚀通孔242内壁沉积一层薄薄的种子线路层310。该种子线路层310可以增强后续制备的金属线路层与晶圆衬底210的结合力。常见的种子线路层310可以为Ti/Cu、TiW/Cu、Cr/Cu等等。优先为环保且低成本的Ti/Cu结构。Ti的厚度可以为0.05~0.5μm,Cu的厚度可以为0.5~3μm,一般根据刻蚀通孔242的深度和角度进行调整。
S2110、制备金属线路层,金属线路层与种子线路层接触电连接。
具体的,参考图4中步骤j,在种子线路层310远离晶圆衬底210一侧再制备金属线路层320。通过制备金属线路层320保证信号的传输,即实现传感器芯片220与外界电路的电连接提供传输通道。
S2120、制备阻焊结构,阻焊结构覆盖第二开口暴露的基板以及晶圆衬底的侧面。
具体的,参考图4中步骤k。进一步的,在制备阻焊结构400后,还可以制备阻焊开口410。具体的,阻焊开口410暴露部分布线结构300,以使布线结构300通过阻焊开口410与外部结构电连接,保证传感器芯片220与外界的电连接关系。
S2130、制备连接焊球,连接焊球通过阻焊开口与布线结构电连接。
具体的,参考图4中步骤l,进一步的,在对传感器芯片220封装后,在阻焊开口410位置处设置连接焊球330,进而保证传感器芯片的信号输出。
S2140、沿切割道切割传感器晶圆和基板,以得到多个传感器芯片的封装结构。
进一步的,上述键合的传感器晶圆和基板是整面结构,即传感器晶圆上存在多个传感器芯片,即提供的为母版结构。通过对其切割道进行切割,可以保证单独的传感器芯片的封装结构。示例性的,参考图4中步骤l所示,图中箭头所指的即为在切割道c的切割方向,通过进行切割,保证得到多个传感器芯片220的封装结构。
综上,本发明实施例提供的传感器芯片的封装方法,通过细化第一开口和第二开口的制备过程,并且阻焊结构覆盖第二开口暴露的基板以及晶圆衬底的侧面,进而可以保证封装后的传感器芯片整体结构的稳定性得到提升。
基于同样的发明构思,本发明实施例还提供了一种传感器芯片的封装结构,图10是本发明实施例提供的一种传感器芯片的封装结构的示意图,参考图10所示,本发明实施例提供的传感器芯片的封装结构10,包括:对位贴合设置的基板100和传感器晶圆200,传感器晶圆200包括晶圆衬底210,晶圆衬底210包括相对设置的第一晶圆表面200a和第二晶圆表面200b,第一晶圆表面200a设置有多个传感器芯片220和信号焊垫230,且第一晶圆表面200a位于朝向基板100的一侧;第一开口240,第一开口240暴露信号焊垫230;第二开口250,位于第一开口240远离传感器芯片220的一侧,第二开口250暴露基板100;布线结构300,通过第一开口240与信号焊垫230电连接;阻焊结构400,覆盖第二开口250暴露的基板100以及晶圆衬底210的侧面;且阻焊结构400包括阻焊开口410,阻焊开口410暴露部分布线结构300,以使布线结构300通过阻焊开口410与外部结构电连接。
其中,基板100可以是圆形也可以是其他形状,本发明实施例对基板的形状不进行具体限定。进一步的,基板的材质可以是硅、碳化硅等半导体材料或者玻璃类的有机和无机材料,本发明实施例对基板的材质也不进行具体的限定。进一步的,基板100上还存在围堰101,通过设置围堰101可以保护后续基板100与传感器晶圆200键合后,为传感器芯片220的提供保护空间,避免传感器芯片220被外界污染,并且围堰101还可以作为基板100和传感器晶圆之间的支撑物,保证整体结构的稳定性。示例性的,围堰101在单颗传感器芯片上是环状排布的,可以有不同的环状。可以是单圈,也可以是多圈。围堰101的制作技术可以通过有机光敏材料的光刻技术,或是3D打印技术,网版印刷等方法。优选该围堰101材料自带粘性,具有良好的热稳定性和化学稳定性。
进一步的,传感器晶圆200包括晶圆衬底210、传感器芯片220和信号焊垫230。具体的,晶圆衬底210包括第一晶圆表面200a和第二晶圆表面200b,传感器芯片220和信号焊垫230设置于第一晶圆表面200a一侧。
其中,在传感器晶圆200的第二晶圆表面200b包括第一开口240,通过第一开口240可以将第一晶圆表面200a的信号焊垫230露出,保证传感器芯片220与外界电路的电连接,保证信号的传输。进一步的,在第一开口240远离传感器芯片220一侧包括第二开口250,并且第二开口250可以将基板100以及晶圆衬底的侧壁露出,第二开口250可以保证后续制备的阻焊结构400可以填充至开口内部,即在后续的切割道拐角处有阻焊结构的覆盖,可以增强传感器芯片220封装的结构稳定性。
在第二晶圆表面200b还包括布线结构300,布线结构300具有良好的导电性,其覆盖第一开口240并且通过第一开口240与信号焊垫230电连接,通过布线结构300保证传感器芯片220与外界电路的电连接。阻焊结构400覆盖第二开口250暴露的基板100以及晶圆衬底210的侧面,进而通过阻焊结构400保证对整体结构的封装效果,保证结构整体的稳定性。进一步的,阻焊结构400还包括阻焊开口410,阻焊开口410暴露部分布线结构300,以使布线结构300通过阻焊开口410与外部结构电连接,保证传感器芯片220与外界的电连接关系。
综上,本发明实施例提供的封装结构,第一开口暴露信号焊垫,且布线结构通过第一开口与信号焊垫电连接,便于实现传感器芯片与外界结构直接的电连接;第二开口暴露基板以及晶圆衬底的侧面,且阻焊结构通过第二开口覆盖基板以及晶圆衬底的侧面,如此可以增加阻焊结构与晶圆衬底以及基板之间的结合效果,进而可以保证封装后的传感器芯片整体结构的稳定性得到提升
可选的,图11是本发明实施例提供的另一种传感器芯片的封装结构的示意图,参考图11所示,封装结构10还包括:钝化结构600,覆盖第二开口250暴露的基板100、第二开口250暴露的晶圆衬底210的侧面以及第二晶圆表面200b。
具体的,封装结构10包括钝化结构600,由于晶圆衬底210为硅材质,即为半导体,则钝化结构600可以起到绝缘的作用,保证封装的结构整体的稳定性。进一步的,钝化结构600覆盖第二开口250暴露的基板100、第二开口250暴露的晶圆衬底210的侧面、第一开口240暴露的信号焊垫230以及第二晶圆表面200b,保证整个表面的绝缘性能,同时钝化结构600延伸至第二开口250处,可以增强封装结构10整体的结构稳定性。
可选的,第一开口240包括刻蚀槽241和刻蚀通孔242,刻蚀通孔242位于刻蚀槽241靠近基板的一侧。
具体的,第一开口240包括刻蚀槽241和刻蚀通孔242,在刻蚀槽241下方制作刻蚀通孔242。通过刻蚀通孔242可以将信号焊盘230露出来,保证传感器芯片220与外界的电连接效果。可选的,布线结构300包括叠层设置的种子线路层310和金属线路层320,种子线路层310通过第一开口240与信号焊垫230电连接,金属线路层320与种子线路层310接触电连接。
具体的,布线结构300包括的种子线路层310,用于保证后续制备的金属线路层稳定的存在。进一步的,布线结构300还包括金属线路层320。通过制备金属线路层320保证信号的传输,即实现传感器芯片220与外界电路的电连接提供传输通道。
应该理解,可以使用上面所示的各种形式的流程,重新排序、增加或删除步骤。例如,本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行,只要能够实现本发明的技术方案所期望的结果,本文在此不进行限制。
上述具体实施方式,并不构成对本发明保护范围的限制。本领域技术人员应该明白的是,根据设计要求和其他因素,可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等,均应包含在本发明保护范围之内。
Claims (8)
1.一种传感器芯片的封装方法,其特征在于,包括:
提供基板和传感器晶圆,对位键合所述传感器晶圆和所述基板;所述传感器晶圆包括晶圆衬底,所述晶圆衬底包括相对设置的第一晶圆表面和第二晶圆表面,所述第一晶圆表面设置有多个传感器芯片和信号焊垫;
在所述第二晶圆表面制备第一开口,所述第一开口暴露所述信号焊垫;其中,在所述第二晶圆表面制备第一开口,包括:在所述第二晶圆表面制备刻蚀槽,所述刻蚀槽贯穿部分所述晶圆衬底;通过第一掩膜结构在所述刻蚀槽中制备刻蚀通孔,所述刻蚀通孔暴露所述信号焊垫;
在所述第一开口远离所述传感器芯片的一侧的至少部分所述晶圆衬底中制备第二开口,所述第二开口暴露所述基板;
制备布线结构,所述布线结构通过所述第一开口与所述信号焊垫电连接;
制备阻焊结构,所述阻焊结构覆盖所述第二开口暴露的所述基板以及所述晶圆衬底的侧面;所述阻焊结构包括阻焊开口,所述阻焊开口暴露部分所述布线结构,以使所述布线结构通过所述阻焊开口与外部结构电连接;
沿切割道切割所述传感器晶圆和所述基板,以得到多个所述传感器芯片的封装结构;
其中,在所述第一开口远离所述传感器芯片的一侧的至少部分所述晶圆衬底中制备第二开口之前,还包括:
通过所述第一开口对所述信号焊垫表面的氧化结构进行第一次刻蚀;其中,通过所述第一开口对所述信号焊垫表面的氧化结构进行第一次刻蚀,包括:通过所述第一掩膜结构对所述信号焊垫表面的氧化结构进行第一次刻蚀;
在所述第一开口远离所述传感器芯片的一侧的至少部分所述晶圆衬底中制备第二开口之后,还包括:
制备钝化结构,所述钝化结构覆盖所述第二开口暴露的所述基板、所述第二开口暴露的所述晶圆衬底的侧面、所述第一开口暴露的所述信号焊垫以及所述第二晶圆表面;
在所述钝化结构中制备第三开口,所述第三开口暴露所述信号焊垫表面未完全刻蚀的所述氧化结构;
通过所述第三开口对所述信号焊垫表面未完全刻蚀的所述氧化结构进行第二次刻蚀;或者通过所述第三开口对所述信号焊垫表面未完全刻蚀的所述氧化结构和所述信号焊垫进行刻蚀。
2.根据权利要求1所述的封装方法,其特征在于,制备布线结构,包括:
制备种子线路层,所述种子线路层通过所述第一开口与所述信号焊垫电连接;
制备金属线路层,所述金属线路层与所述种子线路层接触电连接。
3.根据权利要求1所述的封装方法,其特征在于,在所述第二晶圆表面制备第一开口之前,还包括:
从所述第二晶圆表面一侧减薄所述晶圆衬底。
4.根据权利要求1所述的封装方法,其特征在于,制备阻焊结构之后,还包括:
制备连接焊球,所述连接焊球通过所述阻焊开口与所述布线结构电连接。
5.一种传感器芯片的封装结构,根据权利要求1-4任一项所述的封装方法进行封装,其特征在于,包括:
对位贴合设置的基板和传感器晶圆,所述传感器晶圆包括晶圆衬底,所述晶圆衬底包括相对设置的第一晶圆表面和第二晶圆表面,所述第一晶圆表面设置有多个传感器芯片和信号焊垫,且所述第一晶圆表面位于朝向所述基板的一侧;所述信号焊垫的表面包括氧化结构;
第一开口,所述第一开口暴露所述信号焊垫;
第二开口,位于所述第一开口远离所述传感器芯片的一侧,所述第二开口暴露所述基板;
布线结构,通过所述第一开口并穿透至少部分所述氧化结构与所述信号焊垫电连接;
阻焊结构,覆盖所述第二开口暴露的所述基板以及所述晶圆衬底的侧面;且所述阻焊结构包括阻焊开口,所述阻焊开口暴露部分所述布线结构,以使所述布线结构通过所述阻焊开口与外部结构电连接。
6.根据权利要求5所述的封装结构,其特征在于,所述封装结构还包括:
钝化结构,覆盖所述第二开口暴露的所述基板、所述第二开口暴露的所述晶圆衬底的侧面以及所述第二晶圆表面。
7.根据权利要求5所述的封装结构,其特征在于,所述第一开口包括刻蚀槽和刻蚀通孔,所述刻蚀通孔位于所述刻蚀槽靠近所述基板的一侧。
8.根据权利要求5所述的封装结构,其特征在于,所述布线结构包括叠层设置的种子线路层和金属线路层;
所述种子线路层通过所述第一开口与所述信号焊垫电连接;
所述金属线路层与所述种子线路层接触电连接。
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Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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CN116721932B true CN116721932B (zh) | 2023-11-14 |
Family
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
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CN (1) | CN116721932B (zh) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104637967A (zh) * | 2015-02-13 | 2015-05-20 | 苏州晶方半导体科技股份有限公司 | 封装方法及封装结构 |
CN108511409A (zh) * | 2018-04-19 | 2018-09-07 | 苏州晶方半导体科技股份有限公司 | 半导体芯片的晶圆级封装方法及其封装结构 |
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CN108511409A (zh) * | 2018-04-19 | 2018-09-07 | 苏州晶方半导体科技股份有限公司 | 半导体芯片的晶圆级封装方法及其封装结构 |
CN110197835A (zh) * | 2019-07-05 | 2019-09-03 | 中国电子科技集团公司第五十八研究所 | 一种光电器件封装方法及封装结构 |
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
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