JP2023065325A - 半導体構造（ラップアラウンドコンタクトに対する強固な接続を有する埋め込みパワーレール） - Google Patents

半導体構造（ラップアラウンドコンタクトに対する強固な接続を有する埋め込みパワーレール） Download PDF

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Abstract

Figure 2023065325000001
【課題】機能ゲート構造とコンタクト構造との間の寄生容量を軽減する埋め込みパワーレールコンタクト構造（すなわち、埋め込みパワーレールコンタクト構造およびソース／ドレインコンタクト構造）を提供する必要がある。
【解決手段】第１電界効果トランジスタ（ＦＥＴ）のソース／ドレイン領域を包み、埋め込みパワーレールの表面に接触し、第２ＦＥＴのソース／ドレイン領域の表面に接触する隣接ソース／ドレインコンタクト構造の高さと比較して高さが低減されている埋め込みパワーレールコンタクト構造が提供される。埋め込みパワーレールコンタクト構造およびソース／ドレインコンタクト構造の両方が、負のテーパ形状を有し、すなわち、埋め込みパワーレールコンタクト構造およびソース／ドレインコンタクト構造の各々は、コンタクト構造の最上面からコンタクト構造の最下面へ外向きに傾斜する最外側壁を有する。
【選択図】図１

Description

本願は半導体技術に関し、より具体的には、第１電界効果トランジスタのソース／ドレイン領域を包み、埋め込みパワーレールの表面に接触し、隣接するソース／ドレインコンタクト構造の高さと比較して高さが低減されている埋め込みパワーレールコンタクト構造を含む半導体構造に関する。
集積回路など、複数の相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを含む構造を形成するとき、集積回路を設計および製造するための基本単位として、標準セルが使用され得る。標準セルは、１または複数の機能回路を形成するために使用され得、各標準セルは、同一のフットプリントを有し得る（例えば、標準フットプリントを有し得る）。複雑な回路およびコンポーネントを設計するときに標準セルを使用することにより、設計および製造コストを低減する。
使用中、半導体デバイスの各標準セルは、電力入力（Ｖｄｄ）およびグラウンド（Ｖｓｓ）接続を必要とする。その様々なコンポーネントに電力を供給するために、各標準セルは一般に、電力（Ｖｄｄ）を提供するために標準セルの活性層に電気接続されているパワーレールに連結される。いくつかの場合、電力（Ｖｄｄ）およびグラウンド（Ｖｓｓ）をそれぞれ提供するために、複数のパワーレールが各標準セルに提供され得る。
従来のパワーレールは、配線工程（ＢＥＯＬ）レベルにおいて形成される。スケールを改善し、信号ラインのルーティングの複雑性を低減するために、１つの方法は、ＢＥＯＬから離れるようにパワーレールを移動させ、能動デバイスの下に形成することである。１つの典型的構造は、典型的には半導体デバイスのシャロートレンチアイソレーション構造に組み込まれる埋め込みパワーレールである。埋め込みパワーレールは、ビア－埋め込みパワーレール（ＶＢＰＲ）コンタクト構造を利用して電界効果トランジスタ（ＦＥＴ）のソース／ドレイン領域に接続される。従来のＶＢＰＲコンタクト構造は、隣接するＦＥＴのソース／ドレイン領域に接触するソース／ドレインコンタクト構造に近接する。ＶＢＰＲコンタクト構造とソース／ドレインコンタクト構造との間の近接は、機能ゲート構造とコンタクト構造との間の寄生容量の増加を提供する。故に、機能ゲート構造とコンタクト構造との間の寄生容量を軽減する埋め込みパワーレールコンタクト構造（すなわち、埋め込みパワーレールコンタクト構造およびソース／ドレインコンタクト構造）を提供する必要がある。
機能ゲート構造とコンタクト構造との間の寄生容量を軽減する埋め込みパワーレールコンタクト構造（すなわち、埋め込みパワーレールコンタクト構造およびソース／ドレインコンタクト構造）を提供する必要がある。
第１電界効果トランジスタ（ＦＥＴ）のソース／ドレイン領域を包み、埋め込みパワーレールの表面に接触し、第２ＦＥＴのソース／ドレイン領域の表面に接触する隣接ソース／ドレインコンタクト構造の高さと比較して高さが低減されている埋め込みパワーレールコンタクト構造が提供される。埋め込みパワーレールコンタクト構造およびソース／ドレインコンタクト構造の両方が、負のテーパ形状を有し、すなわち、埋め込みパワーレールコンタクト構造およびソース／ドレインコンタクト構造の各々は、コンタクト構造の最上面からコンタクト構造の最下面へ外向きに傾斜する最外側壁を有する。そのようなコンタクト構造は、機能ゲート構造（すなわち、ＦＥＴのコンポーネント）とコンタクト構造との間の寄生容量を低減する。
本願の一態様において、半導体構造が提供される。一実施形態において、半導体構造は、第１ソース／ドレイン領域を有し半導体基板の第１アクティブエリアに位置する第１機能ゲート構造と、第２ソース／ドレイン領域を有し半導体基板の第２アクティブエリアに位置する第２機能ゲート構造とを備える。シャロートレンチアイソレーション構造は、半導体基板の第１アクティブエリアを半導体基板の第２アクティブエリアから分離する。埋め込みパワーレールは、シャロートレンチアイソレーション構造の最上面の下で、第１活性領域と第２アクティブ領域との間に位置する。埋め込みパワーレールおよび第１ソース／ドレイン領域に接触する、負のテーパ形状を有する埋め込みパワーレールコンタクト構造が存在する。第２ソース／ドレイン領域に接触する、負のテーパ形状を有するソース／ドレインコンタクト構造も存在し、ここで、埋め込みパワーレールコンタクト構造は、ソース／ドレインコンタクト構造の最上面から垂直方向にずれ、その下に位置する最上面を有する。
本願の別の態様において、半導体構造を形成する方法が提供される。一実施形態において、方法は、第１機能ゲート構造および第２機能ゲート構造の各ソース／ドレイン領域の物理的に露出した表面、および、第１機能ゲート構造と第２機能ゲート構造との間の領域に位置する埋め込みパワーレールの物理的に露出した表面に接触するコンタクト導電体材料層を少なくとも形成する段階を備える。コンタクト導電体材料層は次に、サブトラクティブ金属エッチングを利用してパターンされ、前身埋め込みパワーレールコンタクト構造およびソース／ドレインコンタクト構造を提供する。前身埋め込みパワーレールコンタクト構造は後にエッチングされ、ソース／ドレインコンタクト構造の高さと比較した低減された高さを有する埋め込みパワーレールコンタクト構造を提供する。
本願の例示的な半導体構造体の様々な断面図を説明するために本願において使用される切断線Ｘ－ＸおよびＹ－Ｙを含むナノシートスタックのペアの一部の上に延在する複数のゲート構造を備えるレイアウトを示すダイアグラムである。
本願の一実施形態において採用され得る例示的構造の図１に示されるＸ－Ｘを通る断面図であり、例示的構造は、半導体基板の表面上に位置する材料スタックの隣接するペアと、各材料スタックを含む半導体基板のアクティブエリアを互いに分離するシャロートレンチアイソレーション構造と、シャロートレンチアイソレーション構造内に位置する埋め込みパワーレールとを含み、各材料スタックは、交互の犠牲半導体材料層および半導体チャネル材料層を含む。 本願の一実施形態において採用され得る例示的構造の図１に示されるＹ－Ｙを通る断面図であり、例示的構造は、半導体基板の表面上に位置する材料スタックの隣接するペアと、各材料スタックを含む半導体基板のアクティブエリアを互いに分離するシャロートレンチアイソレーション構造と、シャロートレンチアイソレーション構造内に位置する埋め込みパワーレールとを含み、各材料スタックは、交互の犠牲半導体材料層および半導体チャネル材料層を含む。
各材料スタックの物理的に露出した表面上の複数の犠牲ゲート構造を形成した後の、図２Ａに示される例示的構造の断面図である。 各材料スタックの物理的に露出した表面上の複数の犠牲ゲート構造を形成した後の、図２Ｂに示される例示的構造の断面図である。
各材料スタックを、交互の犠牲半導体材料ナノシートおよび半導体チャネル材料ナノシートを含むナノシート材料スタックに変換し、各犠牲半導体材料ナノシートをリセッシング（ｒｅｃｅｓｓｉｎｇ）して間隙を形成し、各間隙内に内部スペーサを形成し、犠牲ゲート構造の各側上にソース／ドレイン領域を形成し、各ソース／ドレイン領域上に層間誘電体材料を形成した後の、図３Ａに示される例示的構造の断面図である。 各材料スタックを、交互の犠牲半導体材料ナノシートおよび半導体チャネル材料ナノシートを含むナノシート材料スタックに変換し、各犠牲半導体材料ナノシートをリセッシングして間隙を形成し、各間隙内に内部スペーサを形成し、犠牲ゲート構造の各側上にソース／ドレイン領域を形成し、各ソース／ドレイン領域上に層間誘電体材料を形成した後の、図４Ｂに示される例示的構造の断面図である。
各犠牲ゲート構造を除去して各ナノシート材料スタックを露出し、リセッシングした各犠牲半導体材料ナノシートを除去してゲートキャビティを形成して各半導体チャネル材料ナノシートを懸架し、ゲートキャビティの容積において機能ゲート構造を形成した後の、図４Ａに示される例示的構造の断面図である。 各犠牲ゲート構造を除去して各ナノシート材料スタックを露出し、リセッシングした各犠牲半導体材料ナノシートを除去してゲートキャビティを形成して各半導体チャネル材料ナノシートを懸架し、ゲートキャビティの容積において機能ゲート構造を形成した後の、図４Ｂに示される例示的構造の断面図である。
層間誘電体材料層およびシャロートレンチアイソレーション構造の上部を除去して埋め込みパワーレールを露出した後の、図５Ａに示される例示的構造の断面図である。 層間誘電体材料層およびシャロートレンチアイソレーション構造の上部を除去して埋め込みパワーレールを露出した後の、図５Ｂに示される例示的構造の断面図である。
各ソース／ドレイン領域の物理的に露出した表面および埋め込みパワーレールの物理的に露出した表面に接触するコンタクト導電体材料層を少なくとも形成した後の、図６Ａに示される例示的構造の断面図である。 各ソース／ドレイン領域の物理的に露出した表面および埋め込みパワーレールの物理的に露出した表面に接触するコンタクト導電体材料層を少なくとも形成した後の、図６Ｂに示される例示的構造の断面図である。
コンタクト導電体材料層をパターニングして、前身埋め込みパワーコンタクト構造およびソース／ドレインコンタクト構造を提供した後の、図７Ａに示される例示的構造の断面図である。 コンタクト導電体材料層をパターニングして、前身埋め込み電力コンタクト構造およびソース／ドレインコンタクト構造を提供した後の、図７Ｂに示される例示的構造の断面図である。
別の層間誘電体材料層を形成した後の、図８Ａに示される例示的構造の断面図である。 別の層間誘電体材料層を形成した後の、図８Ｂに示される例示的構造の断面図である。
前身埋め込みパワーレールコンタクト構造をリセッシングして（ソース／ドレインコンタクト構造はリセッシングしない）埋め込みパワーレールコンタクト構造を提供した後の、図９Ａに示される例示的構造の断面図であり、埋め込みパワーレールコンタクト構造は、ソース／ドレインコンタクト構造の高さと比較して、低減された高さを有する。 前身埋め込みパワーレールコンタクト構造をリセッシングして（ソース／ドレインコンタクト構造はリセッシングしない）埋め込みパワーレールコンタクト構造を提供した後の、図９Ｂに示される例示的構造の断面図であり、埋め込みパワーレールコンタクト構造は、ソース／ドレインコンタクト構造の高さと比較して、低減された高さを有する。
インターコネクト構造を形成した後の、図１０Ａに示される例示的構造の断面図であり、インターコネクト構造は、インターコネクト誘電体材料層に組み込まれた導電構造を含み、導電構造の１つは、ソース／ドレインコンタクト構造の表面に接触する。 インターコネクト構造を形成した後の、図１０Ｂに示される例示的構造の断面図であり、インターコネクト構造は、インターコネクト誘電体材料層に組み込まれた導電構造を含み、導電構造の１つは、ソース／ドレインコンタクト構造の表面に接触する。
次に、以下の議論および本願に付随する図面を参照することにより、本願をより詳細に説明する。本願の図面は、例示の目的のみのために提供され、したがって、図面は縮尺通りに描かれているわけではないことに留意されたい。また、同様の対応する要素は、同様の参照番号によって参照されることに留意されたい。
以下の説明では、本願の様々な実施形態の理解をもたらすために、特定の構造、コンポーネント、材料、寸法、処理段階、および、技法など、非常に多くの具体的詳細が記載される。しかしながら、当業者であれば、本願の様々な実施形態が、これらの具体的な詳細無しで実施され得ることを理解するであろう。他の場合において、本願を不明瞭にすることを回避するべく、既知の構造または処理段階が詳細に説明されない。
層、領域または基板としての要素が別の要素の「上（ｏｎ）」または「上方（ｏｖｅｒ）」にあると称されるとき、それは直接当該他の要素上にあり得る、または、介在する要素がまた存在し得ることが、理解されるであろう。対照的に、要素が別の要素の「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」または「直接上方に（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」あると称されるとき、介在する要素の存在はない。要素が別の要素の「下方」または「下」であると称されるとき、その要素は、他の要素のすぐ下方にあり得るか、または、介在する要素が存在し得ることも理解されたい。対照的に、要素が別の要素の「すぐ下方」または「すぐ下」であると称されるとき、介在する要素は存在しない。
まず図１を参照すると、半導体ナノシートＮＳのペアの一部の上に延在する複数のゲート構造ＧＳを含むレイアウトを示すダイアグラムが提供される。半導体ナノシートＮＳは半導体チャネル材料構造として採用される。図１は、本願の例示的な半導体構造の様々な断面図を説明するために本願において使用される切断線Ｘ－ＸおよびＹ－Ｙを含む。切断線Ｘ－Ｘはナノシートスタックの１つを通り、切断線Ｙ－Ｙは、２つの隣接するゲート構造ＧＳの間に位置する領域に位置する。
本願において半導体ナノシートＮＳが説明され、示されるが、本願は、他のタイプの半導体チャネル材料構造が採用されるとき、等しく正常に動作する。本願において採用され得る例示的な半導体チャネル材料構造は、半導体ナノシート（例えば、垂直にスタックされた半導体チャネル材料ナノシートを含む）、半導体ナノワイヤ（例えば、垂直にスタックされた半導体ナノワイヤを含む）、半導体フィン、または、任意の他の同様の半導体チャネル材料構造を含み得る。半導体チャネル材料構造は、例えば、ケイ素（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）合金、炭化シリコンゲルマニウム（ＳｉＧｅＣ）合金、ゲルマニウム（Ｇｅ）、ＩＩＩ／Ｖ化合物半導体、ＩＩ／ＶＩ化合物半導体、または、少なくとも２種類の半導体材料を含む多層スタック（例えば、ＳｉおよびＳｉＧｅの多層スタック）などの少なくとも１つの半導体材料を含む。本願は、半導体チャネル材料構造が半導体基板の上部であるとき、動作を許容する。
半導体ナノシートが採用されるとき、少なくとも１つの半導体ナノシートと、少なくとも１つの半導体ナノシートの物理的に露出した表面上に形成される機能ゲート構造とを備えるナノシートデバイスが提供される。半導体フィンが採用されるとき、少なくとも１つの半導体フィンと、少なくとも１つの半導体フィンの物理的に露出した表面上に形成される機能ゲート構造とを含むフィンＦＥＴデバイスが提供される。半導体ナノワイヤが採用されるとき、少なくとも１つの半導体ナノワイヤと、少なくとも１つの半導体ワイヤの物理的に露出した表面上に形成される機能ゲート構造とを含む半導体ナノワイヤデバイスが提供される。半導体基板が半導体チャネル構造として採用されるとき、半導体基板の半導体材料表面上に位置する機能ゲート構造を含む平坦半導体デバイスが提供される。
ここで図２Ａおよび図２Ｂを参照すると、本願の一実施形態において採用され得る例示的構造の図１にそれぞれ示されるＸ－ＸおよびＹ－Ｙを通る断面図が示される。例示的構造は、半導体基板１０の表面上に位置する材料スタックの隣接するペアＭＳ１およびＭＳ２を含む。ＭＳ１は第１材料スタックを示し、ＭＳ２は第２材料スタックを示す。２つの材料スタックが本願において説明され、示されるが、本願は、２つの材料スタックのみを使用することに限定されるものではない。２つの材料スタックは、本願において採用され得る材料スタックの最低数を表す。
第１材料スタックＭＳ１および第２材料スタックＭＳ２の各々は、半導体基板１０のアクティブエリアに位置し、半導体基板１０の各アクティブエリアは、異なるデバイス領域を示す。第１材料スタックＭＳ１および第２材料スタックＭＳ２の各々は、交互の犠牲半導体材料層１４および半導体チャネル材料層１６を含む。第１材料スタックＭＳ１および第２材料スタックＭＳ２の各々の中の犠牲半導体材料層１４の数および半導体チャネル材料層１６の数は同一である。すなわち、第１材料スタックＭＳ１および第２材料スタックＭＳ２の各々は、ｎ個の犠牲半導体層１４およびｎ個の半導体チャネル材料層１６を含み、ｎは１から開始する整数である。一例として、第１材料スタックＭＳ１および第２材料スタックＭＳ２の各々は、３つの犠牲半導体材料層１４および３つの半導体チャネル材料層１６を含む。
本願のいくつかの実施形態において、図２Ａおよび図２Ｂに示されるように、任意選択のプレースホルダ材料層１２が、第１材料スタックＭＳ１と半導体基板１０の第１アクティブエリアとの間、および、第２材料スタックＭＳ２と半導体基板１０の第２アクティブエリアとの間に各々位置し得る。他の実施形態において、任意選択のプレースホルダ材料層１２は省略され得る。
図２Ａおよび図２Ｂに示される例示的構造は更に、第１材料スタックＭＳ１を含む半導体基板１０の第１アクティブエリアを、第２材料ＭＳ２を含む半導体基板１０の第２アクティブエリアから分離するシャロートレンチアイソレーション（ＳＩＴ）構造１８を含む。埋め込みパワーレール２２は、第１材料スタックＭＳ１を含む半導体基板１０の第１アクティブエリアを、第２材料ＭＳ２を含む半導体基板１０の第２アクティブエリアから分離するシャロートレンチアイソレーション構造１８の中に位置する。
いくつかの実施形態において、更なる処理中の損傷から第１および第２エリアを保護する保護スペーサ２０は、埋め込みパワーレール２２と、第１材料スタックＭＳ１（または第２材料スタックＭＳ２）を含む半導体基板１０の第１アクティブエリアを埋め込みパワーレール２２から分離するシャロートレンチアイソレーション構造１８とを含むトレンチの側壁に沿って位置し得る。図２Ｂに示されるように、保護スペーサ２０は、半導体基板１０と、第１材料スタックＭＳ１（または第２材料スタックＭＳ２）を含む半導体基板１０の第１アクティブエリアを埋め込みパワーレール２２から分離するシャロートレンチアイソレーション構造１８との両方の最上面より上に延在する高さを有する。図２Ｂに更に示されるように、保護スペーサ２０は、第１材料スタックＭＳ１の側壁の下部上、および、第２材料スタックＭＳ２の側壁の下部上に位置し得る。
半導体基板１０は、半導体チャネル材料構造について上で言及された半導体材料の１つから構成され得る。一実施形態において（本願の図面に図示される）、半導体基板は全体として、少なくとも１種類の半導体材料から構成される。そのような一実施形態において、半導体基板１０は、バルク半導体基板と称され得る。他の実施形態において（本願の図面において不図示）、半導体基板１０は、第１半導体材料層と、例えば二酸化ケイ素もしくは窒化ホウ素またはその組み合わせなどの埋め込み絶縁層と、上部半導体材料層とから構成され得る。そのような一実施形態において、半導体基板１０は、絶縁体上半導体基板と称され得る。
任意選択のプレースホルダ材料層１２は、半導体基板１０の上部半導体材料一部とは組成的に異なる半導体材料、ならびに、第１材料スタックＭＳ１および第２材料スタックＭＳ２の各々に存在する交互の犠牲半導体材料層１４および半導体チャネル材料層１６から構成され得る。一例において、半導体基板１０および半導体チャネル材料層１６の上部半導体材料部分がケイ素から構成されるとき、犠牲半導体材料層１４は、第１ゲルマニウム含有量（例えば、３０原子パーセントのゲルマニウムなど）を有するシリコンゲルマニウム合金から構成され、任意選択のプレースホルダ材料層１２は、第１ゲルマニウム含有量とは異なる第２ゲルマニウム含有量（例えば、６０原子パーセントのゲルマニウムなど）を有するシリコンゲルマニウム合金から構成され得る。
第１材料スタックＭＳ１および第２材料スタックＭＳ２における各犠牲半導体材料層１４は、第１半導体材料から構成され、一方、第１材料スタックＭＳ１および第２材料スタックＭＳ２における各半導体チャネル材料層１６は、第１半導体材料とは組成的に異なる第２半導体材料から構成される。いくつかの実施形態において、第１材料スタックＭＳ１および第２材料スタックＭＳ２における各半導体チャネル材料層１６を提供する第２半導体材料は、ｎ型ＦＥＴデバイスのために高いチャネルモビリティを提供することが可能な半導体材料である。他の実施形態において、第１材料スタックＭＳ１および第２材料スタックＭＳ２における各半導体チャネル材料層１６を提供する第２半導体材料は、ｐ型ＦＥＴデバイスのために高いチャネルモビリティを提供可能な半導体材料である。
第１材料スタックＭＳ１および第２材料スタックＭＳ２における各犠牲半導体材料層１４を提供する第１半導体材料、ならびに、第１材料スタックＭＳ１および第２材料スタックＭＳ２における各半導体チャネル材料層１６を提供する第２半導体材料は、半導体チャネル材料構造について上で言及された半導体材料の１つを含み得る。本願において、各犠牲半導体材料層１４を提供する第１半導体材料は、少なくとも半導体基板１０の最上半導体材料部分と組成的に同一であり得るか、または、組成的に異なり得る。任意選択のプレースホルダ材料層１２が存在するとき、各犠牲半導体材料層１４を提供する第１半導体材料は、任意選択のプレースホルダ材料層１２と組成的に異なる。典型的には、各犠牲半導体材料層１４を提供する第１半導体材料は、少なくとも半導体基板１０の最上半導体材料部分と組成的に異なる。各半導体チャネル材料層１６を提供する第２半導体材料は、少なくとも半導体基板１０の最上半導体材料部分と組成的に同一であり得るか、または、組成的に異なり得る。任意選択のプレースホルダ材料層１２が存在するとき、各半導体チャネル材料層１６を提供する第２半導体材料は、任意選択のプレースホルダ材料層１２と組成的に異なる。典型的には、各半導体チャネル材料層１６を提供する第２半導体材料は、少なくとも半導体基板１０の最上半導体材料部分と組成的に同一である。一例において、半導体基板１０はケイ素から構成され、各犠牲半導体材料層１４を提供する第１半導体材料はシリコンゲルマニウム合金から構成され、各半導体チャネル材料層１６を提供する第２半導体材料はケイ素から構成される。各犠牲半導体材料層１４を提供する第１半導体材料が、各半導体チャネル材料層１６を提供する第２半導体材料と組成的に異なる限り、半導体材料の他の組み合わせが可能である。
シャロートレンチアイソレーション構造１８は、例えば、二酸化ケイ素、窒化ケイ素、または酸窒化ケイ素などのトレンチ誘電体材料から構成され得る。いくつかの実施形態において（本願の図面において不図示）、薄い誘電体ライナ（例えば窒化ケイ素ライナなど）が、ＳＴＩ構造１８の側壁および最下面に沿って形成され得る。
保護スペーサ２０は、トレンチ誘電体材料と組成的に異なる任意の誘電体スペーサ材料から構成され得る。保護スペーサ２０を提供する誘電体スペーサ材料は、例えば、窒化ケイ素、窒化ケイ素・ホウ素・炭素、もしくは、Ｓｉ、Ｏ、ＣおよびＮの原子を含む誘電体などの窒化ケイ素系誘電体材料、例えば、炭化ケイ素、もしくは、Ｓｉ、Ｃ、およびＯの原子を含む誘電体などの炭化ケイ素系誘電体材料、または、例えば二酸化ケイ素などの任意の他の誘電体材料を含み得るが、これに限定されるものではない。
埋め込みパワーレール２２は、埋め込みパワーレール導電材料から構成される。埋め込みパワーレール２２を提供するのに使用され得る例示的な埋め込みパワーレール導電材料は、タングステン（Ｗ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、白金（Ｐｔ）、ロジウム（Ｒｈ）、または、パラジウム（Ｐｄ）を含むが、これらに限定されるものではなく、薄い金属接着層（ＴｉＮ、ＴａＮなど）は典型的には、導電性金属堆積の前に形成される。明確にするために、金属接着層は、本願の図面において別に示されない。
図２Ａおよび図２Ｂに示される例示的構造は、当業者に既知の技法を利用して形成され得る。一例において、図２Ａおよび図２Ｂに示される例示的構造は、まず、任意選択のプレースホルダ材料層１２ならびに第１材料スタックＭＳ１および第２材料スタックＭＳ２を半導体基板１０の表面上に形成することによって形成され得る。なお、任意選択のプレースホルダ材料層１２ならびに第１材料スタックＭＳ１および第２材料スタックＭＳ２の形成は、まず、任意選択のプレースホルダ材料のブランケット層をエピタキシャル成長させ、その後、犠牲半導体材料および半導体チャネル材料の交互のブランケット層を成長させることを含み得る。一例において、任意選択のプレースホルダ材料のブランケット層、ならびに、犠牲半導体材料および半導体チャネル材料の交互のブランケット層は、エピタキシャル成長を利用して堆積され得る。任意選択のプレースホルダ材料のブランケット層ならびに犠牲半導体材料および半導体チャネル材料の交互のブランケット層は次に、リソグラフィおよびエッチングによってパターニングされ、任意選択のプレースホルダ材料層１２ならびに第１材料スタックＭＳ１および第２材料スタックＭＳ２を形成する。エッチングは、任意選択のプレースホルダ材料のブランケット層、犠牲半導体材料および半導体チャネル材料の交互のブランケット層を通過し、半導体基板１０の上部分に届き、少なくとも、第１材料スタックＭＳ１を含むアクティブエリアと第２材料スタックＭＳ２を含むアクティブエリアとの間にＳＴＩトレンチを形成する。
次に、第１材料スタックＭ１を含む第１アクティブエリアと、第２材料スタックＭＳ２を含む第２アクティブエリアとの間に配置されるＳＴＩトレンチの側壁内に、または、側壁に沿って、保護スペーサ２０が形成される。保護スペーサ２０は、スペーサ誘電体材料の堆積、および、それに続くスペーサエッチングによって形成され得る。保護スペーサ２０は、図２Ｂに示される形状のピラーであり得る。スペーサ誘電体材料の堆積は、化学気相成長（ＣＶＤ）、プラズマ拡張化学気相成長（ＰＥＣＶＤ）、物理気相堆積（ＰＶＤ）または原子層堆積（ＡＬＤ）を含み得るが、これらに限定されるものではない。スペーサエッチングは反応性イオンエッチング（ＲＩＥ）を含み得る。不要な保護スペーサ２０は、リソグラフィおよびエッチングプロセスによって除去され得る。
第１材料スタックＭ１および第２材料スタックＭＳ２と、第１材料スタックＭＳ１および第２材料スタックＭＳ２に横方向に隣接して位置するエリアとの間に位置するＳＴＩトレンチの残りの容積は次に、トレンチ誘電体材料で充填される。平坦化プロセス（例えば化学機械研磨（ＣＭＰ）など）もしくは高密度化プロセスまたはその組み合わせは、トレンチ充填プロセスの後に実行され得る。第１材料スタックＭ１と第２材料スタックＭＳ２との間に位置するトレンチ誘電体材料は次に、半導体基板１０の最上面の下にリセッシングされる。
埋め込みパワーレール２２は次に、第１材料スタックＭ１を含む第１アクティブエリアと第２材料スタックＭＳ２を含む第２アクティブエリアとの間に位置する、リセッシングされたトレンチ誘電体材料上に形成される。埋め込みパワーレール２２の形成は、埋め込みパワーレール導電材料の堆積、および、それに続く、リセスエッチングを含む。埋め込みパワーレール導電材料を形成するために使用され得る例示的な堆積プロセスは、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、スパッタリング、または、めっきを含むが、これらに限定されるものではない。リセスエッチングは、堆積された埋め込みパワーレール導電材料の高さを下げ、故に、半導体基板１０の最上面の下に位置する最上面を有する埋め込みパワーレール２２を提供する。追加のトレンチ誘電体材料が次に、埋め込みパワーレール２２上に形成され、図２Ｂに示される構造を提供する。半導体基板１０の第１アクティブエリアと第２アクティブエリアとの間に形成されるＳＴＩ構造１８は、下部および上部を有し、それらの間に埋め込みパワーレール２２が挟まれる。いくつかの実施形態において、埋め込みパワーレール２２の底面は、ＳＴＩ構造１８より更に深いことがあり得、半導体基板１０に存在し得る（不図示）。この場合、追加の誘電体ライナは、埋め込みパワーレール２２を半導体基板１０から分離する必要がある。
ここで図３Ａおよび図３Ｂを参照すると、各材料スタック（すなわち、第１材料スタックＭＳ１および第２材料スタックＭＳ２）の物理的に露出した表面上に複数の犠牲ゲート構造２４を形成した後の、図２Ａおよび図２Ｂにそれぞれ示される例示的構造が示される。例示的な実施形態において、各犠牲ゲート構造２４は広がっている（ｓｔｒａｄｄｌｅｓ ｏｖｅｒ）（すなわち、第１材料スタックＭＳ１および第２材料スタックＭＳ２の側壁上および最上面上に存在する）。一例として、３つの犠牲ゲート構造２４が示される。３つの犠牲ゲート構造２４が示されるが、本願は、３より少ない（すなわち、１または２）、または、３より多い（すなわち、４、５、６など）犠牲ゲート構造２４が形成されるときも機能する。各犠牲ゲート構造２４は、その上に配置された犠牲ゲートキャップ２６を含み得る。各犠牲ゲート構造２４は更に、その側壁に沿って配置された誘電体スペーサ２８を含み、誘電体スペーサ２８はまた、第１材料スタックＭＳ１および第２材料スタックＭＳ２の側壁上に存在する。
少なくとも１つの犠牲ゲート構造２４は、犠牲ゲート誘電体材料（例えば二酸化ケイ素など）および犠牲ゲート材料（例えばポリシリコンまたは金属など）のブランケット層を堆積することによって形成され得る。例えば窒化ケイ素などの犠牲ゲートキャップ２６を提供するために使用される誘電体ハードマスク材料のブランケット層が犠牲ゲート材料上に堆積され得る。誘電体ハードマスク材料、犠牲ゲート材料および犠牲ゲート誘電体材料のブランケット層の堆積は、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、ＡＬＤ、または、そのような堆積プロセスの任意の組み合わせを含むが、これらに限定されるものではない。犠牲ゲート誘電体材料、犠牲ゲート材料、およびハードマスク材料のブランケット層を形成した後に、パターニングプロセス（リソグラフィおよびエッチングを含む）が使用され、ハードマスク材料のブランケット層を犠牲ゲートキャップ２６に変換し、犠牲ゲート誘電体材料および犠牲ゲート誘電体材料のブランケット層を犠牲ゲート構造２４に変換する。
犠牲ゲート構造２４を形成した後に、任意選択のプレースホルダ材料層１２が選択的に除去され、第１材料スタックＭＳ１および第２材料スタックＭＳ２の最下部に空間を形成する。次に、誘電体スペーサ材料の堆積、および、それに続くスペーサエッチングによって、誘電体スペーサ２８が形成される。誘電体スペーサ２８を提供する誘電体スペーサ材料は、二酸化ケイ素または窒化ケイ素を含み得る。誘電体スペーサ２８はまた、第１材料スタックＭＳ１および第２材料スタックＭＳ２の最下部の空間を充填し、下部誘電体絶縁層３０を形成する。なお、第１材料スタックＭＳ１および第２材料スタックＭＳ２の対向する側壁に沿って形成される誘電体スペーサ２８は、保護スペーサ２０の最上面に位置する。第１材料スタックＭＳ１および第２材料スタックＭＳ２の対向しない側壁に沿って、誘電体スペーサ２８がＳＴＩ構造１８上に形成される。
ここで図４Ａおよび図４Ｂを参照すると、各材料スタック（すなわち、第１材料スタックＭＳ１および第２材料スタックＭＳ２）を、交互の犠牲半導体材料ナノシート１４ＮＳおよび半導体チャネル材料ナノシート１６ＮＳを含むナノシート材料スタック（すなわち、第１ナノシートスタックおよび第２ナノシート材料スタック）に変換し、各犠牲半導体材料ナノシート１４ＮＳをリセッシングして間隙（不図示）を形成し、各間隙に内部スペーサ３２を形成し、犠牲ゲート構造２４の各側にソース／ドレイン領域３４を形成し、各ソース／ドレイン領域３６上に層間誘電体材料３６を形成した後の、それぞれ図３Ａおよび図３Ｂに示された例示的構造が示される。
各材料スタック（すなわち第１材料スタックＭＳ１および第２材料スタックＭＳ２）を、ナノシート材料スタック（すなわち、交互の犠牲半導体材料ナノシート１４ＮＳおよび半導体チャネル材料ナノシート１６ＮＳを含む第１ナノシートスタックおよび第２ナノシート材料スタック）に変換することは、犠牲ゲート構造２４および誘電体スペーサ２８を組み合わせエッチングマスクとして利用するパターニングプロセスを含む。パターニングは、各エッチングマスクの下にある第１材料スタックＭＳ１および第２材料スタックＭＳ２の部分を維持しながら、エッチングマスクによって保護されていない第１材料スタックＭＳ１および第２材料スタックＭＳ２の物理的に露出した部分を除去するエッチングプロセスを含む。エッチングマスクの下に位置する第１材料スタックＭＳ１の維持された部分は、交互の犠牲半導体材料ナノシート１４ＮＳの第１ナノシートスタック（すなわち、各犠牲半導体材料層１４の残り部分）および半導体チャネル材料ナノシート１６ＮＳ（半導体チャネル材料層１６の残り部分）である。エッチングマスクの下に位置する第２材料スタックＭＳ２の維持された部分は、交互の犠牲半導体材料ナノシート１４ＮＳ（すなわち、各犠牲半導体材料層１４の維持された部分）および半導体チャネル材料ナノシート１６ＮＳ（半導体チャネル材料層１６の残り部分）の第２ナノシートスタックである。エッチングは、任意選択のプレースホルダ材料層１２が採用された場合、下部誘電体絶縁層３０で停止し、または、任意選択のプレースホルダ材料層１２が採用されない場合、半導体基板１０の表面で停止する。
交互の犠牲半導体材料ナノシート１４ＮＳおよび半導体チャネル材料ナノシート１６ＮＳの第１および第２ナノシートスタックを画定した後に、各犠牲半導体材料ナノシート１４ＮＳの端部分がリセッシングされて間隙を形成する（不図示）。リセッシングさせることは横方向エッチングプロセスを含む。次に、各犠牲半導体材料ナノシート１４ＮＳをリセッシングすることによって作成された間隙に内部スペーサ３２が形成される。内部スペーサ３２の形成は、別の誘電体スペーサ材料のコンフォーマル堆積、および、それに続く等方性エッチングを含む。別の誘電体スペーサ材料は、誘電体スペーサ２８を提供する誘電体スペーサ材料と組成的に同一であり得るか、または、組成的に異なり得る。
内部スペーサ３２の形成後、ソース／ドレイン領域３４が形成される。本明細書において使用される場合、「ソース／ドレイン」領域は、後の配線およびＦＥＴの動作中の電圧の印加に応じてソース領域またはドレイン領域であり得る。ソース／ドレイン領域３４は、各半導体チャネル材料ナノシートの最外側壁と直接物理的に接触する側壁を有する。ソース／ドレイン領域３４は、下部誘電体絶縁層３０の表面上に形成される。ソース／ドレイン領域３４は、半導体材料およびドーパントを含む。各ソース／ドレイン領域３４を提供する半導体材料は、半導体チャネル材料構造について上で言及された半導体材料の１つを含み得る。ソース／ドレイン領域３４を提供する半導体材料は、各半導体チャネル材料ナノシート１６ＮＳと組成的に同一であり得るか、または、組成的に異なり得る。しかしながら、ソース／ドレイン領域３４を提供する半導体材料は、リセッシングした各犠牲半導体材料ナノシート１４ＮＳと組成的に異なる。
各ソース／ドレイン領域３４に存在するドーパントは、ｐ型ドーパントまたはｎ型ドーパントのいずれかであり得る。「ｐ型」という用語は、価電子の欠乏を生じさせる、真性半導体に対する不純物の追加を指す。ケイ素含有半導体材料において、ｐ型ドーパントすなわち不純物の例は、ホウ素、アルミニウム、ガリウムおよびインジウムを含むが、これに限定されるものではない。「ｎ型」とは、自由電子を真性半導体に付与する不純物の追加を指す。ケイ素含有半導体材料において、ｎ型ドーパントすなわち不純物の例は、アンチモン、ヒ素、およびリンを含むが、これらに限定されるものではない。一例において、各ソース／ドレイン領域３４は、４×１０２０原子／ｃｍ３～３×１０２１原子／ｃｍ３のドーパント濃度を有し得る。一例において、各ソース／ドレイン領域３４は、リンドープケイ素から構成される。
各ソース／ドレイン領域３４は、エピタキシャル成長プロセス中にドーパントが存在するエピタキシャル成長によって形成され得る。ソース／ドレイン領域３４は、各半導体チャネル材料ナノシート１６５ＮＳから横方向に外向きに成長する。ソース／ドレイン領域３４の各々の高さを低減するために、リセスエッチングが任意選択で採用され得る。
ソース／ドレイン領域３４の形成後、層間誘電体（ＩＬＤ）材料層３６が形成され、ＩＬＤ材料層３６は犠牲ＩＬＤ材料層である。ＩＬＤ材料層３６は、例えば、酸化ケイ素、窒化ケイ素、非ドープケイ酸塩ガラス（ＵＳＧ）、フルオロケイ酸ガラス（ＦＳＧ）、ホウリンケイ酸ガラス（ＢＰＳＧ）、スピンオン低誘電率誘電体層、化学気相成長（ＣＶＤ）低誘電率誘電体層、または、それらの任意の組み合わせを含む誘電体材料から構成され得る。本願を通して使用される「低誘電率（ｌｏｗ－ｋ）」という用語は、４．０より小さい誘電定数を有する誘電体材料を示す（別段の定めが無い限り、本明細書において言及されるすべての誘電定数は、真空に対するものである）。不図示であるが、ＩＬＤ材料層３６は、例えば、窒化ケイ素および二酸化ケイ素など、順に重ねてスタックされた少なくとも２つの異なる誘電体材料を含む多層構造を含み得る。ＩＬＤ材料層３６は、例えば、ＣＶＤ、ＰＥＣＶＤ、またはスピンオンコーティングなどの堆積プロセスによって形成され得る。平坦化プロセスは、ＩＬＤ材料層３６を提供する誘電体材料の堆積後に実行され得る。この平坦化プロセスにより、各犠牲ゲート構造２４の最上面を物理的に露出し、各誘電体スペーサ２８の上部を除去し、存在する場合、任意選択の犠牲ゲートキャップ２６を除去する。図４Ｂに示されるソース／ドレイン領域において、誘電体スペーサ２８の上部が除去されて、各ソース／ドレイン領域３４の上部側壁部分を露出する。
ここで図５Ａおよび図５Ｂを参照すると、各犠牲ゲート構造２４を除去して各ナノシート材料スタックを露出し、リセッシングされた各犠牲半導体材料ナノシート１４ＮＳを除去してゲートキャビティ（不図示）を形成して各半導体チャネル材料ナノシート１６ＮＳを懸架（ｓｕｓｐｅｎｄ）し、ゲートキャビティの容積内に機能ゲート構造３８を形成した後の、それぞれ図４Ａおよび図４Ｂに示される例示的構造が示される。
犠牲ゲート構造２４の除去は、犠牲ゲート構造２４の除去において選択的である１または複数のエッチングプロセスを含み得る。リセッシングされた犠牲半導体材料ナノシート１４ＮＳをナノシートスタックから除去することは、半導体チャネル材料ナノシート１６ＮＳとは対照的に、犠牲半導体材料ナノシート１４ＮＳを除去することにおいて選択的であるエッチングを利用して実行され得る。例えば、エッチングは、Ｓｉ半導体チャネル材料ナノシートとは対照的に、ＳｉＧｅ犠牲半導体材料ナノシートを選択的に除去するために使用され得る。
次に、機能ゲート構造３８が各ゲートキャビティに形成される。機能ゲート構造３８は、少なくともゲート誘電体材料層およびゲート電極を含み、その両方とも、本願の図面において個別に示されない。いくつかの実施形態において、機能ゲート構造３８は、懸架された半導体チャネル材料ナノシート１６ＮＳの所与の垂直スタック内の各半導体チャネル材料ナノシート１６ＮＳを包み得る。知られているように、機能ゲート構造３８のゲート誘電体材料層は、各半導体チャネル材料構造の物理的に露出した部分と直接接触し、ゲート電極はゲート誘電体材料層上に位置する。いくつかの実施形態において、機能ゲート構造３８は、ゲート誘電体材料層とゲート電極との間に配置された仕事関数金属（ＷＦＭ）層を含む。いくつかの実施形態において、ゲートキャップ４０は、リセッシングされた機能ゲート構造３８の上に位置する。他の実施形態において、ゲートキャップは省略される。
機能ゲート構造３８は、ゲート誘電体材料およびゲート電極材料の連続層を各ゲートキャビティの内側および外側に形成することを含む。ゲート誘電体材料の連続層は、酸化ケイ素、または、酸化ケイ素より大きい誘電定数を有する誘電体材料（そのような誘電体材料は、高誘電率ゲート誘電体材料と称され得る）を含み得る。高誘電率ゲート誘電体材料の説明のための例には、例えば、二酸化ハフニウム（Ｈｆ０２）、ハフニウムシリコン酸化物（ＨｆＳｉＯ）、ハフニウム酸窒化ケイ素（ＨｆＳｉＯ）、酸化ランタン（Ｌａ２Ｏ３）、ランタンアルミニウム酸化物（ＬａＡｌＯ３）、二酸化ジルコニウム（ＺｒＯ２）、ジルコニウムシリコン酸化物（ＺｒＳｉＯ４）、ジルコニウムシリコン酸窒化物（ＺｒＳｉＯｘＮｙ）、酸化タンタル（ＴａＯｘ）、酸化チタン（ＴｉＯ）、バリウムストロンチウムチタン酸化物（ＢａＯ６ＳｒＴｉ２）、バリウムチタン酸化物（ＢａＴｉＯ３）、ストロンチウムチタン酸化物（ＳｒＴｉＯ３）、酸化イットリウム（Ｙｂ２Ｏ３）、酸化アルミニウム（Ａｌ２Ｏ３）、タンタル酸鉛スカンジウム（Ｐｂ（Ｓｃ，Ｔａ）Ｏ３）もしくはニオブ酸鉛亜鉛（Ｐｂ（Ｚｎ，Ｎｂ）Ｏ）またはその組み合わせなどの金属酸化物が含まれ得る。高誘電率ゲート誘電体材料は更に、ランタン（Ｌａ）、アルミニウム（Ａｌ）もしくはマグネシウム（Ｍｇ）またはその組み合わせなどのドーパントを含み得る。
ゲート誘電体材料の連続層は、例えば、ＡＬＤ、ＣＶＤ、ＰＥＣＶＤまたはＰＶＤなどの堆積プロセスを利用して形成され得る。ゲート誘電体材料の連続層は、１ｎｍ～１０ｎｍの範囲であり得る厚さを有するコンフォーマル層である。ゲート誘電体材料の連続層は、各ゲートキャビティの全体を充填しない。
ゲート電極材料は、これらに限定されるものではないが、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、ジルコニウム（Ｚｒ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、鉛（Ｐｂ）、白金（Ｐｔ）、スズ（Ｓｎ）、銀（Ａｇ）、または金（Ａｕ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭化タンタル（ＴａＣＸ）、炭化チタン（ＴｉＣ）、炭化チタンアルミニウム、ケイ化タングステン（ＷＳｉ２）、窒化タングステン（ＷＮ）、酸化ルテニウム（ＲｕＯ２）、ケイ化コバルト、またはケイ化ニッケルを含む導電性金属含有材料を含み得る。ゲート電極材料は、例えば、ＡＬＤ、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、またはスパッタリングなどの堆積プロセスを利用して形成され得る。本願のいくつかの実施形態において、導電性金属含有材料の堆積が実行された後に、リフローアニールまたはケイ化物アニールが使用され得る。
いくつかの実施形態において、ゲート電極材料を形成する前に、ゲート誘電体材料の連続層上にＷＦＭの層が形成され得る。他の実施形態において、ゲート電極は、ＷＦＭのみから構成される。ＦＥＴの閾値電圧を所望の値に設定するために、ＷＦＭの層が使用され得る。いくつかの実施形態において、ＷＦＭの層は、ｎ型閾値電圧シフトを実現するために選択され得る。本明細書において使用される「ｎ型閾値電圧シフト」は、仕事関数金属含有材料の有効仕事関数が、ケイ素含有材料におけるケイ素の伝導帯へシフトすることを意味する。一実施形態において、ｎ型仕事関数金属の仕事関数は、４．１ｅＶ～４．３ｅＶの範囲である。ｎ型閾値電圧シフトを実現し得るそのような材料の例は、これらに限定されるものではないが、チタンアルミニウム、炭化チタンアルミニウム、窒化タンタル、窒化チタン、窒化ハフニウム、ハフニウムケイ素、または、それらの組み合わせを含む。他の実施形態において、ＷＦＭの層は、ｐ型閾値電圧シフトを実現するように選択され得る。一実施形態において、ｐ型仕事関数金属の仕事関数は、４．９ｅＶ～５．２ｅＶの範囲である。本明細書において使用される「閾値電圧」とは、デバイスのチャネルを導電性にすることによって、半導体デバイス、例えばトランジスタをオンにする最低の実現可能なゲート電圧である。本明細書において使用される「ｐ型閾値電圧シフト」という用語は、仕事関数金属含有材料の有効仕事関数が、ケイ素含有材料におけるケイ素の価電子帯へシフトすることを意味する。ｐ型閾値電圧シフトを実現し得るそのような材料の例は、これらに限定されるものではないが、窒化チタン、炭化タンタル、炭化ハフニウム、およびそれらの組み合わせを含む。ＷＦＭの層は、例えば、ＡＬＤ、ＣＶＤ、またはＰＥＣＶＤなどのコンフォーマル堆積プロセスによって形成され得るコンフォーマル層である。ＷＦＭ層の層は、１ｎｍ～２０ｎｍの範囲の厚さを有し得るが、特定の用途について所望されるように、この範囲より上または下の他の厚さが使用され得る。
ゲート誘電体材料の連続層、ＷＦＭの任意選択の層、および、ゲート電極材料を形成した後に、例えばＣＭＰなどの平坦化プロセスが、ゲート誘電体材料の連続層、ＷＦＭの任意選択の層、およびゲート電極材料を各ゲートキャビティの外側から除去するために使用される。ゲートキャビティの内側に存在する、残りのゲート誘電体材料の連続層は、ゲート誘電体材料層と称され得、ゲートキャビティの内側に存在するＷＦＭの残りの任意選択の層は、ＷＦＭ層と称され得、ゲートキャビティの内側に存在する残りのゲート電極材料はゲート電極を提供する。存在するとき、ゲートキャップ４０は、例えば、二酸化ケイ素または窒化ケイ素などのハードマスク材料から構成され得る。ゲートキャップ４０は、堆積プロセス、および、それに続く平坦化プロセスによって形成され得る。
図５Ａに示される例示的な実施形態において、任意選択のゲートキャップ４０は、誘電体スペーサ２８およびＩＬＤ材料層３６の両方の最上面と同一平面上にある最上面を有する。他の実施形態において、機能ゲート構造３８は、誘電体スペーサ２８およびＩＬＤ材料層３６の両方の最上面と同一平面上にある最上面を有する。
ここで、図６Ａおよび図６Ｂを参照すると、ＩＬＤ材料層３６およびＳＴＩ構造１８の上部を除去して埋め込みパワーレール２２を露出した後の、それぞれ図５Ａおよび図５Ｂに示される例示的構造が示される。ＩＬＤ材料層３６は、第１エッチングを利用して除去され得、次に、第２エッチング（典型的には第１エッチングと異なる）が、埋め込みパワーレール２２より上に位置するＳＴＩ構造１８を除去するために使用され得る。一例において、第１エッチングは、ＩＬＤ材料層３６の除去において選択的である等方性エッチングであり、一方、第２エッチングは、埋め込みパワーレール２２上に位置するＳＴＩ構造１８の上部をリセッシングするのに選択的である等方性エッチングである。第２のエッチング中に、埋め込みパワーレール２２を含まないＳＴＩ構造が、図６Ｂに示されるようにリセッシングされることに留意されたい。
ここで図７Ａおよび図７Ｂを参照すると、各ソース／ドレイン領域３４の物理的に露出した表面および埋め込みパワーレール２２の物理的に露出した表面に接触するコンタクト導電体材料層４２（側壁および最上面を含む）を少なくとも形成した後の、それぞれ図６Ａおよび図６Ｂに示される例示的構造が示される。コンタクト導電体材料層４２は、ソース／ドレイン領域３４の上に、Ｔｉ、Ｎｉ、またはＮｉＰｔなどのケイ化物ライナ（不図示）を含み、それに続いて、ＴｉＮなどの接着金属ライナ（これも不図示）を含み、次にそれに続いて、例えば、Ｗ、Ｃｕ、Ａｌ、Ｃｏ、Ｒｕ、Ｍｏ、Ｏｓ、Ｉｒ、Ｒｈ、またはそれらの合金などの低抵抗率コンタクト導電体材料が堆積される。コンタクト導電体材料層４２は、例えば、ＡＬＤ、ＣＶＤ、ＰＶＤ、または、めっきなどの任意の好適な堆積方法によって形成され得る。コンタクト導電体材料層４２は、各ゲートキャップ（または非キャップ）機能ゲート構造３８、誘電体スペーサ２８、および各ソース／ドレイン領域３４の上に形成される。
ここで、図８Ａおよび図８Ｂを参照すると、コンタクト導電体材料層４２をパターニングして、前身埋め込みパワーレールコンタクト構造４２Ｂおよびソース／ドレインコンタクト構造４２Ａを提供した後の、それぞれ図７Ａおよび図７Ｂに示される例示的構造が示される。コンタクト導電体材料層４２のパターニングは、例えば、有機平坦化層（ＯＰＬ）などのパターニングされたマスキング層（不図示）が、前身埋め込みパワーレールコンタクト構造４２Ｂおよびソース／ドレインコンタクト構造４２Ａが形成されるコンタクト導電体材料層４２の一部の上に形成されるサブトラクティブ金属エッチングプロセスを含む。パターニングされたマスキング層は、マスキング材料層を堆積し、その後、堆積されたマスキング材料層をリソグラフィおよびエッチングによってパターニングすることによって形成され得る。パターニングされたマスキング層がある状態で、コンタクト導電体材料の除去において選択的なサブトラクティブ金属エッチングが採用される。このエッチングは、前身埋め込みパワーレールコンタクト構造４２Ｂおよびソース／ドレインコンタクト構造４２Ａを提供する。パターニングされたマスキング層は、従来の材料除去プロセスを利用してサブトラクティブ金属エッチングが採用された後に除去される。
前身埋め込みパワーレールコンタクト構造４２Ｂおよびソース／ドレインコンタクト構造４２Ａの各々は負のテーパ形状（ｎｅｇａｔｉｖｅ ｔａｐｅｒ）を有する。すなわち、前身埋め込みパワーレールコンタクト構造４２Ｂおよびソース／ドレインコンタクト構造４２Ａの各々は、コンタクト構造の最上面からコンタクト構造の最下面へ外向きに傾斜する最外側壁Ｓ１（すなわち、第１の側壁、および、第１の側壁と反対の第２側壁）を有する。更に、前身埋め込みパワーレールコンタクト構造４２Ｂおよびソース／ドレインコンタクト構造４２Ａの各々は、上部および下部を有し、上部は、下部の幅より小さい幅を有する。故に、前身埋め込みパワーレールコンタクト構造４２Ｂおよびソース／ドレインコンタクト構造４２Ａの各々は、上部より広い基部（下部）を有するピラミッド形の形状である。
図８Ｂに示されるように、前身埋め込みパワーレールコンタクト構造４２Ｂは、埋め込みパワーレール２２の最上面、および、ソース／ドレイン領域３４の１つの最外側壁Ｓ１（すなわち、第１の側壁、および、第１の側壁と反対の第２側壁）と接触する。故に、前身埋め込みパワーレールコンタクト構造４２Ｂは、ラップアラウンドコンタクト構造（ｗｒａｐ－ａｒｏｕｎｄ ｃｏｎｔａｃｔ ｓｔｒｕｃｔｕｒｅ）と称され得る。埋め込みパワーレール２２の最上面にランディングする前身埋め込みパワーレールコンタクト構造４２Ｂは、従来のＶＢＰＲコンタクト構造より大きい接触面積（すなわち、より大きい限界寸法、ＣＤ）を有する。ソース／ドレインコンタクト構造４２Ａは、最外側壁Ｓ１（すなわち、第１の側壁、および、第１の側壁と反対の第２側壁）、および、別のソース／ドレイン領域の最上面と接触する。故に、ソース／ドレインコンタクト構造４２Ａは、ラップアラウンドコンタクト構造とも称され得る。
ここで図９Ａおよび図９Ｂを参照すると、別の層間誘電体（ＩＬＤ）材料層４４を形成した後の、それぞれ図８Ａおよび図８Ｂに示される例示的構造が示される。別のＩＬＤ材料層４４は、ＩＬＤ材料層３６について上で言及された誘電体材料の１つを含み得る。別のＩＬＤ材料層４４は、ＩＬＤ材料層３６の形成について上で言及された堆積プロセスの１つを利用して形成され得る。例えば化学機械研磨（ＣＭＰ）などの平坦化プロセスが、別の誘電体材料層４４を提供する誘電体材料の堆積に続き得る。本願のこの時点において、別のＩＬＤ材料層４４は、前身埋め込みパワーレールコンタクト構造４２Ｂおよびソース／ドレインコンタクト構造４２Ａの両方の最上面と同一平面上にある最上面を有する。
図１０Ａおよび図１０Ｂを参照すると、前身埋め込みパワーレールコンタクト構造４２Ｂをリセッシングして（ソース／ドレインコンタクト構造４２Ａはリセッシングしない）埋め込みパワーレールコンタクト構造４２Ｃを提供した後の、それぞれ図９Ａおよび図９Ｂに示される例示的構造が示される。埋め込みパワーレールコンタクト構造４２Ｃは、ソース／ドレインコンタクト構造４２Ａの高さと比較して、低減された高さを有する。すなわち、埋め込みパワーレールコンタクト構造４２Ｃは、ソース／ドレインコンタクト構造４２Ａの最上面から垂直方向にずれ、かつ、その下に位置する最上面を有する。
図１０Ａおよび図１０Ｂに示される例示的構造を提供するために使用されるリセッシングの段階は、まず、前身埋め込みパワーレールコンタクト構造４２Ｂを含まない例示的構造の部分の上に、例えば有機平坦化層（ＯＰＬ）などのパターニングされたマスキング層４６を形成する段階であって、パターニングされたマスキング層４６はソース／ドレインコンタクト構造４２Ａの上に位置する、段階を含む。パターニングされたマスキング層４６は、堆積、リソグラフィおよびエッチングによって形成され得る。パターニングマスキング層４６がある状態で、コンタクト導電体材料の除去において選択的であるリセス金属エッチングが採用される。このリセスエッチングは埋め込みパワーレールコンタクト構造４２Ｃを提供する。リセスエッチングの後に、従来の材料除去プロセスを利用して、パターニングされたマスキング層４６が除去される。
埋め込みパワーレールコンタクト構造４２Ｃは負のテーパ形状を有する。すなわち、埋め込みパワーレールコンタクト構造４２Ｃは、コンタクト構造の最上面からコンタクト構造の最下面へ外向きに傾斜する最外側壁Ｓ１（すなわち、第１の側壁、および、第１の側壁と反対の第２側壁）を有する。更に、埋め込みパワーレールコンタクト構造４２Ｃは、上部および下部を有し、上部は、下部の幅より小さい幅を有する。故に、埋め込みパワーレールコンタクト構造４２Ｃは、上部より広い基部（下部）を有するピラミッド形の形状である。図１０Ｂに示されるように、埋め込みパワーレールコンタクト構造４２Ｃは、埋め込みパワーレール２２の最上面、および、ソース／ドレイン領域３４の１つの最外側壁Ｓ１（すなわち、第１の側壁、および、第１の側壁と反対の第２側壁）と接触する。故に、埋め込みパワーレールコンタクト構造４２Ｃは、ラップアラウンドコンタクト構造と称され得る。埋め込みパワーレールコンタクト構造４２Ｃは、埋め込みパワーレール２２の第１部分上にランディングし、一方、ＩＬＤ材料層４４は、埋め込みパワーレール２２の第２部分上にランディングする。埋め込みパワーレール２２の最上面にランディングする埋め込みパワーレールコンタクト構造４２Ｃは、従来のＶＢＰＲコンタクト構造より大きい接触面積を有する。埋め込みパワーレールコンタクト構造４２Ｃおよびソース／ドレインコンタクト構造４２Ａの両方における負のテーパ形状、ならびに、埋め込みパワーレールコンタクト構造４２Ｃの最上面とソース／ドレインコンタクト構造４２Ａとの間の垂直方向のずれに起因して、従来のコンタクト構造および従来のＶＢＰＲコンタクト構造について問題であるライン中心（ｍｉｄｄｌｅ－ｏｆ－ｔｈｅ－ｌｉｎｅ）（ＭＯＬ）混雑が軽減される。更に、埋め込みパワーレールコンタクト構造４２Ｃおよびソース／ドレインコンタクト構造４２Ａの両方における負のテーパ形状、ならびに、埋め込みパワーレールコンタクト構造４２Ｃの最上面とソース／ドレインコンタクト構造４２Ａとの間の垂直方向のずれに起因して、本願の機能ゲート構造とコンタクト構造との間（すなわち、埋め込みパワーレールコンタクト構造４２Ｃおよびソース／ドレインコンタクト構造４２Ａとの間）の寄生容量が低減される。
ここで、図１１Ａおよび図１１Ｂを参照すると、インターコネクト構造を形成した後の、それぞれ図１０Ａおよび図１０Ｂに示される例示的構造が示され、ここで、インターコネクト構造は、インターコネクト誘電体材料層５８に組み込まれた導電構造６０を含み、導電構造６０の１つはソース／ドレインコンタクト構造４２Ａの表面と接触する。ソース／ドレインコンタクト構造４２Ａと接触する導電構造６０は、図１１Ａに示されるように、下部ビア部分および上部ライン部分を有し得る。
インターコネクト構造を形成する前に、典型的にはＩＬＤ材料層４４を提供する誘電体材料と組成的に同一である追加の誘電体材料が、埋め込みパワーレールコンタクト構造４２Ｃの上に形成される。本願において、埋め込みパワーレールコンタクト構造４２Ｃの上に形成する追加の誘電体材料は、ＩＬＤ材料層４４の一部を形成する。図１１Ａおよび図１１Ｂを参照されたい。本願によれば、埋め込みパワーレールコンタクト構造４２Ｃは、ＩＬＤ材料層４４で横方向に囲まれて覆われ、それにより、埋め込みパワーレールコンタクト構造４２Ｃの最上面は、ＩＬＤ材料層４４の最上面から垂直方向にずれて、全体的にそれより下に配置され、すなわち、埋め込みパワーレールコンタクト構造４２Ｃは全体的にＩＬＤ材料層４４に組み込まれる。ソース／ドレインコンタクト構造４２はまた、ＩＬＤ材料層４４によって横方向に囲まれる。しかしながら、埋め込みパワーレールコンタクト構造４２Ｃと異なり、ソース／ドレインコンタクト構造４２Ａは、ＩＬＤ材料層４４の最上面と同一平面上にある最上面を有する。インターコネクト構造からの導電構造は、埋め込みパワーレールコンタクト構造４２Ｃと直接接触しない。
ＢＥＯＬに存在するインターコネクト構造は、当業者に知られている技法を利用して形成される。例えば、インターコネクト構造は、シングルダマシンまたはデュアルダマシンプロセスを利用して形成され得る。例えば、インターコネクト誘電体材料層５８がまず堆積され得、その後、インターコネクト誘電体材料層５８における開口部（すなわち、ビア、ライン、または、ビア／ラインの組み合わせ）を画定するために、リソグラフィおよびエッチングの少なくとも１つの反復が使用され得る。次に、例えばＣｕ、Ｃｏ、またはＲｕなどの各導電構造６０を提供する導電性材料が、各開口部内に形成され、ＣＭＰなどの平坦化プロセスが、開口部の外側に位置する任意の導電性材料を除去するために使用され得る。インターコネクト誘電体材料層５８は、ＩＬＤ材料層３６について上で言及された誘電体材料の１つを含み得る。いくつかの実施形態において、不図示であるが、例えば、Ｔａ、Ｔｉ、ＴａＮ、ＴｉＮ、または、それらの組み合わせなどの拡散障壁材料から構成される拡散障壁ライナが、各導電構造の側壁および最下面に沿って形成され、存在し得る。
本願は、その好ましい実施形態を参照して具体的に示され、説明されたが、当業者であれば、本願の趣旨および範囲を逸脱することなく、形状および詳細における上記および他の変更が加えられ得ることを理解するであろう。したがって、本願は、説明され示された厳密な形状および詳細に限定されず、付属の請求項の範囲に属することが意図される。

Claims (20)

  1. 半導体構造であって、
    第１ソース／ドレイン領域を有し、半導体基板の第１アクティブエリアに位置する第１機能ゲート構造と、
    第２ソース／ドレイン領域を有し、前記半導体基板の第２アクティブエリアに位置する第２機能ゲート構造と、
    前記半導体基板の前記第１アクティブエリアを前記半導体基板の前記第２アクティブエリアから分離するシャロートレンチアイソレーション構造と、
    前記第１アクティブエリアと前記第２アクティブエリアとの間、かつ、前記シャロートレンチアイソレーション構造の最上面の下に位置する埋め込みパワーレールと、
    負のテーパ形状を有し、前記埋め込みパワーレールおよび前記第１ソース／ドレイン領域と接触する埋め込みパワーレールコンタクト構造と、
    負のテーパ形状を有し、前記第２ソース／ドレイン領域と接触するソース／ドレインコンタクト構造と
    を備え、前記埋め込みパワーレールコンタクト構造は、前記ソース／ドレインコンタクト構造の最上面から垂直方向にずれ、かつ、前記最上面の下に位置する最上面を有する、
    半導体構造。
  2. 前記埋め込みパワーレールコンタクト構造は、前記第１ソース／ドレイン領域の最外側壁の上部および前記第１ソース／ドレイン領域の最上面に接触するラップアラウンドコンタクトである、請求項１に記載の半導体構造。
  3. 前記ソース／ドレインコンタクト構造は、前記第２ソース／ドレイン領域の最外側壁の上部、および、前記第２ソース／ドレイン領域の最上面に接触するラップアラウンドコンタクトである、請求項１に記載の半導体構造。
  4. 前記埋め込みパワーレールコンタクト構造の横方向に隣接して位置し、前記埋め込みパワーレールコンタクト構造の上に位置する層間誘電体材料層を更に備える、請求項１に記載の半導体構造。
  5. 前記層間誘電体材料層は、前記ソース／ドレインコンタクト構造に横方向に隣接し、前記層間誘電体材料層は、前記ソース／ドレインコンタクト構造の最上面と同一平面上にある最上面を有する、請求項４に記載の半導体構造。
  6. 前記埋め込みパワーレールコンタクト構造は、前記埋め込みパワーレールの第１部分と接触し、前記層間誘電体材料層は、前記埋め込みパワーレールの第２部分と接触する、請求項４に記載の半導体構造。
  7. 前記第１ソース／ドレイン領域の前記最外側壁の下部と接触する誘電体スペーサを更に備える、請求項２に記載の半導体構造。
  8. 前記第２ソース／ドレイン領域の前記最外側壁の下部と接触する誘電体スペーサを更に備える、請求項３に記載の半導体構造。
  9. 前記埋め込みパワーレールの側壁と、前記半導体基板の前記第１アクティブエリアおよび前記半導体基板の前記第２アクティブエリアとの間に位置する保護スペーサを更に備える、請求項１に記載の半導体構造。
  10. 前記保護スペーサは、前記半導体基板の最上面の上に延在し、前記第１ソース／ドレイン領域および前記第２ソース／ドレイン領域の両方の最外側壁の下部と接触する最上面を有する、請求項９に記載の半導体構造。
  11. 前記第１機能ゲート構造、前記第１ソース／ドレイン領域、前記第２機能ゲート構造および前記第２ソース／ドレイン領域の各々の下に位置する下部誘電体絶縁層を更に備える、請求項１に記載の半導体構造。
  12. 前記第１機能ゲート構造および前記第２機能ゲート構造の各々は、半導体チャネル材料構造の表面と接触する、請求項１に記載の半導体構造。
  13. 前記半導体チャネル材料構造は、少なくとも１つの半導体チャネル材料ナノシートを備え、前記第１機能ゲート構造は、前記第１アクティブエリアに存在する前記少なくとも１つの半導体チャネル材料ナノシートを包み、前記第２機能ゲート構造は、前記第２アクティブエリアに存在する前記少なくとも１つの半導体チャネル材料ナノシートを包む、請求項１２に記載の半導体構造。
  14. 前記第１機能ゲート構造および前記第２機能ゲート構造の上に位置するインターコネクト構造を更に備える、請求項１に記載の半導体構造。
  15. 前記インターコネクト構造は、インターコネクト誘電体材料層に組み込まれた導電構造を含み、前記導電構造は前記ソース／ドレインコンタクト構造の表面と接触する、請求項１４に記載の半導体構造。
  16. 前記埋め込みパワーレールコンタクト構造および前記ソース／ドレインコンタクト構造の両方は、第１幅を有する上部と、第２幅を有する下部とを有し、前記第１幅は前記第２幅より小さい、請求項１から１５のいずれか一項に記載の半導体構造。
  17. 半導体構造であって、
    第１ソース／ドレイン領域を有し、半導体基板の第１アクティブエリアに位置する第１機能ゲート構造と、
    第２ソース／ドレイン領域を有し、前記半導体基板の第２アクティブエリアに位置する第２機能ゲート構造と、
    前記半導体基板の前記第２アクティブエリアから前記半導体基板の前記第１アクティブエリアを分離するシャロートレンチアイソレーション構造と、
    前記第１アクティブエリアと前記第２アクティブエリアとの間、かつ、前記シャロートレンチアイソレーション構造の最上面の下に位置する埋め込みパワーレールと、
    前記埋め込みパワーレールおよび前記第１ソース／ドレイン領域と接触する埋め込みパワーレールコンタクト構造と、
    前記第２ソース／ドレイン領域と接触するソース／ドレインコンタクト構造と
    を備え、前記埋め込みパワーレールコンタクト構造および前記ソース／ドレインコンタクト構造の両方は、ピラミッド形の形状であり、前記埋め込みパワーレールコンタクト構造は、前記ソース／ドレインコンタクト構造の最上面から垂直方向にずれ、かつ、前記最上面の下に位置する最上面を有する、半導体構造。
  18. 前記埋め込みパワーレールコンタクト構造は、前記第１ソース／ドレイン領域の最外側壁の上部および前記第１ソース／ドレイン領域の最上面と接触するラップアラウンドコンタクトである、請求項１７に記載の半導体構造。
  19. 前記ソース／ドレインコンタクト構造は、前記第２ソース／ドレイン領域の最外側壁の上部、および、前記第２ソース／ドレイン領域の最上面に接触するラップアラウンドコンタクトである、請求項１７に記載の半導体構造。
  20. 前記半導体構造は、前記埋め込みパワーレールコンタクト構造に横方向に隣接して位置し、前記埋め込みパワーレールコンタクト構造の上に位置し、前記ソース／ドレインコンタクト構造に横方向に隣接して位置する層間誘電体材料層を更に備え、前記埋め込みパワーレールコンタクト構造は、全体的に前記層間誘電体材料層に組み込まれ、前記層間誘電体材料層は、前記ソース／ドレインコンタクト構造の最上面と同一平面上にある最上面を有する、請求項１７から１９のいずれか一項に記載の半導体構造。
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