CN108231774A - 具有沟槽型器件隔离膜的半导体器件 - Google Patents

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Abstract

本公开提供了具有沟槽型器件隔离膜的半导体器件。一种半导体器件包括具有半导体层的基板。沟槽形成在半导体层内。填充绝缘膜设置在沟槽内。插入衬层设置在填充绝缘膜内。插入衬层与半导体层间隔开并沿着沟槽的底表面延伸。

Description

具有沟槽型器件隔离膜的半导体器件
技术领域
本公开涉及一种半导体器件，更具体地，涉及包括沟槽型器件隔离膜的半导体器件及其制造方法。
背景技术
器件隔离膜形成在半导体器件中以划分半导体器件的有源区域。硅的局部氧化(LOCOS)氧化物膜可以用作半导体器件的器件隔离膜。然而，LOCOS氧化物膜可以具有在其边缘上的喙状部分(例如，像鸟的喙一样的部分)，因此减少了有源区域的面积，同时也产生泄漏电流。为了解决这个问题，可以采用具有窄的宽度和优良的器件隔离特性的浅沟槽隔离(STI)结构。
动态随机存取存储器(DRAM)是常规的半导体器件。最新的DRAM器件可以具有高水平的集成，因为越来越多的存储器单元被装配到更小的管芯中。由于DRAM器件被更高度地集成，单元至单元的间隔逐渐减小，因此用于器件隔离的间隙填充余量也逐渐减小。有源区域的宽度应当增大以便增大单元晶体管中的单元电流，但是这会导致器件隔离膜的减小的临界尺寸(CD)。
发明内容
一种半导体器件包括具有半导体层的基板。沟槽形成在半导体层内。填充绝缘膜设置在沟槽内。插入衬层设置在填充绝缘膜内。插入衬层与半导体层间隔开并沿着沟槽的底表面延伸。
一种半导体器件包括基板。沟槽形成在基板内。沟槽包括彼此相对的第一侧壁和第二侧壁。第一绝缘膜沿着沟槽的第一侧壁、第二侧壁和底表面延伸。第二绝缘膜设置在第一绝缘膜上。第二绝缘膜沿着沟槽的底表面和沟槽的第一侧壁延伸。在沟槽的底表面上的第二绝缘膜的厚度大于在沟槽的第一侧壁上的第二绝缘膜的厚度。第三绝缘膜设置在第二绝缘膜上。第三绝缘膜填充沟槽。
一种半导体器件包括基板。第一沟槽形成在基板内。第一沟槽具有第一宽度。第二沟槽形成在基板内。第二沟槽具有与第一宽度不同的第二宽度。第一器件隔离膜包括沿着第一沟槽的侧壁和底表面延伸的第一绝缘膜。第二绝缘膜设置在第一绝缘膜上并沿着第一沟槽的底表面延伸。第三绝缘膜设置在第二绝缘膜上并填充第一沟槽。第二绝缘膜包括相对于第一绝缘膜和第三绝缘膜具有蚀刻选择性的材料。第二器件隔离膜填充第二沟槽并包括相对于第二绝缘膜具有蚀刻选择性的材料。
附图说明
通过参照以下的结合附图来考虑的详细描述，本公开的更全面的理解以及伴随其的许多方面将对于本领域普通技术人员来说变得更加明显，附图中：
图1是示出根据本发明的某些示范性实施方式的半导体器件的示意性俯视图；
图2是沿着图1的线A-A剖取的截面图；
图3是沿着图1的线B-B剖取的截面图；
图4是示出根据本发明的某些示范性实施方式的半导体器件的视图；
图5是示出根据本发明的某些示范性实施方式的半导体器件的视图；
图6是示出根据本发明的某些示范性实施方式的半导体器件的视图；
图7是示出根据本发明的某些示范性实施方式的半导体器件的视图；
图8是示出根据本发明的某些示范性实施方式的半导体器件的视图；
图9是示出根据本发明的某些示范性实施方式的半导体器件的视图；
图10是示出根据本发明的某些示范性实施方式的半导体器件的视图；
图11至图17是示出在根据本发明的某些示范性实施方式的用于制造半导体器件的方法中的制造的中间阶段的视图；
图18是示出在根据本发明的某些示范性实施方式的用于制造半导体器件的方法中的制造的中间阶段的视图；以及
图19是示出在根据本发明的某些示范性实施方式的用于制造半导体器件的方法中的制造的中间阶段的视图。
具体实施方式
在描述附图所示的本公开的示范性实施方式时，为了清楚起见采用了特定的术语。然而，本公开不旨在被限制于这样选择的特定术语，并且将理解，每个具体元件包括以类似方式工作的所有技术等同物。
尽管附图将根据本发明的某些示范性实施方式的半导体器件示出为包括平面晶体管，但是本发明的示范性实施方式不限于此。根据本发明的某些示范性实施方式的半导体器件可以包括鳍型场效应晶体管(FinFET)、隧穿场效应晶体管(隧穿FET)、包括纳米线的晶体管、包括纳米片的晶体管和/或三维(3D)晶体管。此外，根据本发明的某些示范性实施方式的半导体器件可以包括双极结晶体管、横向扩散的金属氧化物半导体(LDMOS)晶体管等。
图1是示出根据本发明的某些示范性实施方式的半导体器件的示意性俯视图。图2是沿着图1的线A-A剖取的截面图。图3是沿着图1的线B–B剖取的截面图。
参照图1至图3，根据本发明的某些示范性实施方式的半导体器件可以包括基板100、第一隔离沟槽105和第一器件隔离膜110。
基板100可以包括半导体层。基板100可以是体硅或绝缘体上硅(SOI)。
可选地，基板100可以是硅基板，或者可以包括其它材料，诸如硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓和/或锑化镓，但是基板100可以包括其它的或不同的材料。
在下面的描述中，假设基板100是硅基板，然而，本发明不限于这种材料。
第一隔离沟槽105可以形成在基板100内。例如，第一隔离沟槽105可以形成在基板100中包括的半导体层内。
第一隔离沟槽105可以包括彼此面对的第一侧壁105s_1和第二侧壁105s_2以及连接第一隔离沟槽105的第一侧壁105s_1和第一隔离沟槽105的第二侧壁105s_2的底表面105b。
由于第一隔离沟槽105形成在基板100中包括的半导体层内，所以第一隔离沟槽105的第一侧壁105s_1、第一隔离沟槽105的第二侧壁105s_2和第一隔离沟槽105的底表面105b可以由该半导体层限定。
尽管图2和图3示出彼此面对的第一隔离沟槽105的第一侧壁105s_1和第一隔离沟槽105的第二侧壁105s_2之间的不变的距离，但是这仅是为了说明的方便，示范性实施方式不限于此。
例如，彼此面对的第一隔离沟槽105的第一侧壁105s_1和第一隔离沟槽105的第二侧壁105s_2之间的距离可以随着远离第一隔离沟槽105的底表面105b而增大或减小。例如，第一器件隔离膜110可以具有基本上矩形形状，如所示的，或者它可以具有基本上梯形形状。
第一器件隔离膜110可以形成在基板100内。第一器件隔离膜110可以通过填充第一隔离沟槽105而形成。第一器件隔离膜110可以包括绝缘材料。
第一器件隔离膜110可以直接接触基板100中包括的半导体层。第一器件隔离膜110可以限定基板100内的有源区域ACT。例如，有源区域ACT可以由基板100内形成的第一隔离沟槽105限定。第一器件隔离膜110可以形成在有源区域ACT的周边上。
图2示出第一器件隔离膜110的上表面110u设置为与基板100的上表面齐平，但是本发明的示范性实施方式不限于这种特定结构。
第一器件隔离膜110可以包括下填充绝缘膜111、插入衬层112和上填充绝缘膜113。
下填充绝缘膜111可以沿着第一隔离沟槽105的第一侧壁105s_1、第一隔离沟槽105的底表面105b和第一隔离沟槽105的第二侧壁105s_2延伸。
下填充绝缘膜111可以接触限定第一隔离沟槽105的第一侧壁105s_1、第一隔离沟槽105的第二侧壁105s_2和第一隔离沟槽105的底表面105b的半导体层。
图2示出下填充绝缘膜111共形地形成在第一隔离沟槽105的侧壁105s_1、105s_2和第一隔离沟槽105的底表面105b上，但是示范性实施方式不限于这种特定结构。
插入衬层112可以形成在下填充绝缘膜111上。插入衬层112可以沿着第一隔离沟槽105的底表面105b形成。
插入衬层112可以不沿着第一隔离沟槽105的侧壁105s_1、105s_2延伸。例如，插入衬层112可以包括沿着第一隔离沟槽105的底表面105b延伸的部分，并且可以不包括沿着第一隔离沟槽105的侧壁105s_1、105s_2延伸的部分。
由于插入衬层112可以形成在下填充绝缘膜111上，所以插入衬层112可以形成在距基板100中包括的半导体层的预定间隔处。下填充绝缘膜111可以插设在插入衬层112和该半导体层之间。
插入衬层112可以与第一隔离沟槽105的底表面105b和第一隔离沟槽105的侧壁105s_1、105s_2间隔开预定距离。
图2示出插入衬层112沿着第一隔离沟槽105的底表面105b形成为具有不变的厚度，但是这种特定布置作为示例被示出，本发明不限于这种特定布置。
上填充绝缘膜113可以形成在插入衬层112和下填充绝缘膜111两者上。上填充绝缘膜113可以填充第一隔离沟槽105。
上填充绝缘膜113可以接触插入衬层112和下填充绝缘膜111。第一隔离沟槽105的侧壁105s_1、105s_2上的下填充绝缘膜111可以接触上填充绝缘膜113。
然而，由于插入衬层112沿着第一隔离沟槽105的底表面105b形成，所以第一隔离沟槽105的底表面105b上的下填充绝缘膜111不接触上填充绝缘膜113。
由于上填充绝缘膜113全部设置在插入衬层112之上，所以插入衬层112不被上填充绝缘膜113或下填充绝缘膜111暴露。
例如，第一器件隔离膜110的上表面110u包括由上填充绝缘膜113和下填充绝缘膜111限定的部分，并且不包括由插入衬层112限定的部分。
例如，第一器件隔离膜110可以包括填充绝缘膜111、113和插入衬层112。
填充绝缘膜111、113可以填充基板100内的第一隔离沟槽105。
插入衬层112可以形成在填充绝缘膜111、113内。例如，填充绝缘膜111、113可以完全围绕插入衬层112。
插入衬层112可以包括相对于下填充绝缘膜111和上填充绝缘膜113具有蚀刻选择性的材料。插入衬层112可以包括相对于完全围绕插入衬层112的填充绝缘膜111、113具有蚀刻选择性的材料。
下填充绝缘膜111和上填充绝缘膜113可以每个包括例如基于硅氧化物的材料，诸如硅氧化物。填充绝缘膜111、113可以包括例如基于硅氧化物的材料，诸如硅氧化物。插入衬层112可以包括基于硅氮化物的材料。
例如，下填充绝缘膜111可以包括硅氧化物。插入衬层112可以包括硅氮化物。
例如，上填充绝缘膜113可以包括硅氧化物、可流动的氧化物(FOX)、东燃硅氮烷(TOSZ)、非掺杂的石英玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子增强原硅酸四乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂的硅氧化物(CDO)、有机硅酸盐玻璃(OSG)和/或SiLK，然而，本发明不限于这些特定的材料。
在下面的说明中，假设上填充绝缘膜113包括由致密化之后的TOSZ形成的基于硅氧化物的材料。例如，上填充绝缘膜113可以包括硅氧化物膜。
栅电极120可以形成为跨过有源区域ACT和第一器件隔离膜110的一部分。示出了栅极硬掩模125形成在栅电极120上，但是本发明不限于这种特定配置。
栅电极120可以包括例如多晶硅(poly Si)、非晶硅(a-Si)、硅锗、钛氮化物(TiN)、钽碳化物(TaC)、钽氮化物(TaN)、钛硅氮化物(TiSiN)、钽硅氮化物(TaSiN)、钽钛氮化物(TaTiN)、钛铝氮化物(TiAlN)、钽铝氮化物(TaAlN)、钨氮化物(WN)、钌(Ru)、钛铝(TiAl)、钛铝碳氮化物(TiAlC-N)、钛铝碳化物(TiAlC)、钛碳化物(TiC)、钽碳氮化物(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、铌氮化物(NbN)、铌碳化物(NbC)、钼(Mo)、钼氮化物(MoN)、钼碳化物(MoC)、钨碳化物(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)和/或钒(V)。
栅电极120可以包括导电的金属氧化物、导电的金属氮氧化物或类似物、或者来自前述材料当中的金属材料的氧化形式。
此外，当栅电极120包括硅时，栅电极120可以包括形成在栅电极120的上表面上的硅化物材料。
栅绝缘膜135可以形成在基板100和栅电极120之间。栅绝缘膜135可以包括例如硅氧化物、硅氮氧化物、硅氮化物以及具有比硅氧化物高的介电常数的高k电介质材料。
例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和/或铌酸铅锌。
尽管上面描述的高k电介质材料主要参考氧化物来说明，但是，可选地，高k电介质材料可以包括氮化物(例如铪氮化物)和/或氮氧化物(例如铪氮氧化物)，诸如上面描述的金属材料(例如铪)的那些。
栅极间隔物130可以形成在栅电极120的侧壁上。栅极间隔物130可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)和/或硅氧碳氮化物(SiOCN)。
图3示出栅极间隔物130为单层膜，然而，可选地，栅极间隔物130可以为多层膜。
源极/漏极区域140可以形成在栅电极120的两侧。源极/漏极区域140可以通过将杂质掺杂在基板100内而形成。可选地，源极/漏极区域140可以包括外延图案。
图3示出源极/漏极区域140的上表面与基板100的上表面齐平，但是可以采用其它的配置。例如，与示出的方式不同，源极/漏极区域140可以被抬高在基板100的上表面之上。
尽管图1仅示出一个栅电极120形成在有源区域ACT上，但是示范性实施方式可以包括任何数量的栅电极。
由于晶体管的热载流子具有高能量，所以热载流子可以渗入到器件隔离膜中，并可以被容易地捕获在器件隔离膜内。渗入到器件隔离膜中的热载流子的大部分可以是电子。
当氮化物膜形成在器件隔离膜的侧壁部分上时，渗入到器件隔离膜中的电子可以被容易地捕获在器件隔离膜的侧壁部分上。
当电子密集地聚集在器件隔离膜的侧壁上形成的氮化物膜上时，有源区域中包括的硅基板的空穴会遗留在器件隔离膜的侧壁上。当电子被密集地捕获在器件隔离膜的氮化物膜上时，硅基板内的空穴也会以对应的方式被密集地聚集。
因此，由于由捕获在氮化物膜上的电子电荷产生的电场的影响，晶体管的阈值电压会改变，并且半导体器件的可靠性会下降。
然而，在根据本发明的某些示范性实施方式的半导体器件中，包括硅氮化物的插入衬层112可以不形成在第一器件隔离膜110的侧壁部分上。例如，插入衬层112可以不包括沿着第一隔离沟槽105的侧壁延伸的部分。
因此，由于渗入到第一器件隔离膜110中的热载流子没有沿着第一器件隔离膜110的侧壁被捕获，所以基板100的空穴也可以不沿着第一器件隔离膜110的侧壁聚集。
因此，在根据本发明的某些示范性实施方式的半导体器件中，能够防止热电子诱导击穿(HEIP)现象的发生。
图4是沿着图1的线A-A剖取的截面图，示出根据本发明的某些示范性实施方式的半导体器件。为了说明的方便，下面将主要说明以上参照图1至图3没有说明的差异。因此，可以假设，关于此附图没有说明的元件类似于或等同于以上关于对应元件描述的对应元件。
参照图4，在根据本发明的某些示范性实施方式的半导体器件中，插入衬层112可以沿着第一隔离沟槽105的第一侧壁105s_1延伸，并且也可以沿着第一隔离沟槽105的底表面105b延伸。
插入衬层112可以不包括沿着第一隔离沟槽105的第二侧壁105s_2延伸的部分。
例如，插入衬层112可以包括仅沿着第一隔离沟槽105的相对的第一侧壁105s_1和第二侧壁105_2当中的一个侧壁延伸的部分。
插入衬层112可以包括沿着第一隔离沟槽105的底表面105b延伸的第一部分112a以及沿着第一隔离沟槽105的第一侧壁105s_1延伸的第二部分112b。
插入衬层112的第二部分112b可以延伸到第一器件隔离膜110的上表面110u。因此，第一器件隔离膜110的上表面110u的一部分可以是插入衬层112的最上表面112mp，例如插入衬层112的第二部分112b的最上表面。
例如，插入衬层112的最上表面112mp可以由下填充绝缘膜111和上填充绝缘膜113暴露。插入衬层112的最上表面112mp可以不设置在上填充绝缘膜113之下。
由于插入衬层112的第二部分112b沿着第一隔离沟槽105的第一侧壁105s_1形成，所以第一隔离沟槽105的第一侧壁105s_1上的下填充绝缘膜111可以不接触上填充绝缘膜113。
由于插入衬层112不形成在第一隔离沟槽105的第二侧壁105s_2上，所以第一隔离沟槽105的第一侧壁105s_1上的下填充绝缘膜111可以接触上填充绝缘膜113。
插入衬层112的第一部分112a的厚度t21可以与插入衬层112的第二部分112b的厚度t22不同。
在根据本发明的某些示范性实施方式的半导体器件中，插入衬层112的第一部分112a的厚度t21可以大于插入衬层112的第二部分112b的厚度t22。
插入衬层112的第二部分112b的厚度t22可以小于在第一隔离沟槽105的第一侧壁105s_1上的下填充绝缘膜111的厚度t12。
此外，插入衬层112的第二部分112b的厚度t22可以小于在第一隔离沟槽105的底表面105b上的下填充绝缘膜111的厚度t11。
参照图4，插入衬层112可以包括插入衬层112的形成在第一器件隔离膜110的侧壁部分上的第二部分112b。
例如，第一器件隔离膜110可以包括形成在第一器件隔离膜110的侧壁部分上的硅氮化物膜。
在根据本发明的某些示范性实施方式的半导体器件中，形成在第一器件隔离膜110的侧壁部分上的插入衬层112的第二部分112b可以不具有足够的厚度来捕获电子。
例如，硅氮化物膜会需要具有比硅氮化物膜的临界厚度(例如)大的厚度来捕获电子。例如，当硅氮化物膜的厚度小于临界厚度时，硅氮化物膜不会具有电子捕获性能。
在根据本发明的某些示范性实施方式的半导体器件中，插入衬层112的第二部分112b的厚度t22可以不具有足够的厚度来捕获电子。
第一器件隔离膜110可以包括形成在第一器件隔离膜110的侧壁上的硅氮化物膜，并且第一器件隔离膜110能够防止HEIP现象发生。
与图4所示的不同，插入衬层112的第二部分112b可以沿着第一隔离沟槽105的第一侧壁105s_1的一部分延伸。例如，插入衬层112的第二部分112b可以不延伸到第一器件隔离膜110的上表面110u。因此，上填充绝缘膜113可以设置在插入衬层112的第二部分112b的最上部分之上。
图5是沿着图1的线A-A剖取的截面图，示出根据本发明的某些示范性实施方式的半导体器件。相对于此附图没有说明的元件可以类似于或等同于以上关于前面附图的对应元件描述的对应元件。
参照图5，在根据本发明的某些示范性实施方式的半导体器件中，插入衬层112可以沿着第一隔离沟槽105的第一侧壁105s_1、第一隔离沟槽105的底表面105b和第一隔离沟槽105的第二侧壁105s_2延伸。
插入衬层112可以包括沿着第一隔离沟槽105的底表面105b延伸的第一部分112a、沿着第一隔离沟槽105的第一侧壁105s_1延伸的第二部分112b、以及沿着第一隔离沟槽105的第二侧壁105s_2延伸的第三部分112c。
插入衬层112的第二部分112b和插入衬层112的第三部分112c可以分别延伸到第一器件隔离膜110的上表面110u。因此，第一器件隔离膜110的上表面110u的一部分可以是插入衬层112的最上表面112mp，例如插入衬层112的第二部分112b的最上表面和插入衬层112的第三部分112c的最上表面。
插入衬层112的最上表面112mp可以不设置在上填充绝缘膜113之下。
由于插入衬层112的第二部分112b和插入衬层112的第三部分112c可以分别形成在第一隔离沟槽105的侧壁105s_1、105s_2上，所以下填充绝缘膜111可以不接触上填充绝缘膜113。
例如，包括硅氧化物的填充绝缘膜111、113可以由包括硅氮化物的插入衬层112区分开。
插入衬层112的第一部分112a的厚度大于插入衬层112的第二部分112b的厚度和插入衬层112的第三部分112c的厚度。
此外，插入衬层112的第二部分112b的厚度小于在第一隔离沟槽105的第一侧壁105s_1上的下填充绝缘膜111的厚度，并且插入衬层112的第三部分112c的厚度小于在第一隔离沟槽105的第二侧壁105s_2上的下填充绝缘膜111的厚度。
与图5所示的不同，插入衬层112的第二部分112b和插入衬层112的第三部分112c中的一个可以沿着第一隔离沟槽105的侧壁105s_1、105s_2的一部分延伸。例如，插入衬层112的第二部分112b和插入衬层112的第三部分112c中的一个可以不延伸到第一器件隔离膜110的上表面110u。
图6是沿着图1的线A-A剖取的截面图，示出根据本发明的某些示范性实施方式的半导体器件。相对于此附图没有说明的元件可以类似于或等同于以上关于前面附图的对应元件描述的对应元件。
参照图6，在根据本发明的某些示范性实施方式的半导体器件中，填充绝缘膜111、113内的插入衬层112可以沿着第一隔离沟槽105的第一侧壁105s_1、第一隔离沟槽105的底表面105b和第一隔离沟槽105的第二侧壁105s_2延伸。
插入衬层112可以包括沿着第一隔离沟槽105的底表面105b的第一部分112a、沿着第一隔离沟槽105的第一侧壁105s_1延伸的第二部分112b、以及沿着第一隔离沟槽105的第二侧壁105s_2延伸的第三部分112c。
插入衬层112的第二部分112b和插入衬层112的第三部分112c可以不分别延伸到第一器件隔离膜110的上表面110u。因此，上填充绝缘膜113可以设置在插入衬层112的第二部分112b的最上部分和插入衬层112的第三部分112c的最上部分之上。
例如，从第一隔离沟槽105的底表面105b到插入衬层112的第二部分112b的最上部分的高度可以小于从第一隔离沟槽105的底表面105b到上填充绝缘膜113的最上部分(例如到第一器件隔离膜110的上表面110u)的高度。
此外，从第一隔离沟槽105的底表面105b到插入衬层112的第三部分112c的最上部分的高度可以小于从第一隔离沟槽105的底表面105b到第一器件隔离膜110的上表面110u的高度。
因此，第一器件隔离膜110的上表面110u可以由下填充绝缘膜111和上填充绝缘膜113限定。
图7是沿着图1的线A-A剖取的截面图，示出根据本发明的某些示范性实施方式的半导体器件。相对于此附图没有说明的元件可以类似于或等同于以上关于前面附图的对应元件描述的对应元件。
参照图7，在根据本发明的某些示范性实施方式的半导体器件中，插入衬层112可以包括沿着第一隔离沟槽105的底表面105b延伸的第一部分112a、沿着第一隔离沟槽105的第一侧壁105s_1的一部分延伸的第二部分112b、以及沿着第一隔离沟槽105的第二侧壁105s_2的一部分延伸的第三部分112c。
插入衬层112的第一部分112a可以与插入衬层112的第二部分112b和插入衬层112的第三部分112c分开。
例如，上填充绝缘膜113可以插设在插入衬层112的第一部分112a和插入衬层112的第二部分112b之间，并且上填充绝缘膜113可以插设在插入衬层112的第一部分112a和插入衬层112的第三部分112c之间。
插入衬层112的第二部分112b和插入衬层112的第三部分112c可以由下填充绝缘膜111和上填充绝缘膜113暴露。例如，第一器件隔离膜110的上表面110u的一部分可以由插入衬层112的第二部分112b和插入衬层112的第三部分112c限定。
与图示的不同，插入衬层112的第二部分112b的最上部分和插入衬层112的第三部分112c的最上部分中的至少一个可以设置在上填充绝缘膜113之下。
此外，与图示的不同，插入衬层112的第二部分112b和插入衬层112的第三部分112c中的一个可以与插入衬层112的第一部分112a连接。
另外，与图示的不同，插入衬层112可以包括与插入衬层112的第一部分112a连接并沿着第一隔离沟槽105的第一侧壁105s_1延伸的第一突起。第一突起可以不与插入衬层112的第二部分112b连接。
此外，插入衬层112可以包括与插入衬层112的第一部分112a连接并沿着第一隔离沟槽105的第二侧壁105s_2延伸的第二突起。第二突起可以不与插入衬层112的第三部分112c连接。
图8是沿着图1的线B-B剖取的截面图，示出根据本发明的某些示范性实施方式的半导体器件。相对于此附图没有说明的元件可以类似于或等同于以上关于前面附图的对应元件描述的对应元件。
参照图8，在根据本发明的某些示范性实施方式的半导体器件中，栅极间隔物130可以限定基板100上的栅极沟槽120t。
栅绝缘膜135r可以沿着栅极沟槽120t的侧壁和底表面延伸。栅绝缘膜135r可以包括沿着栅极间隔物130的内侧壁延伸的部分。
栅电极120r可以填充其中形成栅绝缘膜135r的栅极沟槽120t。例如，栅电极120r可以通过置换工艺(或后栅极工艺)形成，但是可以采用其它的方法来形成栅电极120r。
图9是示出根据本发明的某些示范性实施方式的半导体器件的视图。相对于此附图没有说明的元件可以类似于或等同于以上关于前面附图的对应元件描述的对应元件。
参照图9，根据本发明的某些示范性实施方式的半导体器件可以另外包括第二隔离沟槽205和第二器件隔离膜210。
基板100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以彼此连接或可以彼此间隔开。
第一区域I和第二区域II可以执行不同的功能。例如，第二区域II可以是其中形成存储器件的单元区域，第一区域I可以是形成在单元区域的周边上的周边区域，尽管第一区域I和第二区域II可以交替地执行相同的功能。
第一隔离沟槽105和第一器件隔离膜110可以形成在基板100的第一区域I中。
第一器件隔离膜110可以包括下填充绝缘膜111、插入衬层112和上填充绝缘膜113。
下填充绝缘膜111可以沿着第一隔离沟槽105的第一侧壁105s_1、第一隔离沟槽105的底表面105b和第一隔离沟槽105的第二侧壁105s_2延伸。
插入衬层112可以形成在下填充绝缘膜111上。插入衬层112可以沿着第一隔离沟槽105的底表面105b形成。插入衬层112可以不包括沿着第一隔离沟槽105的侧壁105s_1、105s_2延伸的部分。插入衬层112可以不沿着第一隔离沟槽105的侧壁105s_1、105s_2延伸。
上填充绝缘膜113可以形成在插入衬层112和下填充绝缘膜111上。上填充绝缘膜113可以填充第一隔离沟槽105。
第二隔离沟槽205可以形成在第二区域II的基板100内。例如，第二隔离沟槽205可以形成在基板100中包括的半导体层内。
由于第二隔离沟槽205可以形成在基板100中包括的半导体层内，所以第二隔离沟槽205的侧壁和底表面可以由该半导体层限定。
尽管图9示出第二隔离沟槽205的相对的侧壁之间的不变的距离，但是本发明的示范性实施方式可以具有彼此不平行延伸的相对侧壁。第二隔离沟槽205的彼此面对的侧壁之间的距离可以随着远离第二隔离沟槽205的底表面而增大或减小。
第二器件隔离膜210可以形成在第二区域II的基板100内。第二器件隔离膜210可以通过填充第二隔离沟槽205而形成。第二器件隔离膜210可以包括绝缘材料。
第二器件隔离膜210可以接触基板100中包括的半导体层。
在根据本发明的某些示范性实施方式的半导体器件中，第二器件隔离膜210可以为单层膜。例如，第二器件隔离膜210可以是通过采用单一绝缘材料形成的膜。
第二器件隔离膜210可以包括相对于插入衬层112具有蚀刻选择性的材料。第二器件隔离膜210可以包括例如基于硅氧化物的材料，诸如硅氧化物。
在根据本发明的某些示范性实施方式的半导体器件中，第一隔离沟槽105的宽度D1可以与第二隔离沟槽205的宽度D2不同。例如，第一隔离沟槽105的宽度D1可以大于第二隔离沟槽205的宽度D2。
第一隔离沟槽105的宽度D1和第二隔离沟槽205的宽度D2可以是在基板100的上表面附近的位置的宽度。
此外，当第一隔离沟槽105在一个方向上的宽度与在另一个方向(其与第一隔离沟槽105的所述一个方向不同)上的宽度不同时，第一隔离沟槽105的宽度D1可以是两个宽度中的较小者。
第二隔离沟槽205的宽度D2的定义可以类似于以上描述的第一隔离沟槽105的宽度D1的定义。
图10是示出根据本发明的某些示范性实施方式的半导体器件的视图。相对于此附图没有说明的元件可以类似于或等同于以上关于前面附图的对应元件描述的对应元件。
参照图10，插入衬层112可以沿着第一隔离沟槽105的第一侧壁105s_1、第一隔离沟槽105的底表面105b和第一隔离沟槽105的第二侧壁105s_2延伸。
插入衬层112可以包括沿着第一隔离沟槽105的底表面105b延伸的第一部分112a、沿着第一隔离沟槽105的第一侧壁105s_1延伸的第二部分112b、以及沿着第一隔离沟槽105的第二侧壁105s_2延伸的第三部分112c。
插入衬层112的第一部分112a的厚度可以大于插入衬层112的第二部分112b的厚度和插入衬层112的第三部分112c的厚度。
尽管图9和图10的第一区域I被示出为分别类似于图2和图5的实施方式，但是第一区域I可以是参照图2和图4至图7说明的各种示范性实施方式之一。
图11至图17是示出制造的中间阶段的视图，示出根据本发明的某些示范性实施方式的用于制造半导体器件的方法。
图11至图17示出在不同的区域中制造半导体器件的工艺。然而，图11至图17分开示出在彼此不同的各区域中制造半导体器件的工艺。
参照图11，第一隔离沟槽105和第二隔离沟槽205可以形成在基板100内。第一隔离沟槽105可以形成在第一区域I中，第二隔离沟槽205可以形成在第二区域II中。
例如，第一隔离沟槽105的宽度D1可以大于第二隔离沟槽205的宽度D2。
图11示出基板100的上表面被暴露，然而，基板100的上表面不是必需被暴露。
参照图12，第一绝缘膜111p可以沿着第一隔离沟槽105的侧壁和底表面以及沿着基板100的上表面形成。此外，第一绝缘膜111p可以填充第二隔离沟槽205。
由于第二隔离沟槽205的宽度D2小于第一隔离沟槽105的宽度D1，所以当第一绝缘膜111p沿着第一隔离沟槽105的侧壁和底表面形成时第一绝缘膜111p可以完全填充第二隔离沟槽205。
第一隔离沟槽105可以不被第一绝缘膜111p完全填充。
第一绝缘膜111p可以通过采用例如原子层沉积(ALD)或化学气相沉积(CVD)而形成。
第一绝缘膜111p可以包括例如硅氧化物。
参照图13，第二绝缘膜112p可以形成在第一绝缘膜111p上。
第二绝缘膜112p可以沿着基板100的上表面形成。此外，第二绝缘膜112p可以沿着第一隔离沟槽105的底表面形成。
然而，第二绝缘膜112p可以不形成在第一隔离沟槽105的侧壁上形成的第一绝缘膜111p上。例如，第二绝缘膜112p可以不沿着第一隔离沟槽105的侧壁形成。
由于第一绝缘膜111p可以完全填充第二隔离沟槽205，所以第二绝缘膜112p可以不形成在第二隔离沟槽205内。例如，形成在第二隔离沟槽205内的第二绝缘膜112p的厚度可以具有可忽略的厚度。
第二绝缘膜112p可以例如通过采用各向异性沉积而形成。第二绝缘膜112p可以包括例如硅氮化物。
例如，在图13中，具有大于零的厚度的第二绝缘膜112p形成在基板100的上表面和第一隔离沟槽105的底表面上。具有接近零或可忽略的厚度的第二绝缘膜112p可以形成在第一隔离沟槽105的侧壁上。
例如，形成在基板100的上表面和第一隔离沟槽105的底表面上的第二绝缘膜112p的厚度可以大于形成在第一隔离沟槽105的侧壁上的第二绝缘膜112p的厚度。
参照图14，间隙填充绝缘膜113p可以形成在第二绝缘膜112p上。间隙填充绝缘膜113p可以填充第一隔离沟槽105。
间隙填充绝缘膜113p可以设置在第一区域I和第二区域II中的基板100的上表面上的第二绝缘膜112p之上。
如果需要，在形成间隙填充绝缘膜113p之后，可以对间隙填充绝缘膜113p执行后处理工艺。
间隙填充绝缘膜113p可以由具有优良的间隙填充特性的绝缘材料形成。例如，间隙填充绝缘膜113p可以包括硅氧化物、可流动的氧化物(FOX)、东燃硅氮烷(TOSZ)、非掺杂的石英玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子增强原硅酸四乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂的硅氧化物(CDO)、有机硅酸盐玻璃(OSG)和/或SiLK。
间隙填充绝缘膜113p可以包括通过沉积之后的后处理工艺变成基于硅氧化物的绝缘材料(例如硅氧化物)的材料。
间隙填充绝缘膜113p可以包括相对于第二绝缘膜112p具有蚀刻选择性的材料。
间隙填充绝缘膜113p可以通过采用例如CVD、低压CVD、等离子体增强CVD(PECVD)、物理气相沉积(PVD)或旋涂而形成。
例如，间隙填充绝缘膜113p可以通过采用TOSZ形成。TOSZ膜可以包括聚硅氮烷膜。TOSZ膜可以通过采用旋涂法形成。
在旋涂之后，可以对TOSZ膜执行致密化工艺。例如，TOSZ膜可以通过提供O2和H2O、然后执行退火工艺而致密化。如上所述致密化的TOSZ膜可以包括硅氧化物膜。
在执行TOSZ膜的致密化工艺时，包括硅氮化物的第二绝缘膜112p可以被部分地消耗。例如，在对TOSZ膜执行致密化工艺时，第二绝缘膜112p的厚度可以减小。
参照图15，第二绝缘膜112p可以在平坦化间隙填充绝缘膜113p时被暴露。
例如，间隙填充绝缘膜113p可以被去除直到暴露第二绝缘膜112p。
由于第二绝缘膜112p包括相对于间隙填充绝缘膜113p具有蚀刻选择性的材料，所以第二绝缘膜112p可以在平坦化工艺中起到蚀刻停止膜的作用。
填充第一隔离沟槽105的初始上填充绝缘膜113a可以通过平坦化间隙填充绝缘膜113p而形成。
参照图16，形成在基板100的上表面上的第一绝缘膜111p可以通过去除暴露的第二绝缘膜112p而暴露。
由于第二绝缘膜112p包括相对于第一绝缘膜111p和初始上填充绝缘膜113a的蚀刻选择性，所以第二绝缘膜112p可以被选择性去除。
插入衬层112可以在去除基板100的上表面上的第二绝缘膜112p时形成在第一隔离沟槽105内。
参照图17，基板100的上表面可以通过去除基板100的上表面上的第一绝缘膜111p和向上突出得高于基板100的上表面的初始上填充绝缘膜113a而暴露。
结果，可以形成填充第一隔离沟槽105的第一器件隔离膜110和填充第二隔离沟槽205的第二器件隔离膜210。
第一器件隔离膜110可以包括由第一绝缘膜111p的下填充绝缘膜111、由第二绝缘膜112p的插入衬层112和由间隙填充绝缘膜113p的上填充绝缘膜113。
然后，参照图3，栅电极120可以形成在暴露的基板100上。
图18是示出在根据本发明的某些示范性实施方式的用于制造半导体器件的方法中的制造的中间阶段的视图。相对于此附图没有说明的元件可以类似于或等同于以上关于前面附图的对应元件描述的对应元件。
供参考，图18可以是在图12之后执行的工艺。
参照图18，第二下绝缘膜112p_1可以形成在第一绝缘膜111p上，并沿着第一隔离沟槽105的侧壁和底表面以及基板100的上表面。
第二下绝缘膜112p_1可以共形地形成在第一绝缘膜111p上。
然后，第二上绝缘膜112p_2可以形成在第二下绝缘膜112p_1上。
第二上绝缘膜112p_2可以沿着第一隔离沟槽105的底表面和基板100的上表面形成，但是可以不形成在第一隔离沟槽105的侧壁上。
第二下绝缘膜112p_1和第二上绝缘膜112p_2可以包括例如硅氮化物。
结果，包括第二下绝缘膜112p_1和第二上绝缘膜112p_2的第二绝缘膜112p可以形成在第一绝缘膜111p上。
在基板100的上表面上的第二绝缘膜112p的厚度和在第一隔离沟槽105的底表面上的第二绝缘膜112p的厚度可以每个大于在第一隔离沟槽105的侧壁上的第二绝缘膜112p的厚度。
然后，如图14所示，间隙填充绝缘膜113p可以形成在第二绝缘膜112p上。在形成间隙填充绝缘膜113p时，可以减小第一隔离沟槽105的侧壁上的第二绝缘膜112p的厚度。
在某些情况下，在形成间隙填充绝缘膜113p时，可以消耗第一隔离沟槽105的侧壁上的几乎所有或全部第二绝缘膜112p。
图19是示出在根据本发明的某些示范性实施方式的用于制造半导体器件的方法中的制造的中间阶段的视图。相对于此附图没有说明的元件可以类似于或等同于以上关于前面附图的对应元件描述的对应元件。
供参考，图19可以是在图12之后执行的工艺。
参照图19，第二绝缘膜112p可以通过采用各向异性沉积而形成在第一绝缘膜111p上。
与图13所示的不同，第二绝缘膜112p可以通过各向异性沉积形成在第一隔离沟槽105的侧壁和底表面以及基板100的上表面上。
第二绝缘膜112p可以沿着第一隔离沟槽105的侧壁和底表面以及基板100的上表面非共形地形成。
例如，基板100的上表面上的第二绝缘膜112p的厚度和第一隔离沟槽105的底表面上的第二绝缘膜112p的厚度可以大于第一隔离沟槽105的侧壁上的第二绝缘膜112p的厚度。
然后，在图14中，间隙填充绝缘膜113p可以形成在第二绝缘膜112p上。
这里描述的示范性实施方式是说明性的，并且可以引入很多变化而没有脱离本公开的精神或权利要求书的范围。例如，不同的示范性实施方式的元件和/或特征可以在本公开和权利要求书的范围内彼此结合和/或彼此替代。
本申请要求于2016年12月13日在韩国知识产权局提交的韩国专利申请第10-2016-0169936号的优先权，其内容通过引用整体地结合于此。

Claims (20)

1.一种半导体器件，包括：
基板，包括半导体层；
沟槽，形成在所述半导体层内；
填充绝缘膜，设置在所述沟槽内；以及
插入衬层，设置在所述填充绝缘膜内，所述插入衬层与所述半导体层间隔开并沿着所述沟槽的底表面延伸。
2.如权利要求1所述的半导体器件，其中所述填充绝缘膜完全地围绕所述插入衬层。
3.如权利要求1所述的半导体器件，其中所述插入衬层不沿着所述沟槽的侧壁延伸。
4.如权利要求1所述的半导体器件，其中所述插入衬层包括沿着所述沟槽的所述底表面延伸的第一部分和沿着所述沟槽的侧壁延伸的第二部分，并且
所述插入衬层的所述第一部分的厚度大于所述插入衬层的所述第二部分的厚度。
5.如权利要求4所述的半导体器件，其中从所述沟槽的所述底表面到所述插入衬层的所述第二部分的最上部分的高度小于从所述沟槽的所述底表面到所述填充绝缘膜的上表面的高度。
6.如权利要求1所述的半导体器件，其中所述插入衬层包括相对于所述填充绝缘膜具有蚀刻选择性的材料。
7.如权利要求6所述的半导体器件，其中所述填充绝缘膜包括基于硅氧化物的材料，所述插入衬层包括基于硅氮化物的材料。
8.如权利要求1所述的半导体器件，还包括：
有源区域，由所述沟槽限定；以及
栅电极，形成为跨过所述有源区域和所述填充绝缘膜的一部分。
9.一种半导体器件，包括：
基板；
沟槽，形成在所述基板内，所述沟槽包括彼此相对的第一侧壁和第二侧壁；
第一绝缘膜，沿着所述沟槽的所述第一侧壁、所述第二侧壁和底表面延伸；
第二绝缘膜，设置在所述第一绝缘膜上，所述第二绝缘膜沿着所述沟槽的所述底表面和所述沟槽的所述第一侧壁延伸，其中在所述沟槽的所述底表面上的所述第二绝缘膜的厚度大于在所述沟槽的所述第一侧壁上的所述第二绝缘膜的厚度；以及
第三绝缘膜，设置在所述第二绝缘膜上，所述第三绝缘膜填充所述沟槽。
10.如权利要求9所述的半导体器件，其中在所述沟槽的所述第一侧壁上的所述第一绝缘膜的厚度大于在所述沟槽的所述第一侧壁上的所述第二绝缘膜的厚度。
11.如权利要求9所述的半导体器件，其中在所述沟槽的所述底表面上的所述第一绝缘膜的厚度大于在所述沟槽的所述第一侧壁上的所述第二绝缘膜的厚度。
12.如权利要求9所述的半导体器件，其中所述第二绝缘膜沿着所述沟槽的所述第一侧壁、所述底表面和所述第二侧壁延伸。
13.如权利要求9所述的半导体器件，其中所述沟槽的所述第二侧壁上的所述第一绝缘膜与所述第三绝缘膜直接接触。
14.如权利要求13所述的半导体器件，其中所述第二绝缘膜不沿着所述沟槽的所述第二侧壁延伸。
15.如权利要求9所述的半导体器件，其中所述第三绝缘膜与所述第二绝缘膜直接接触。
16.如权利要求9所述的半导体器件，其中所述第二绝缘膜的最上部分由所述第一绝缘膜和所述第三绝缘膜暴露。
17.如权利要求9所述的半导体器件，其中所述第一绝缘膜和所述第三绝缘膜的每个包括基于硅氧化物的材料，所述第二绝缘膜包括基于硅氮化物的材料。
18.一种半导体器件，包括：
基板；
第一沟槽，形成在所述基板内，所述第一沟槽具有第一宽度；
第二沟槽，形成在所述基板内，所述第二沟槽具有与所述第一宽度不同的第二宽度；
第一器件隔离膜，包括沿着所述第一沟槽的侧壁和底表面延伸的第一绝缘膜、设置在所述第一绝缘膜上并沿着所述第一沟槽的所述底表面延伸的第二绝缘膜、以及设置在所述第二绝缘膜上并填充所述第一沟槽的第三绝缘膜，其中所述第二绝缘膜包括相对于所述第一绝缘膜和所述第三绝缘膜具有蚀刻选择性的材料；以及
第二器件隔离膜，填充所述第二沟槽并包括相对于所述第二绝缘膜具有蚀刻选择性的材料。
19.如权利要求18所述的半导体器件，其中所述第一沟槽的宽度大于所述第二沟槽的宽度。
20.如权利要求18所述的半导体器件，其中所述第一绝缘膜和所述第二器件隔离膜的每个包括硅氧化物，所述第二绝缘膜包括硅氮化物。
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