JP2002184776A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2002184776A JP2002184776A JP2000381210A JP2000381210A JP2002184776A JP 2002184776 A JP2002184776 A JP 2002184776A JP 2000381210 A JP2000381210 A JP 2000381210A JP 2000381210 A JP2000381210 A JP 2000381210A JP 2002184776 A JP2002184776 A JP 2002184776A
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Abstract
(57)【要約】
【課題】 銅メッキ装置を用いて、銅埋め込み配線を形
成する場合、半導体基板内に銅が浸透しないバリア層を
提供することを目的とする。 【解決手段】 上記課題を解決する為に、高濃度拡散領
域上の層間絶縁膜に接続口を開口する工程と、前記接続
口の内壁に第１積層膜を積層する工程と、記接続口にタ
ングステン膜を埋め込む工程と、層間絶縁膜を積層し、
前記接続口と連なる箇所を開口して溝配線部を形成する
工程と、導電性の第２積層膜を積層する工程と、全面に
銅を堆積した後平坦化する工程とを有する半導体装置の
製造方法において、前記第１積層膜はＴａＮ膜上にＴｉ
Ｎ膜を積層した構成とし、前記第２積層膜をＴａＮ膜上
に銅シード層を積層した構成としたことを特徴とする半
導体装置の製造方法である。
成する場合、半導体基板内に銅が浸透しないバリア層を
提供することを目的とする。 【解決手段】 上記課題を解決する為に、高濃度拡散領
域上の層間絶縁膜に接続口を開口する工程と、前記接続
口の内壁に第１積層膜を積層する工程と、記接続口にタ
ングステン膜を埋め込む工程と、層間絶縁膜を積層し、
前記接続口と連なる箇所を開口して溝配線部を形成する
工程と、導電性の第２積層膜を積層する工程と、全面に
銅を堆積した後平坦化する工程とを有する半導体装置の
製造方法において、前記第１積層膜はＴａＮ膜上にＴｉ
Ｎ膜を積層した構成とし、前記第２積層膜をＴａＮ膜上
に銅シード層を積層した構成としたことを特徴とする半
導体装置の製造方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、銅配線を含む多層
配線の形成工程において、半導体基板中への銅拡散を防
止するバリア層の膜の構成に関するものである。
配線の形成工程において、半導体基板中への銅拡散を防
止するバリア層の膜の構成に関するものである。
【０００２】
【従来の技術】従来、銅配線を含む多層配線の形成は、
第１層目の金属配線に銅を用いる場合、半導体基板と一
層目配線との接続にタングステンプラグを用いた、シン
グルダマシン配線を形成する方法がある。これらの工程
断面図を図４に示す。
第１層目の金属配線に銅を用いる場合、半導体基板と一
層目配線との接続にタングステンプラグを用いた、シン
グルダマシン配線を形成する方法がある。これらの工程
断面図を図４に示す。
【０００３】図４（ア）の工程では、半導体基板１００
の表面に、常圧ＣＶＤ法等によりＢＰＳＧ（ボロンリン
ケイ酸ガラス）等の層間絶縁膜１０１を形成した後、レ
ジスト膜を塗布し、フォトリソグラフィー技術とドライ
エッチング技術により前記半導体基板１００との接続口
１０２を開口する。
の表面に、常圧ＣＶＤ法等によりＢＰＳＧ（ボロンリン
ケイ酸ガラス）等の層間絶縁膜１０１を形成した後、レ
ジスト膜を塗布し、フォトリソグラフィー技術とドライ
エッチング技術により前記半導体基板１００との接続口
１０２を開口する。
【０００４】次に、スパッタリング法にてＴｉ膜１０３
を〜５０ｎｍ堆積させた後、反応性スパッタリング法に
てＴｉＮ膜１０４を〜１００ｎｍ堆積させる。
を〜５０ｎｍ堆積させた後、反応性スパッタリング法に
てＴｉＮ膜１０４を〜１００ｎｍ堆積させる。
【０００５】その後、ＣＶＤ法にて前記半導体基板１０
０の全面に、タングステン膜１０５を３００ｎｍ〜５０
０ｎｍ堆積させ、前記接続口１０２内に前記タングステ
ン膜１０５の埋め込みを行う。
０の全面に、タングステン膜１０５を３００ｎｍ〜５０
０ｎｍ堆積させ、前記接続口１０２内に前記タングステ
ン膜１０５の埋め込みを行う。
【０００６】続いて、化学機械研磨（ＣＭＰ）法を用い
て前記接続口１０２内にタングステンプラグ１０６を形
成する（図４（イ））。この場合、全面ドライエッチン
グ法による除去方法を用いることも可能であるが、銅配
線に適用する場合には、ウェーハ全面に渡っての平坦度
が要求されることからＣＭＰ法が主流である。
て前記接続口１０２内にタングステンプラグ１０６を形
成する（図４（イ））。この場合、全面ドライエッチン
グ法による除去方法を用いることも可能であるが、銅配
線に適用する場合には、ウェーハ全面に渡っての平坦度
が要求されることからＣＭＰ法が主流である。
【０００７】次に、ダマシン配線形成時におけるエッチ
ングストッパとしてＳｉＮ膜１０７を堆積した後、誘電
率３．０である非フッ素化有機ポリマー膜１０８を２０
００ｒｐｍの回転数でスピン塗布後、２００度、窒素雰
囲気中で熱処理することで形成し、その上にフォトリソ
グラフィー時の反射防止膜１０９としてＳｉＮ膜を堆積
させた後、公知のフォトリソグラフィー技術とドライエ
ッチング技術によりダマシン配線溝１１０を形成する
（図４（ウ））。
ングストッパとしてＳｉＮ膜１０７を堆積した後、誘電
率３．０である非フッ素化有機ポリマー膜１０８を２０
００ｒｐｍの回転数でスピン塗布後、２００度、窒素雰
囲気中で熱処理することで形成し、その上にフォトリソ
グラフィー時の反射防止膜１０９としてＳｉＮ膜を堆積
させた後、公知のフォトリソグラフィー技術とドライエ
ッチング技術によりダマシン配線溝１１０を形成する
（図４（ウ））。
【０００８】次に、図４（エ）に示すように、上記工程
で形成された前記ダマシン配線溝１１０内に、タングス
テン表面を露出させるため、公知技術である全面エッチ
ング法を用いて、前記ダマシン配線溝１１０の底部及び
非フッ素化有機ポリマー膜１０８上の前記ＳｉＮ膜の除
去を行う。その際に前記ＳｉＮ膜１０７の真下の前記層
間絶縁膜１０１のエッチングが進行すると同時に前記タ
ングステンプラグ１０６もエッチングされキーホール１
１１が発生する。
で形成された前記ダマシン配線溝１１０内に、タングス
テン表面を露出させるため、公知技術である全面エッチ
ング法を用いて、前記ダマシン配線溝１１０の底部及び
非フッ素化有機ポリマー膜１０８上の前記ＳｉＮ膜の除
去を行う。その際に前記ＳｉＮ膜１０７の真下の前記層
間絶縁膜１０１のエッチングが進行すると同時に前記タ
ングステンプラグ１０６もエッチングされキーホール１
１１が発生する。
【０００９】次に、図４（オ）に示すように、前記ダマ
シン配線溝１１０内に、スパッタリング法でＴａＮ膜１
１２を〜２５ｎｍ堆積させ、銅シード層１１３をスパッ
タリング法で堆積させた後、電解メッキ（ＥＰ若しくは
ＥＣＰ）法により銅を堆積させ、ＣＭＰ法を用いて前記
ダマシン配線溝１１０内に銅膜１１４を形成し、一層目
銅配線を形成する（図４（カ））。
シン配線溝１１０内に、スパッタリング法でＴａＮ膜１
１２を〜２５ｎｍ堆積させ、銅シード層１１３をスパッ
タリング法で堆積させた後、電解メッキ（ＥＰ若しくは
ＥＣＰ）法により銅を堆積させ、ＣＭＰ法を用いて前記
ダマシン配線溝１１０内に銅膜１１４を形成し、一層目
銅配線を形成する（図４（カ））。
【００１０】その後、さらに積層配線を形成する場合に
は、プラズマＣＶＤ法によりＳｉＮ膜１１５を成膜す
る。
は、プラズマＣＶＤ法によりＳｉＮ膜１１５を成膜す
る。
【００１１】
【発明が解決しようとする課題】しかしながら、従来の
方法によるとタングステンプラグ内にキーホールが発生
し、後工程である配線材料による粒界拡散を抑制するた
めスパッタリング法により堆積されるＴａＮ膜でも前記
キーホールを埋めることは困難となる。
方法によるとタングステンプラグ内にキーホールが発生
し、後工程である配線材料による粒界拡散を抑制するた
めスパッタリング法により堆積されるＴａＮ膜でも前記
キーホールを埋めることは困難となる。
【００１２】従って、電解メッキ法による銅配線形成に
おいて、銅を含んだ電解メッキ液が毛細血管現象により
結晶性が粗いタングステンを浸透し、ＴｉＮ／Ｔｉ積層
膜のＴｉＮ膜まで浸透して界面まで拡散することなる。
さらに、前記ＴｉＮ／Ｔｉ積層膜自体も、スパッタリン
グ法による形成されており、結晶性が粗く、容易に銅が
積層膜の粒界を拡散して半導体基板内に拡散してしま
い、トランジスタ特性の劣化が生じるという問題が生じ
ていた。
おいて、銅を含んだ電解メッキ液が毛細血管現象により
結晶性が粗いタングステンを浸透し、ＴｉＮ／Ｔｉ積層
膜のＴｉＮ膜まで浸透して界面まで拡散することなる。
さらに、前記ＴｉＮ／Ｔｉ積層膜自体も、スパッタリン
グ法による形成されており、結晶性が粗く、容易に銅が
積層膜の粒界を拡散して半導体基板内に拡散してしま
い、トランジスタ特性の劣化が生じるという問題が生じ
ていた。
【００１３】そこで、本発明は、上記の問題を解決する
もので、銅配線形成時における半導体基板内の銅の拡散
を防止するバリア膜を提供することを目的とする。
もので、銅配線形成時における半導体基板内の銅の拡散
を防止するバリア膜を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、高濃度拡散領域上の第１の層間絶縁膜に
接続口を有し、前記接続口の内壁に第１積層膜が設けら
れており、前記接続口にタングステン膜が埋め込まれて
おり、前記接続口に繋がる開口部を有する第２の層間絶
縁膜を有し、前記開口部に銅が埋め込まれている構造を
有する半導体装置において、前記第１積層膜はＴａＮ膜
上にＴｉＮ膜を積層した構成としたことを特徴とする半
導体装置である。
に、本発明は、高濃度拡散領域上の第１の層間絶縁膜に
接続口を有し、前記接続口の内壁に第１積層膜が設けら
れており、前記接続口にタングステン膜が埋め込まれて
おり、前記接続口に繋がる開口部を有する第２の層間絶
縁膜を有し、前記開口部に銅が埋め込まれている構造を
有する半導体装置において、前記第１積層膜はＴａＮ膜
上にＴｉＮ膜を積層した構成としたことを特徴とする半
導体装置である。
【００１５】また、高濃度拡散領域上の第１の層間絶縁
膜に接続口を有し、前記接続口の内壁に第１積層膜が設
けられており、前記接続口にタングステン膜が埋め込ま
れており、前記接続口に繋がる開口部を有する第２の層
間絶縁膜を有し、前記開口部に銅が埋め込まれている構
造を有する半導体装置において、前記第１積層膜の構成
を前記高濃度拡散領域側から順にＴｉＮ膜、Ｓｉ層、Ｔ
ｉＮ膜、Ｔｉ膜としたことを特徴とする半導体装置であ
る。
膜に接続口を有し、前記接続口の内壁に第１積層膜が設
けられており、前記接続口にタングステン膜が埋め込ま
れており、前記接続口に繋がる開口部を有する第２の層
間絶縁膜を有し、前記開口部に銅が埋め込まれている構
造を有する半導体装置において、前記第１積層膜の構成
を前記高濃度拡散領域側から順にＴｉＮ膜、Ｓｉ層、Ｔ
ｉＮ膜、Ｔｉ膜としたことを特徴とする半導体装置であ
る。
【００１６】また、高濃度拡散領域上の第１の層間絶縁
膜に接続口を開口する工程と、前記接続口の内壁に第１
積層膜を積層する工程と、前記接続口にタングステン膜
を埋め込む工程と、前記接続口に繋がる開口部を有する
第２の層間絶縁膜を積層し、銅を堆積する工程とを有す
る半導体装置の製造方法において、ＴａＮ膜上にＴｉＮ
膜を積層して前記第１積層膜を形成する工程を設けたこ
とを特徴とする半導体装置の製造方法である。
膜に接続口を開口する工程と、前記接続口の内壁に第１
積層膜を積層する工程と、前記接続口にタングステン膜
を埋め込む工程と、前記接続口に繋がる開口部を有する
第２の層間絶縁膜を積層し、銅を堆積する工程とを有す
る半導体装置の製造方法において、ＴａＮ膜上にＴｉＮ
膜を積層して前記第１積層膜を形成する工程を設けたこ
とを特徴とする半導体装置の製造方法である。
【００１７】また、高濃度拡散領域上の第１の層間絶縁
膜に接続口を開口する工程と、前記接続口の内壁に第１
積層膜を積層する工程と、前記接続口にタングステン膜
を埋め込む工程と、前記接続口に繋がる開口部を有する
第２の層間絶縁膜を積層し、銅を堆積する工程とを有す
る半導体装置の製造方法において、前記高濃度拡散領域
側から順にＴｉＮ膜、Ｓｉ層、ＴｉＮ膜、Ｔｉ膜を積層
して前記第１積層膜を形成する工程を設けたことを特徴
とする半導体装置の製造方法である。
膜に接続口を開口する工程と、前記接続口の内壁に第１
積層膜を積層する工程と、前記接続口にタングステン膜
を埋め込む工程と、前記接続口に繋がる開口部を有する
第２の層間絶縁膜を積層し、銅を堆積する工程とを有す
る半導体装置の製造方法において、前記高濃度拡散領域
側から順にＴｉＮ膜、Ｓｉ層、ＴｉＮ膜、Ｔｉ膜を積層
して前記第１積層膜を形成する工程を設けたことを特徴
とする半導体装置の製造方法である。
【００１８】
【発明の実施の形態】（実施の形態１）以下に、本発明
の実施の形態について図面を参照して説明する。
の実施の形態について図面を参照して説明する。
【００１９】図１は、本発明の実施の形態に係る多層配
線形成方法を示す工程断面図である。
線形成方法を示す工程断面図である。
【００２０】図１（ア）に示すように、素子分離酸化膜
１及び高濃度拡散層（図示せず）を有する半導体基板２
に、常圧ＣＶＤ法等によりＢＰＳＧ（ボロン・リン・ケ
イ酸ガラス）等の層間絶縁膜３を形成した後、周知のフ
ォトリソグラフィー技術とドライエッチング技術によ
り、前記半導体基板２内に形成された高濃度拡散層（図
示せず）との接続口４を開口する。次に、反応性スパッ
タリング法により導電性積層膜としてにＴａＮ膜５（１
０〜２５ｎｍ）及びＴｉＮ膜６（１０〜１００ｎｍ）を
堆積させる。その後、ＣＶＤ法等によりウェーハ全面に
タングステン膜７を３００〜５００ｎｍ堆積させ、前記
接続口４内に前記タングステン膜７の埋め込みを行う。
１及び高濃度拡散層（図示せず）を有する半導体基板２
に、常圧ＣＶＤ法等によりＢＰＳＧ（ボロン・リン・ケ
イ酸ガラス）等の層間絶縁膜３を形成した後、周知のフ
ォトリソグラフィー技術とドライエッチング技術によ
り、前記半導体基板２内に形成された高濃度拡散層（図
示せず）との接続口４を開口する。次に、反応性スパッ
タリング法により導電性積層膜としてにＴａＮ膜５（１
０〜２５ｎｍ）及びＴｉＮ膜６（１０〜１００ｎｍ）を
堆積させる。その後、ＣＶＤ法等によりウェーハ全面に
タングステン膜７を３００〜５００ｎｍ堆積させ、前記
接続口４内に前記タングステン膜７の埋め込みを行う。
【００２１】次に、図１（イ）に示すように、化学機械
研磨（ＣＭＰ）法を用いて、前記接続口３内に前記タン
グステン膜７を残すことにより、タングステンプラグ８
を形成する。ここにおいて、ＣＭＰ法の代わりにドライ
エッチング法を用いても構わないが、銅配線を形成する
場合には、ウェーハ面内における高い均一性が要求され
ることからＣＭＰ法が主流である。
研磨（ＣＭＰ）法を用いて、前記接続口３内に前記タン
グステン膜７を残すことにより、タングステンプラグ８
を形成する。ここにおいて、ＣＭＰ法の代わりにドライ
エッチング法を用いても構わないが、銅配線を形成する
場合には、ウェーハ面内における高い均一性が要求され
ることからＣＭＰ法が主流である。
【００２２】次に、図１（ウ）に示すように、ドライエ
ッチング時におけるエッチングストッパーとしてＳｉＮ
膜９を堆積した後、誘電率３．０の非フッ素化有機ポリ
マー膜１０を２０００ｒｐｍの回転数でスピン塗布後、
２００℃の窒素雰囲気中で熱処理することにより形成す
る。続いて、後工程におけるフォトリソグラフィー時に
おける反射防止膜１１としてＳｉＮ膜を堆積させた後、
レジスト膜１２を塗布する。その後、周知のフォトリソ
グラフィー技術でパターニングを行い、ドライエッチン
グ技術によりダマシン配線を形成する溝配線形成部１３
を形成する。
ッチング時におけるエッチングストッパーとしてＳｉＮ
膜９を堆積した後、誘電率３．０の非フッ素化有機ポリ
マー膜１０を２０００ｒｐｍの回転数でスピン塗布後、
２００℃の窒素雰囲気中で熱処理することにより形成す
る。続いて、後工程におけるフォトリソグラフィー時に
おける反射防止膜１１としてＳｉＮ膜を堆積させた後、
レジスト膜１２を塗布する。その後、周知のフォトリソ
グラフィー技術でパターニングを行い、ドライエッチン
グ技術によりダマシン配線を形成する溝配線形成部１３
を形成する。
【００２３】次に、図１（エ）に示すように、前記レジ
スト膜１２を剥離し、形成された前記溝配線形成部１３
内に、タングステン表面を露出させるために、全面エッ
チング法を用いて溝底部及び非フッ素化有機ポリマー膜
１０の前記ＳｉＮ膜の除去を行う。ここにおいてエッチ
ングガスとして、ＣＨＦ3等のＦ系のガスを用いてい
る。
スト膜１２を剥離し、形成された前記溝配線形成部１３
内に、タングステン表面を露出させるために、全面エッ
チング法を用いて溝底部及び非フッ素化有機ポリマー膜
１０の前記ＳｉＮ膜の除去を行う。ここにおいてエッチ
ングガスとして、ＣＨＦ3等のＦ系のガスを用いてい
る。
【００２４】次に、図１（オ）に示すように、スパッタ
リング法によりＴａＮ膜１４を堆積させ、電解メッキ陰
極として使用するために銅シード層１５を堆積させる。
リング法によりＴａＮ膜１４を堆積させ、電解メッキ陰
極として使用するために銅シード層１５を堆積させる。
【００２５】次に、図１（カ）に示すように、電解メッ
キ（ＥＰまたはＥＣＰ）法で前記半導体基板２の全面に
銅膜１６を堆積し、化学機械研磨（ＣＭＰ）法により前
記溝配線形成部１３内に前記銅膜１６を埋め込み、一層
目の銅配線を形成する。
キ（ＥＰまたはＥＣＰ）法で前記半導体基板２の全面に
銅膜１６を堆積し、化学機械研磨（ＣＭＰ）法により前
記溝配線形成部１３内に前記銅膜１６を埋め込み、一層
目の銅配線を形成する。
【００２６】さらに、二層目以上の積層配線を形成する
場合には、プラズマＣＶＤ法等によりＳｉＮ膜を成膜す
る。この場合、最大４００℃程度の処理温度が使用され
る。
場合には、プラズマＣＶＤ法等によりＳｉＮ膜を成膜す
る。この場合、最大４００℃程度の処理温度が使用され
る。
【００２７】以下に、本発明を用いた銅シングルダマシ
ン配線における銅の拡散バリア性評価結果を示す。
ン配線における銅の拡散バリア性評価結果を示す。
【００２８】まず、半導体基板上に絶縁膜としてシリコ
ン酸化膜を堆積させ、ホール径が２５０ｎｍ、深さが１
０００ｎｍの円筒状の接続口を形成し、該接続口の側壁
にバリア層として、ＴｉＮ膜（６０ｎｍ）／Ｔｉ膜（５
０ｎｍ）積層膜を堆積するサンプルＡと、ＴｉＮ膜（１
００ｎｍ）／ＴａＮ膜（２５ｎｍ）積層膜を堆積するサ
ンプルＢを作成する。
ン酸化膜を堆積させ、ホール径が２５０ｎｍ、深さが１
０００ｎｍの円筒状の接続口を形成し、該接続口の側壁
にバリア層として、ＴｉＮ膜（６０ｎｍ）／Ｔｉ膜（５
０ｎｍ）積層膜を堆積するサンプルＡと、ＴｉＮ膜（１
００ｎｍ）／ＴａＮ膜（２５ｎｍ）積層膜を堆積するサ
ンプルＢを作成する。
【００２９】次に、サンプルＡ及びサンプルＢに対して
銅を加速条件６５０℃、処理時間３０分でスパッタを行
い、接続口底部をオージェ電子分光法による解析を行
う。
銅を加速条件６５０℃、処理時間３０分でスパッタを行
い、接続口底部をオージェ電子分光法による解析を行
う。
【００３０】前記解析の結果、サンプルＡには銅が確認
されたが、サンプルＢにおいては銅は確認されなかっ
た。
されたが、サンプルＢにおいては銅は確認されなかっ
た。
【００３１】さらに、本発明であるバリア層を用いた銅
配線をトランジスタに採用しても、トランジスタの劣化
が確認されなかったことにより、製造プロセスによる高
温使用環境下においても基板への銅拡散問題は生じない
ことが分かる。通常、トランジスタにおいてゲート絶縁
膜に、１０10ａｔｏｍｓ／ｃｍ2程度の銅が混入される
とトランジスタの劣化が確認される。 （実施の形態２）以下に、本発明の別の実施の形態につ
いて図面を参照して説明する。
配線をトランジスタに採用しても、トランジスタの劣化
が確認されなかったことにより、製造プロセスによる高
温使用環境下においても基板への銅拡散問題は生じない
ことが分かる。通常、トランジスタにおいてゲート絶縁
膜に、１０10ａｔｏｍｓ／ｃｍ2程度の銅が混入される
とトランジスタの劣化が確認される。 （実施の形態２）以下に、本発明の別の実施の形態につ
いて図面を参照して説明する。
【００３２】図２は、本発明の実施の形態に係る多層配
線形成方法を示す工程断面図である。
線形成方法を示す工程断面図である。
【００３３】図２（ア）に示すように、素子分離酸化膜
１７及び高濃度拡散層（図示せず）を有する半導体基板
１８に、常圧ＣＶＤ法等によりＢＰＳＧ（ボロン・リン
・ケイ酸ガラス）等の層間絶縁膜１９を形成した後、周
知のフォトリソグラフィー技術とドライエッチング技術
により、前記半導体基板１８内に形成された高濃度拡散
層（図示せず）との接続口２０を開口する。次に、反応
性スパッタリング法によりＴｉ膜を１０〜５０ｎｍ堆積
させた後、テトラキス・ジメチルアミノ・チタニウム
（ＴＤＭＡＴ）を堆積温度を４５０℃及び処理部圧力を
１．５Ｔｏｒｒの条件で堆積させた後、プラズマ電力を
７５０Ｗ及び処理部圧力を１．３ＴｏｒｒでＨ2／Ｎ2プ
ラズマ処理を行うことにより２０〜５０ｎｍのＴｉＮ膜
へと改質する。その後、堆積温度を４５０℃及び処理部
圧力を１．５Ｔｏｒｒの条件でＳｉＨ4ガス流量を３０
ｓｃｃｍで約３０秒導入することにより２〜３原子層の
Ｓｉ層を堆積させ、再度上述した製法によりＴｉＮ膜を
２０〜５０ｎｍ堆積させることでＴｉＮ／Ｓｉ／ＴｉＮ
／Ｔｉ積層膜２１を堆積させてバリア層を形成する。そ
の後、ＣＶＤ法等によりウェーハ全面にタングステン膜
２２を３００〜５００ｎｍ堆積させ、前記接続口２０内
に前記タングステン膜２２の埋め込みを行う。
１７及び高濃度拡散層（図示せず）を有する半導体基板
１８に、常圧ＣＶＤ法等によりＢＰＳＧ（ボロン・リン
・ケイ酸ガラス）等の層間絶縁膜１９を形成した後、周
知のフォトリソグラフィー技術とドライエッチング技術
により、前記半導体基板１８内に形成された高濃度拡散
層（図示せず）との接続口２０を開口する。次に、反応
性スパッタリング法によりＴｉ膜を１０〜５０ｎｍ堆積
させた後、テトラキス・ジメチルアミノ・チタニウム
（ＴＤＭＡＴ）を堆積温度を４５０℃及び処理部圧力を
１．５Ｔｏｒｒの条件で堆積させた後、プラズマ電力を
７５０Ｗ及び処理部圧力を１．３ＴｏｒｒでＨ2／Ｎ2プ
ラズマ処理を行うことにより２０〜５０ｎｍのＴｉＮ膜
へと改質する。その後、堆積温度を４５０℃及び処理部
圧力を１．５Ｔｏｒｒの条件でＳｉＨ4ガス流量を３０
ｓｃｃｍで約３０秒導入することにより２〜３原子層の
Ｓｉ層を堆積させ、再度上述した製法によりＴｉＮ膜を
２０〜５０ｎｍ堆積させることでＴｉＮ／Ｓｉ／ＴｉＮ
／Ｔｉ積層膜２１を堆積させてバリア層を形成する。そ
の後、ＣＶＤ法等によりウェーハ全面にタングステン膜
２２を３００〜５００ｎｍ堆積させ、前記接続口２０内
に前記タングステン膜２２の埋め込みを行う。
【００３４】次に、図２（イ）に示すように、化学機械
研磨（ＣＭＰ）法を用いて、前記接続口３内に前記タン
グステン膜２２を残すことにより、タングステンプラグ
２３を形成する。ここにおいて、ＣＭＰ法の代わりにド
ライエッチング法を用いても構わないが、銅配線を形成
する場合には、ウェーハ面内における高い均一性が要求
されることからＣＭＰ法が主流である。
研磨（ＣＭＰ）法を用いて、前記接続口３内に前記タン
グステン膜２２を残すことにより、タングステンプラグ
２３を形成する。ここにおいて、ＣＭＰ法の代わりにド
ライエッチング法を用いても構わないが、銅配線を形成
する場合には、ウェーハ面内における高い均一性が要求
されることからＣＭＰ法が主流である。
【００３５】次に、図２（ウ）に示すように、ドライエ
ッチング時におけるエッチングストッパーとしてＳｉＮ
膜２４を堆積した後、誘電率３．０の非フッ素化有機ポ
リマー膜２５を２０００ｒｐｍの回転数でスピン塗布
後、２００℃の窒素雰囲気中で熱処理することにより形
成する。続いて、後工程におけるフォトリソグラフィー
時における反射防止膜２６としてＳｉＮ膜を堆積させた
後、レジスト膜２７を塗布する。その後、周知のフォト
リソグラフィー技術でパターニングを行い、ドライエッ
チング技術によりダマシン配線を形成する溝配線形成部
２８を形成する。
ッチング時におけるエッチングストッパーとしてＳｉＮ
膜２４を堆積した後、誘電率３．０の非フッ素化有機ポ
リマー膜２５を２０００ｒｐｍの回転数でスピン塗布
後、２００℃の窒素雰囲気中で熱処理することにより形
成する。続いて、後工程におけるフォトリソグラフィー
時における反射防止膜２６としてＳｉＮ膜を堆積させた
後、レジスト膜２７を塗布する。その後、周知のフォト
リソグラフィー技術でパターニングを行い、ドライエッ
チング技術によりダマシン配線を形成する溝配線形成部
２８を形成する。
【００３６】次に、図２（エ）に示すように、前記レジ
スト膜２７を剥離し、形成された前記溝配線形成部２８
内に、タングステン表面を露出させるために、全面エッ
チング法を用いて溝底部及び非フッ素化有機ポリマー膜
２５のＳｉＮ膜の除去を行う。ここにおいてエッチング
ガスとして、ＣＨＦ3等のＦ系のガスを用いている。
スト膜２７を剥離し、形成された前記溝配線形成部２８
内に、タングステン表面を露出させるために、全面エッ
チング法を用いて溝底部及び非フッ素化有機ポリマー膜
２５のＳｉＮ膜の除去を行う。ここにおいてエッチング
ガスとして、ＣＨＦ3等のＦ系のガスを用いている。
【００３７】次に、図２（オ）に示すように、スパッタ
リング法によりＴａＮ膜２９を堆積させ、電解メッキ陰
極として使用するために銅シード層３０を堆積させる。
リング法によりＴａＮ膜２９を堆積させ、電解メッキ陰
極として使用するために銅シード層３０を堆積させる。
【００３８】次に、図２（カ）に示すように、電解メッ
キ（ＥＰまたはＥＣＰ）法で前記半導体基板１８の全面
に銅膜３１を堆積し、化学機械研磨（ＣＭＰ）法により
前記溝配線形成部２８内に前記銅膜３１を埋め込み、一
層目の銅配線を形成する。
キ（ＥＰまたはＥＣＰ）法で前記半導体基板１８の全面
に銅膜３１を堆積し、化学機械研磨（ＣＭＰ）法により
前記溝配線形成部２８内に前記銅膜３１を埋め込み、一
層目の銅配線を形成する。
【００３９】さらに、二層目以上の積層配線を形成する
場合には、プラズマＣＶＤ法等によりＳｉＮ膜を成膜す
る。この場合、最大４００℃程度の処理温度が使用され
る。
場合には、プラズマＣＶＤ法等によりＳｉＮ膜を成膜す
る。この場合、最大４００℃程度の処理温度が使用され
る。
【００４０】以下に、本発明を用いた銅シングルダマシ
ン配線における銅の拡散バリア性評価結果を示す。
ン配線における銅の拡散バリア性評価結果を示す。
【００４１】まず、半導体基板上に絶縁膜としてシリコ
ン酸化膜を堆積させ、ホール径が２５０ｎｍ、深さが１
０００ｎｍの円筒状の接続口を形成し、該接続口の側壁
にバリア層として、ＴｉＮ膜（６０ｎｍ）／Ｔｉ膜（５
０ｎｍ）積層膜を堆積するサンプルＡと、ＴｉＮ膜（３
０ｎｍ）／Ｓｉ（２ａｔｏｍｓ）／ＴｉＮ膜（３０ｎ
ｍ）／Ｔｉ膜（５０ｎｍ）積層膜を堆積するサンプルＣ
を作成する。
ン酸化膜を堆積させ、ホール径が２５０ｎｍ、深さが１
０００ｎｍの円筒状の接続口を形成し、該接続口の側壁
にバリア層として、ＴｉＮ膜（６０ｎｍ）／Ｔｉ膜（５
０ｎｍ）積層膜を堆積するサンプルＡと、ＴｉＮ膜（３
０ｎｍ）／Ｓｉ（２ａｔｏｍｓ）／ＴｉＮ膜（３０ｎ
ｍ）／Ｔｉ膜（５０ｎｍ）積層膜を堆積するサンプルＣ
を作成する。
【００４２】次に、サンプルＡ及びサンプルＣに対して
銅を加速条件６５０℃、処理時間３０分でスパッタを行
い、接続口底部をオージェ分光法による解析を行う。
銅を加速条件６５０℃、処理時間３０分でスパッタを行
い、接続口底部をオージェ分光法による解析を行う。
【００４３】前記解析の結果、サンプルＡには銅が確認
されたが、サンプルＣにおいては銅は確認されなかっ
た。
されたが、サンプルＣにおいては銅は確認されなかっ
た。
【００４４】さらに、本発明であるバリア層を用いた銅
配線をトランジスタに採用しても、トランジスタの劣化
が確認されなかったことにより、製造プロセスによる高
温使用環境下においても基板への銅拡散問題は生じない
ことが分かる。通常、トランジスタにおいてゲート絶縁
膜に、たとえ１０10ａｔｏｍｓ／ｃｍ2程度の銅が混入
される、トランジスタの劣化が確認される。 （実施の形態３）本発明の他の実施の形態について説明
する。
配線をトランジスタに採用しても、トランジスタの劣化
が確認されなかったことにより、製造プロセスによる高
温使用環境下においても基板への銅拡散問題は生じない
ことが分かる。通常、トランジスタにおいてゲート絶縁
膜に、たとえ１０10ａｔｏｍｓ／ｃｍ2程度の銅が混入
される、トランジスタの劣化が確認される。 （実施の形態３）本発明の他の実施の形態について説明
する。
【００４５】図３は、本発明を実施した半導体装置の断
面図である。
面図である。
【００４６】第１半導体基板３２上にゲート酸化膜及び
多結晶シリコン膜を形成し、写真製版、ドライエッチン
グによりパターニングしてゲート電極３３を形成する。
その後、このゲート電極３３をマスクとして第半導体基
板３２に、ｎ型不純物またはｐ型不純物をイオン注入
し、ソース領域３４とドレイン領域３４を形成する。そ
の上に、層間絶縁膜３５としてＢＰＳＧ膜をＣＶＤ法に
より堆積させる。続いて、写真製版、ドライエッチによ
りＢＰＳＧ膜をパターニングしてコンタクトホールを形
成し、全面にバリア層を形成する。バリア層は、まずＴ
ａＮ膜をスパッタリング法により堆積し、続いてＴｉＮ
膜を堆積する。その後、タングステンを全面に堆積し、
ドライエッチング法またはＣＭＰ法等によりコンタクト
内のタングステンのみを残して、それ以外のタングステ
ンを除去することによりプラグ３６が形成される。次に
配線材料となる銅をメッキ法により堆積させることによ
り第１配線層３７が形成される。
多結晶シリコン膜を形成し、写真製版、ドライエッチン
グによりパターニングしてゲート電極３３を形成する。
その後、このゲート電極３３をマスクとして第半導体基
板３２に、ｎ型不純物またはｐ型不純物をイオン注入
し、ソース領域３４とドレイン領域３４を形成する。そ
の上に、層間絶縁膜３５としてＢＰＳＧ膜をＣＶＤ法に
より堆積させる。続いて、写真製版、ドライエッチによ
りＢＰＳＧ膜をパターニングしてコンタクトホールを形
成し、全面にバリア層を形成する。バリア層は、まずＴ
ａＮ膜をスパッタリング法により堆積し、続いてＴｉＮ
膜を堆積する。その後、タングステンを全面に堆積し、
ドライエッチング法またはＣＭＰ法等によりコンタクト
内のタングステンのみを残して、それ以外のタングステ
ンを除去することによりプラグ３６が形成される。次に
配線材料となる銅をメッキ法により堆積させることによ
り第１配線層３７が形成される。
【００４７】続いて、第２配線層を形成する場合には、
層間絶縁膜３８として、ＣＶＤ法によりＴＥＯＳ等を堆
積し、第１配線層と第２配線層とを接続するビアホール
を形成し、上述した同様の方法により、バリア層及び第
２配線層３９を形成する。同様に、第３配線層４０、第
４配線層４１を形成する。
層間絶縁膜３８として、ＣＶＤ法によりＴＥＯＳ等を堆
積し、第１配線層と第２配線層とを接続するビアホール
を形成し、上述した同様の方法により、バリア層及び第
２配線層３９を形成する。同様に、第３配線層４０、第
４配線層４１を形成する。
【００４８】次に、層間絶縁膜４２としてのシリコン酸
化膜を堆積した後、ＶＰＥ（気相成長法）、ＯＭＶＰＥ
（有機金属気相成長法）、ＭＢＥ（分子線成長法）など
のエピタキシャル法により単結晶シリコンを成長させ、
第２半導体基板４３を形成する。ここにおいてエピタキ
シャル成長膜としてシリコンを選択しているが、他の原
子または分子を選択してもよいし、第２半導体基板４３
として、半導体装置を形成する基板を貼り付けても構わ
ない。
化膜を堆積した後、ＶＰＥ（気相成長法）、ＯＭＶＰＥ
（有機金属気相成長法）、ＭＢＥ（分子線成長法）など
のエピタキシャル法により単結晶シリコンを成長させ、
第２半導体基板４３を形成する。ここにおいてエピタキ
シャル成長膜としてシリコンを選択しているが、他の原
子または分子を選択してもよいし、第２半導体基板４３
として、半導体装置を形成する基板を貼り付けても構わ
ない。
【００４９】次に、上述と同様な方法で第２半導体基板
４３にトランジスタを形成し、配線層を形成する。即
ち、第２半導体基板４３上にゲート酸化膜及び多結晶シ
リコン膜を形成し、写真製版、ドライエッチングにより
パターニングしてゲート電極４４を形成し、ｎ型不純物
またはｐ型不純物をイオン注入し、ソース領域４５とド
レイン領域４５を形成する。その上に、層間絶縁膜４６
としてＢＰＳＧ膜をＣＶＤ法により堆積させる。続い
て、写真製版、ドライエッチによりＢＰＳＧ膜をパター
ニングしてコンタクトホールを形成し、全面にバリア層
を形成する。バリア層は、まずＴａＮ膜をスパッタリン
グ法により堆積し、続いてＴｉＮ膜を堆積する。その
後、タングステンを全面に堆積し、ドライエッチング法
またはＣＭＰ法等によりコンタクト内のタングステンの
みを残して、それ以外のタングステンを除去することに
よりプラグ４７が形成される。次に配線材料となる銅を
メッキ法により堆積させることにより第５配線層４８が
形成される。続いて、第６配線層４９を形成する場合に
は、層間絶縁膜として、ＣＶＤ法によりＴＥＯＳ等を堆
積し、第５配線層４８と第６配線層４９とを接続するビ
アホールを形成し、上述した同様の方法により、バリア
層及び第６配線層４９を形成する。同様に、第７配線層
５０、第８配線層５１を形成する。
４３にトランジスタを形成し、配線層を形成する。即
ち、第２半導体基板４３上にゲート酸化膜及び多結晶シ
リコン膜を形成し、写真製版、ドライエッチングにより
パターニングしてゲート電極４４を形成し、ｎ型不純物
またはｐ型不純物をイオン注入し、ソース領域４５とド
レイン領域４５を形成する。その上に、層間絶縁膜４６
としてＢＰＳＧ膜をＣＶＤ法により堆積させる。続い
て、写真製版、ドライエッチによりＢＰＳＧ膜をパター
ニングしてコンタクトホールを形成し、全面にバリア層
を形成する。バリア層は、まずＴａＮ膜をスパッタリン
グ法により堆積し、続いてＴｉＮ膜を堆積する。その
後、タングステンを全面に堆積し、ドライエッチング法
またはＣＭＰ法等によりコンタクト内のタングステンの
みを残して、それ以外のタングステンを除去することに
よりプラグ４７が形成される。次に配線材料となる銅を
メッキ法により堆積させることにより第５配線層４８が
形成される。続いて、第６配線層４９を形成する場合に
は、層間絶縁膜として、ＣＶＤ法によりＴＥＯＳ等を堆
積し、第５配線層４８と第６配線層４９とを接続するビ
アホールを形成し、上述した同様の方法により、バリア
層及び第６配線層４９を形成する。同様に、第７配線層
５０、第８配線層５１を形成する。
【００５０】なお、第３配線層４０と第６配線層４９と
を接続するプラグ５２及び第４配線層４１と第８配線層
５１とを接続するプラグ５３の形成については、部分的
に形成して接続する方法で形成しても良いし、一度に開
口して材料を充填して形成しても構わない。
を接続するプラグ５２及び第４配線層４１と第８配線層
５１とを接続するプラグ５３の形成については、部分的
に形成して接続する方法で形成しても良いし、一度に開
口して材料を充填して形成しても構わない。
【００５１】上述の実施形態においては、第２半導体基
板までについての記載であるが、さらに半導体基板を形
成しても構わないし、更に、それぞれの半導体基板に対
する配線層数を増加させても構わない。
板までについての記載であるが、さらに半導体基板を形
成しても構わないし、更に、それぞれの半導体基板に対
する配線層数を増加させても構わない。
【００５２】また、すべての配線材料を銅にしても構わ
ないが、一部に安価なＡｌまたはＡｌ合金を使用しても
構わないし、バリア層としても一部にＴｉＮ膜／Ｔｉ膜
積層膜やＴｉＮ／Ｓｉ／ＴｉＮ／Ｔｉ積層膜を使用して
も構わない。
ないが、一部に安価なＡｌまたはＡｌ合金を使用しても
構わないし、バリア層としても一部にＴｉＮ膜／Ｔｉ膜
積層膜やＴｉＮ／Ｓｉ／ＴｉＮ／Ｔｉ積層膜を使用して
も構わない。
【００５３】なお、上記実施の形態に記載している半導
体装置を製造する基板には、元素半導体（シリコン、ゲ
ルマニウム等）基板、化合物半導体（ＧａＡｓ、ＺｎＳ
ｅ、シリコンゲルマニウム等）基板、ＳＯＩ、ＳＯＳ等
の基板、元素ウェーハ（シリコン等）、石英基板、プラ
スチック（ポリエチレン、ポリスチレン、ポリイミド
等）等が挙げられる。
体装置を製造する基板には、元素半導体（シリコン、ゲ
ルマニウム等）基板、化合物半導体（ＧａＡｓ、ＺｎＳ
ｅ、シリコンゲルマニウム等）基板、ＳＯＩ、ＳＯＳ等
の基板、元素ウェーハ（シリコン等）、石英基板、プラ
スチック（ポリエチレン、ポリスチレン、ポリイミド
等）等が挙げられる。
【００５４】また、層間絶縁膜においては、積層構造と
しても構わないし、銅配のデュアルダマシン工程におい
て有望視される低誘電率膜を用いても構わない。ここ
で、低誘電率膜とは、例えば、誘電率が３．５程度以下
のものが挙げられる。具体的には、シリコン窒化膜また
はＣＶＤ法で形成するＳｉＯ２膜、ＳｉＯＦ系膜、Ｓｉ
ＯＣ系膜若しくはＣＦ系膜または塗布で形成するＨＳＱ
(hydrogen silsesquioxane)系膜（無機系）、ＭＳＱ（m
ethyl Silsesquioxane）系膜、ＰＡＥ(poly aryleneeth
er)系膜、ＢＣＢ系膜、ポーラス系膜若しくはＣＦ系膜
または多孔質膜等が挙げられる。
しても構わないし、銅配のデュアルダマシン工程におい
て有望視される低誘電率膜を用いても構わない。ここ
で、低誘電率膜とは、例えば、誘電率が３．５程度以下
のものが挙げられる。具体的には、シリコン窒化膜また
はＣＶＤ法で形成するＳｉＯ２膜、ＳｉＯＦ系膜、Ｓｉ
ＯＣ系膜若しくはＣＦ系膜または塗布で形成するＨＳＱ
(hydrogen silsesquioxane)系膜（無機系）、ＭＳＱ（m
ethyl Silsesquioxane）系膜、ＰＡＥ(poly aryleneeth
er)系膜、ＢＣＢ系膜、ポーラス系膜若しくはＣＦ系膜
または多孔質膜等が挙げられる。
【００５５】
【発明の効果】本発明の積層膜をバリア層として用いる
ことにより、電解メッキ法による銅配線形成において、
銅を含んだ電解メッキ液が毛細血管現象により結晶性が
粗いタングステンを浸透するが、バリア層により銅が半
導体基板内に拡散することがないので、トランジスタ特
性の劣化を防止することが可能となる。
ことにより、電解メッキ法による銅配線形成において、
銅を含んだ電解メッキ液が毛細血管現象により結晶性が
粗いタングステンを浸透するが、バリア層により銅が半
導体基板内に拡散することがないので、トランジスタ特
性の劣化を防止することが可能となる。
【図１】本発明に係る実施の形態に係る製造工程断面図
である。
である。
【図２】本発明に係る他の実施の形態に係る製造工程断
面図である。
面図である。
【図３】本発明に係る更に他の実施の形態に係る半導体
装置の断面図である。
装置の断面図である。
【図４】従来技術の製造工程断面図である。
１ 素子分離酸化膜 ２、１８ 半導体基板 ３、１９、３５、３８、４２、４６ 層間絶縁膜 ４、２０ 接続口 ５、１４、２９ ＴａＮ膜 ６ ＴｉＮ膜 ７、２２ タングステン膜 ８、２３ タングステンプ
ラグ ９、２４ ＳｉＮ膜 １０、２５ 非フッ素化有機
ポリマー膜 １１、２６ 反射防止膜 １２、２７ レジスト膜 １３、２８ 溝配線形成部 １５、３０ 銅シード層 １６、３１ 銅膜 １７ 素子分離酸化膜 ２１ ＴｉＮ／Ｓｉ／
ＴｉＮ／Ｔｉ積層膜 ３２ 第１半導体基板 ３３、４４ ゲート電極 ３４、４５ ソース領域（ド
レイン領域） ３６、４７、５２、５３ プラグ ３７ 第１配線層 ３９ 第２配線層 ４０ 第３配線層 ４１ 第４配線層 ４３ 第２半導体基板 ４８ 第５配線層 ４９ 第６配線層 ５０ 第７配線層 ５１ 第８配線層
ラグ ９、２４ ＳｉＮ膜 １０、２５ 非フッ素化有機
ポリマー膜 １１、２６ 反射防止膜 １２、２７ レジスト膜 １３、２８ 溝配線形成部 １５、３０ 銅シード層 １６、３１ 銅膜 １７ 素子分離酸化膜 ２１ ＴｉＮ／Ｓｉ／
ＴｉＮ／Ｔｉ積層膜 ３２ 第１半導体基板 ３３、４４ ゲート電極 ３４、４５ ソース領域（ド
レイン領域） ３６、４７、５２、５３ プラグ ３７ 第１配線層 ３９ 第２配線層 ４０ 第３配線層 ４１ 第４配線層 ４３ 第２半導体基板 ４８ 第５配線層 ４９ 第６配線層 ５０ 第７配線層 ５１ 第８配線層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上久保 徳貴 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 4M104 BB14 BB32 DD37 DD42 DD43 DD52 FF16 FF22 HH04 5F033 GG00 GG01 GG02 GG03 GG04 HH11 HH32 JJ04 JJ18 JJ19 JJ32 JJ33 KK01 KK11 KK32 MM01 MM12 MM13 NN06 NN07 PP06 PP16 PP27 QQ11 QQ25 QQ37 QQ48 QQ90 RR06 RR09 RR11 RR15 RR21 RR24 RR25 RR29 SS04 SS12 SS22
Claims (4)
- 【請求項１】 高濃度拡散領域上の第１の層間絶縁膜に
接続口を有し、前記接続口の内壁に第１積層膜が設けら
れており、前記接続口にタングステン膜が埋め込まれて
おり、前記接続口に繋がる開口部を有する第２の層間絶
縁膜を有し、前記開口部に銅が埋め込まれている構造を
有する半導体装置において、 前記第１積層膜はＴａＮ膜上にＴｉＮ膜を積層した構成
としたことを特徴とする半導体装置。 - 【請求項２】 高濃度拡散領域上の第１の層間絶縁膜に
接続口を有し、前記接続口の内壁に第１積層膜が設けら
れており、前記接続口にタングステン膜が埋め込まれて
おり、前記接続口に繋がる開口部を有する第２の層間絶
縁膜を有し、前記開口部に銅が埋め込まれている構造を
有する半導体装置において、 前記第１積層膜の構成を前記高濃度拡散領域側から順に
ＴｉＮ膜、Ｓｉ層、ＴｉＮ膜、Ｔｉ膜としたことを特徴
とする半導体装置。 - 【請求項３】 高濃度拡散領域上の第１の層間絶縁膜に
接続口を開口する工程と、前記接続口の内壁に第１積層
膜を積層する工程と、前記接続口にタングステン膜を埋
め込む工程と、前記接続口に繋がる開口部を有する第２
の層間絶縁膜を積層し、銅を堆積する工程とを有する半
導体装置の製造方法において、 ＴａＮ膜上にＴｉＮ膜を積層して前記第１積層膜を形成
する工程を設けたことを特徴とする半導体装置の製造方
法。 - 【請求項４】 高濃度拡散領域上の第１の層間絶縁膜に
接続口を開口する工程と、前記接続口の内壁に第１積層
膜を積層する工程と、前記接続口にタングステン膜を埋
め込む工程と、前記接続口に繋がる開口部を有する第２
の層間絶縁膜を積層し、銅を堆積する工程とを有する半
導体装置の製造方法において、 前記高濃度拡散領域側から順にＴｉＮ膜、Ｓｉ層、Ｔｉ
Ｎ膜、Ｔｉ膜を積層して前記第１積層膜を形成する工程
を設けたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000381210A JP2002184776A (ja) | 2000-12-15 | 2000-12-15 | 半導体装置及びその製造方法 |
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|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002184776A true JP2002184776A (ja) | 2002-06-28 |
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ID=18849250
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| JP2000381210A Pending JP2002184776A (ja) | 2000-12-15 | 2000-12-15 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2002184776A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1432025A2 (en) * | 2002-12-20 | 2004-06-23 | Fujitsu Limited | Semiconductor device having a multilayer interconnection structure and fabrication process thereof |
| KR100909176B1 (ko) * | 2002-12-27 | 2009-07-22 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속 배선 형성 방법 |
| JP2012516037A (ja) * | 2009-01-20 | 2012-07-12 | レイセオン カンパニー | シリコン基板上に形成されるｃｍｏｓデバイスおよびｉｉｉ−ｖ族デバイスのための電気コンタクト |
-
2000
- 2000-12-15 JP JP2000381210A patent/JP2002184776A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1432025A2 (en) * | 2002-12-20 | 2004-06-23 | Fujitsu Limited | Semiconductor device having a multilayer interconnection structure and fabrication process thereof |
| EP1432025A3 (en) * | 2002-12-20 | 2009-03-25 | Fujitsu Limited | Semiconductor device having a multilayer interconnection structure and fabrication process thereof |
| KR100909176B1 (ko) * | 2002-12-27 | 2009-07-22 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속 배선 형성 방법 |
| JP2012516037A (ja) * | 2009-01-20 | 2012-07-12 | レイセオン カンパニー | シリコン基板上に形成されるｃｍｏｓデバイスおよびｉｉｉ−ｖ族デバイスのための電気コンタクト |
| TWI479643B (zh) * | 2009-01-20 | 2015-04-01 | Raytheon Co | 矽基底上所形成之互補金氧半導體（ｃｍｏｓ）及iii-v族裝置之電接點 |
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