KR20140100323A - 3차원 일체형 광전 집적회로 - Google Patents

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KR20140100323A
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Abstract

3차원 일체형 광전 집적회로 및 그 제조방법이 개시된다. 개시된 광전 집적회로는 기판 내의 밀폐된 공간에 형성된 광학 소자와, 상기 기판 상에 형성된 전자 소자를 포함한다. 상기 기판은 본딩된 제1 기판 및 제2 기판을 포함하며, 상기 제1 기판에는 상기 밀폐된 공간에 대응되는 트렌치가 형성된다. 상기 제2 기판의 일 면 상에 상기 광학소자가 형성되며, 상기 제2 기판의 상기 일 면과 상기 트렌치가 상기 밀폐된 공간을 형성한다.

Description

3차원 일체형 광전 집적회로{Three-dimensional monolithic electronic-photonic integrated circuit}
광학 소자 및 전자 소자를 3차원적으로 일체형으로 형성한 광전 집적회로에 관한 것이다.
반도체 집적회로들은 데이터를 전기적으로 송수신하는 전기적 통신을 이용하여 왔다. 반도체 집적회로들은 인쇄회로기판에 집적되며, 배선들을 통해서 서로 전기적 통신을 수행한다. 반도체 집적회로들 사이의 전기적 저항을 감소시키는 데 한계가 있어서, 통신속도를 증가시키기가 어렵다.
최근에 반도체 집적회로들간의 통신속도를 향상시키기 위해 광배선(optical interconnect) 또는 광통신(optical communication)이 채용되고 있다. 광통신은 정보를 저장한 광신호를 송신 및/또는 수신한다. 광통신은 전기적 통신과 비교하여 외부 전자파에 의한 간섭이 적으며, 고속 통신이 가능하게 한다.
일 실시예에 따른 3차원 일체형 광전 집적회로는 지지 기판 상에 본딩된 기판에서 그 하부에 광학 소자가 형성되고, 그 상부에 전자 소자가 형성된 집적 회로를 제공한다.
일 실시예에 따른 3차원 일체형 광전 집적회로는:
기판 내의 밀폐된 공간에 형성된 광학 소자; 및
상기 기판 상에 형성된 전자 소자;를 포함한다.
상기 기판은 본딩된 제1 기판 및 제2 기판을 포함하며,
상기 제1 기판에는 상기 밀폐된 공간에 대응되는 제1 트렌치를 포함하며,
상기 제2 기판의 일 면에는 상기 광학 소자가 형성되며, 상기 제2 기판의 상기 일 면이 상기 제1 트렌치가 상기 밀폐된 공간을 형성한다.
일 국면에 따르면, 상기 전자 소자는 상기 광학 소자와 전기적으로 연결되는 스위칭 소자를 포함하며, 상기 스위칭 소자는 상기 제2 기판에서 상기 광학 소자가 형성된 상기 일 면과 마주보는 면에 형성된다.
상기 제2 기판에 형성되어 상기 스위칭 소자와 상기 광학 소자를 전기적으로 연결하는 비아 메탈을 더 포함할 수 있다.
상기 공간에 해당되는 트렌치는 제1 트렌치이며, 상기 전자 소자는 상기 광학 소자가 형성된 영역에 인접한 영역의 상기 제2 기판 상에 형성된 CMOS 소자를 더 포함하며,
상기 CMOS 소자 하부에서 상기 제1 기판에 형성된 제2 트렌치를 더 포함한다.
상기 제1 트렌치는 상기 제2 트렌치 보다 긴 깊이를 가질 수 있다.
상기 제2 트렌치는 1~200nm 깊이를 가질 수 있다.
다른 국면에 따르면, 상기 전자 소자는 상기 광학 소자가 형성된 영역에 인접한 영역의 상기 제2 기판 상에 형성된 스위칭 소자와 CMOS 소자를 더 포함하며,
상기 제2 기판에서 상기 전자소자의 하부에 형성된 제2 트렌치를 더 포함할 수 있다.
상기 기판 상에서 상기 전자 소자를 덮는 절연층을 더 포함하며, 상기 절연층에서 상기 전자 소자 및 상기 광학 소자와 각각 전기적으로 연결된 복수의 비아 메탈을 더 포함할 수 있다.
상기 기판은 실리콘 또는 Ⅲ-Ⅴ족 반도체로 이루어질 수 있다.
다른 실시예에 따른 3차원 일체형 광전 집적 회로는:
제1 면 및 상기 제1 면과 마주보는 면인 제2 면을 포함하는 제1 기판;
상기 제1 면에 위치한 광학 소자; 및
상기 제2 면에 위치한 전자소자;를 포함한다.
상기 제1 기판의 상기 제1면 상에 본딩되며, 상기 광학 소자를 포위하는 트렌치를 포함하는 제2 기판을 더 포함할 수 있다.
일 실시예에 따른 3차원 일체형 광전 집적회로는, 3차원적으로 일체형으로 광학 소자 및 전자 소자가 형성되므로, 집적도가 향상되면서도, 제조공정이 단순화된다.
광학 소자의 하부에 형성된 공간과 상부에 형성된 절연층은 광을 한정(confine)하므로, 전송 손실(propagation loss)이 줄어든다.
다른 실시예에 따르면, 전자 소자 하부에 형성된 트렌치의 형성으로 전자 소자의 고속 동작이 가능해진다.
또한, 광학 소자 바로 위에 스위칭 소자를 형성하면, 이들을 연결하는 배선이 짧으므로, 초고속 구동이 가능해지며, 파워 소모도 감소한다.
도 1a 내지 도 1f는 일 실시예에 따른 3차원 일체형 광전 집적회로의 제조방법을 단계별로 설명하는 도면이다.
도 2a 내지 도 2f는 다른 실시예에 따른 3차원 일체형 광전 집적회로2의 제조방법을 단계별로 설명하는 도면이다.
도 3a 및 도 3b는 또 다른 실시예에 따른 3차원 일체형 광전 집적회로2의 제조방법을 설명하는 도면이다.
이하, 첨부된 도면을 참조하여 실시예들을 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것일 수 있다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1a 내지 도 1f는 일 실시예에 따른 3차원 일체형 광전 집적회로(100)의 제조방법을 단계별로 설명하는 도면이다. 이하의 설명으로부터 3차원 일체형 광전 집적회로(100)의 구조를 잘 알 수 있다.
도 1a를 참조하면, 웨이퍼를 준비한다. 웨이퍼는 복수의 칩 영역을 포함한다. 도 1a 내지 도 1f에서는 하나의 칩 영역에 포함되는 영역을 개괄적으로 도시하였으며, 이하에서는 제1 기판(110)으로 칭한다.
제1 기판(110)은 Si 또는 Ⅲ-Ⅴ족 물질로 형성될 수 있다. 제1 기판(110)은 지지 기판으로도 칭한다.
먼저, 제1 기판(110)에서 광학 소자가 형성될 영역인 광학 소자 영역(R1)을 한정한다. 제1 기판(110)의 제1면(110a) 상에서 광학 소자 영역(R1)에 트렌치(112)를 형성한다. 트렌치(112)의 형성은 통상의 포토리소그래피 공정을 사용하며 상세한 설명은 생략한다. 트렌치(112)는 후술되는 광학 소자를 수용하는 공간을 제공하는 깊이로 형성된다. 트렌치(112)는 100nm 이상 깊이를 가지도록 형성한다.
도 1b를 참조하면, 제2 기판(150)을 준비한다. 제2 기판(150)은 Si 또는 Ⅲ-Ⅴ족 물질로 형성될 수 있다. 제2 기판(150)의 제1면(150a)에서 광학 소자 영역(R1)에 대응되는 영역에 광학 소자(160)를 형성한다. 제1면(150a) 상에는 복수의 광학 소자가 형성될 수 있으나, 본 실시예에서는 편의상 하나의 광학 소자를 도시하였다. 광학 소자(160)의 형성과정에서 p-도핑 및 n-도핑이 행해지며, 이에 따라 광학 소자(160)와 연결된 제2 기판(150)의 표면 영역(A)이 불순물로 도핑이 될 수 있다. 즉, 표면 영역(A)은 도전성 영역이 될 수 있다. 광학 소자(160)는 레이저 다이오드, 발광다이오드, 광변조기(optical modulator), 광파장 분할기(multiplexer), 광파장 중첩기(demultiplexer), 포토 다이오드, 광도파로(waveguide) 등을 포함할 수 있다.
도 1c를 참조하면, 제2 기판(150)을 제1 기판(110) 상에 본딩한다. 광학 소자(160)가 트렌치(112)의 바닥(112a)을 향하도록 본딩한다. 본딩은 플라즈마 본딩을 사용할 수 있다. 트렌치(112)는 제1 기판(110) 및 제2 기판(150)의 본딩에 의해 일정한 밀폐된 공간(114)을 형성하며, 광학 소자(160)는 공간(114) 내에 배치된다.
도 1d를 참조하면, 제2 기판(150)을 씨닝(thinning)하여 10~200nm 두께(T1)를 가진 제2 기판(152)을 형성한다. 씨닝은 1차적으로 기계적 그라인딩 또는 wet chemical etching을 한 후, CMP(chemical mechanical polishing)를 수행할 수 있다.
제2 기판(152)의 제2면(152b) 상으로 전자 소자(170)를 형성한다. 제2면(152b)은 제2 기판(152)에 대해서 제1면(152a)과 마주보는 면이다. 전자 소자(170)는 광학 소자 영역(R1) 옆의 제1 영역에 형성될 수 있다. 전자 소자(170)는 광학 소자(160)를 위한 스위칭 소자(172)와, 스위칭 소자(172)와 연결된 CMOS 소자(174)를 포함할 수 있다. CMOS 소자(174)는 DRAM, CPU, LSI, SoC (system on Chip) 등일 수 있다.
광학 소자(160)의 전기적 연결을 위해서 제2 기판(152)에 비아(153)를 형성하고, 비아(153)를 메탈로 채워서 제1 비아 메탈(154)을 형성한다. 제2 기판(152) 상에 전극 패드(156)을 형성한다.
도 1d에서는 제2 기판(152)를 관통하는 비아(153)를 형성하였으나, 비아 깊이를 얕게 하고 그 내부를 메탈로 채워서 비아 메탈과 도전성 영역(A)을 연결할 수 있다. 또한, 도전성 영역(A)이 전극 패드(156)와 접촉되게 형성되는 경우, 상기 비아 및 비아 메탈의 형성없이 도전성 영역(A)에 의해 광학 소자(160) 및 전극 패드(156)은 전기적으로 연결될 수 있다.
도 1e를 참조하면, 제2 기판(152) 상으로 절연층(180)을 형성한다. 절연층(180)은 실리콘 옥사이드층일 수 있다. 절연층(180)은 층간 유전체(interlayer dielectric)일 수 있다.
이어서, 절연층(180)에 전극 패드(156), 스위칭 소자(172), CMOS 소자(174)를 노출시키는 비아(182)를 형성한 다음, 비아(182)를 메탈로 채워서 제2 내지 제4 비아 메탈(184, 185, 186)을 형성한다. 비아 메탈들(184~186)은 광학 소자(160) 및 전자 소자(172, 174)를 외부 전원에 연결한다.
절연층(180)은 광을 한정하고, 전송 손실(propagation loss)을 줄이는 역할을 한다.
도 1f를 참조하면, 광학 소자(160) 및 스위칭 소자(172)에 연결되는 제2 및 제3 비아 메탈(184, 185)을 연결하는 메탈 배선(188)을 형성한다. 이에 따라, 광전 집적회로(100)가 완성된다.
도 1e 및 도 1f의 공정은 도 1d의 전자 소자(170)의 제조와 함께 다단계로 반복될 수 있으며, 따라서, 절연층과 비아 메탈은 각각 복수의 층으로 형성될 수 있으며, 층간 절연층 사이에는 전극 패드가 형성되어서 그 상부 및 그 하부의 층간 절연층에 있는 비아 메탈과 전기적으로 연결될 수 있다.
상술한 광전 집적회로(100)는 기판(152)의 양면에 3차원적으로 광학 소자(160) 및 전자 소자(170)가 배치되며, 또한, 일체형으로 광학 소자(160) 및 전자 소자(170)가 형성된다. 이러한 구조의 3차원 일체형 광전 집적회로(170)는 집적도가 향상되며, 제조공정이 단순화된다.
또한, 광학 소자(160)의 하부에 형성된 공간(114)과 상부에 형성된 절연층(180)은 광을 한정(confine)하므로, 전송 손실(propagation loss)이 줄어든다.
도 2a 내지 도 2f는 다른 실시예에 따른 3차원 일체형 광전 집적회로(200)의 제조방법을 단계별로 설명하는 도면이다.
도 2a를 참조하면, 웨이퍼를 준비한다. 웨이퍼는 복수의 칩 영역을 포함한다. 도 2a 내지 도 2f에서는 하나의 칩 영역에 포함되는 영역을 개괄적으로 도시하였으며, 이하에서는 제1 기판(210)으로 칭한다.
제1 기판(210)은 Si 또는 Ⅲ-Ⅴ족 물질로 형성될 수 있다.
먼저, 제1 기판(210)에서 광학 소자가 형성될 영역인 광학 소자 영역(R1)과 전자 소자가 형성될 전자 소자 영역(R2)을 한정한다. 나머지 영역에도 다른 전자 소자가 형성될 수 있다.
제1 기판(210) 상에서 광학 소자 영역(R1)에 제1 트렌치(212)를 형성한다. 제1 트렌치(212)의 깊이(D1)는 대략 0.1~3 ㎛ 깊이로 형성한다. 제1 트렌치(212)의 형성은 통상의 포토리소그래피 공정을 사용하며 상세한 설명은 생략한다. 제1 트렌치(212)는 후술되는 광학 소자를 수용하는 공간을 제공하는 깊이로 형성된다.
이어서, 제1 기판(210) 상에서 전자 소자 영역(R2)에 제2 트렌치(214)를 형성한다. 제2 트렌치(214)의 깊이(D2)는 대략 1~200nm 깊이로 형성한다. 깊이(D2)가 1nm 보다 작으면 전하 리크가 발생할 수 있으며, 따라서 전자회로의 고속동작이 어려울 수 있다. 깊이(D2)가 200nm 보다 크면 전자회로로부터의 열방출 효율이 감소하고, 기생 커패시턴스가 증가할 수 있으며, 이에 따라 전자소자의 고속 동작이 어려울 수 있다.
제2 트렌치(214)의 형성은 통상의 포토리소그래피 공정을 사용하며 상세한 설명은 생략한다.
도 2b를 참조하면, 제2 기판(250)을 준비한다. 제2 기판(250)에서 광학 소자 영역(R1)에 대응되는 영역에 광학 소자(260)를 형성한다. 광학 소자(260)의 형성과정에서 p-도핑 및 n-도핑이 행해지며, 이에 따라 광학 소자(260)와 연결된 제2 기판(250)의 표면 영역(A)이 불순물로 도핑이 될 수 있다. 즉, 표면 영역(A)은 도전성 영역이 될 수 있다. 광학 소자(260)는 레이저 다이오드, 발광다이오드, 광변조기(optical modulator), 광파장 분할기(multiplexer), 광파장 중첩기(demultiplexer), 포토 다이오드, 광도파로(waveguide) 등을 포함할 수 있다.
도 2c를 참조하면, 제2 기판(250)을 제1 기판(210) 상에 본딩한다. 광학 소자(260)가 트렌치(212)의 바닥(212a)을 향하도록 본딩한다. 본딩은 플라즈마 본딩을 사용할 수 있다. 트렌치(212)는 제1 기판(210) 및 제2 기판(250)의 본딩에 의해 일정한 밀폐된 공간(216)을 형성하며, 광학 소자(260)는 공간(216) 내에 배치된다.
도 2d를 참조하면, 제2 기판(250)을 씨닝(thinning)하여 10~200nm 두께(T1)를 가진 제2 기판(252)을 형성한다. 씨닝은 1차적으로 기계적 그라인딩 또는 wet chemical etching을 한 후, CMP(chemical mechanical polishing)를 수행할 수 있다.
제2 기판(252) 상에서 제2 트렌치(214) 상방으로 전자 소자(270)를 형성한다. 따라서, 광학 소자(260)와 전자 소자(270)는 제2 기판(252)의 양면에 형성된 상태가 된다. 전자 소자(270)는 광학 소자 영역(R1) 옆에 마련된 전자소자 영역(R2)에 형성될 수 있다. 전자 소자(270)는 광학 소자(260)를 위한 스위칭 소자(272)와, 스위칭 소자(272)와 연결된 CMOS 소자(274)일 수 있다. CMOS 소자(274)는 DRAM, CPU, LSI, SoC (system on chip) 등일 수 있다.
광학 소자(260)의 전기적 연결을 위해서 제2 기판(252)에 비아(253)를 형성하고, 비아(253)를 메탈로 채워서 제1 비아 메탈(254)을 형성한다. 제2 기판(252) 상에 제1 비아 메탈(254)과 전기적으로 연결된 전극 패드(256)를 형성한다.
도 2d에서는 제2 기판(252)를 관통하는 비아(253)를 형성하였으나, 비아 깊이를 얕게 하고 그 내부를 메탈로 채워서 비아 메탈과 도전성 영역(A)을 전기적으로 연결할 수 있다. 또한, 도전성 영역(A)이 전극 패드(156, 256)와 접촉되게 형성되는 경우, 상기 비아 및 비아 메탈의 형성없이 도전성 영역(A)에 의해 광학 소자(160, 260) 및 전극 패드(156, 256)은 전기적으로 연결될 수 있다.
도 2e를 참조하면, 제2 기판(252) 상으로 절연층(280)을 형성한다. 절연층(280)은 실리콘 옥사이드층일 수 있다. 절연층(280)은 층간 유전체일 수 있다.
이어서, 절연층(280)에 전극 패드(256), 스위칭 소자(272), 전자 소자(274)를 노출시키는 비아(282)를 형성한 다음, 비아(282)를 메탈로 채워서 제2 내지 제4 비아 메탈(284, 185, 186)을 형성한다.
절연층(280)은 광을 한정하고, 전송 손실(propagation loss)을 줄이는 역할을 한다.
도 2f를 참조하면, 광학 소자(260) 및 스위칭 소자(272)에 연결되는 제2 및 제3 비아 메탈(284, 285)를 연결하는 메탈 배선(288)을 형성한다. 이에 따라, 광전 집적회로(200)가 완성된다.
도 2e 및 도 2f의 공정은 도 2d의 전자 소자(270)의 제조와 함께 다단계로 반복될 수 있다.
상술한 광전 집적회로(200)는 광학 소자(260)의 최적화를 위해 제1 트렌치(212)와 절연층(280)의 두께를 형성할 수 있으며, 전자 소자(270)을 위해 제2 트렌치(214)를 형성함으로써, 그 위에 형성되는 전자 소자(270)의 고속 동작이 가능해진다.
도 3a 내지 도 3b는 또 다른 실시예에 따른 3차원 일체형 광전 집적회로(300)의 제조방법을 단계별로 설명하는 도면이다.
도 1a~도 1c의 공정은 실질적으로 동일하므로, 상세한 설명은 생략한다.
도 3a를 참조하면, 도 1c의 결과물에서, 제2 기판(150)을 씨닝(thinning)하여 10~200nm 두께(T1)를 가진 제2 기판(352)을 형성한다. 씨닝은 1차적으로 기계적 그라인딩 또는 wet chemical etching을 한 후, CMP(chemical mechanical polishing)를 수행할 수 있다.
제2 기판(352)에서 광학 소자(160) 상으로 제2 기판(352)에 비아(353)를 형성하고, 비아(353)를 메탈로 채워서 제1 비아 메탈(354)을 형성한다. 상술하였듯이 비아(353) 및 제1 비아 메탈(354)은 생략될 수 있다.
제2 기판(352) 상으로 전자 소자(370)를 형성한다. 전자 소자(370)는 광학 소자 영역(R1) 상의 스위칭 소자(372)와 광학 소자 영역(R1) 옆의 영역에서 스위칭 소자(372)와 연결된 CMOS 소자(374)일 수 있다. CMOS 소자(374)는 DRAM, CPU, LSI, SoC (system on chip) 등일 수 있다.
도 3b를 참조하면, 제2 기판(352) 상으로 절연층(380)을 형성한다. 절연층(380)은 실리콘 옥사이드층일 수 있다. 절연층(380)은 층간 유전체일 수 있다.
이어서, 절연층(380)에 스위칭 소자(372)와 전자 소자(374)를 노출시키는 비아(382)를 형성한 다음, 비아(382)를 메탈로 채워서 제2 및 제3 비아 메탈(385, 386)을 형성한다.
절연층(380)은 광을 한정하고, 전송 손실(propagation loss)을 줄이는 역할을 한다.
도 3b의 공정은 도 3a의 전자 소자(370)의 제조와 함께 다단계로 반복될 수 있다.
상기 실시예에서 제1 기판(110)의 상면에서 CMOS 소자(374)의 하부에 도 2c의 제2 트렌치(214)를 더 형성할 수 있으며, 이에 대해서는 상세한 설명을 생략한다.
상술한 광전 집적회로(300)는 광학 소자(160)와 스위칭 소자(372)를 연결하는 배선이 짧으므로, 초고속 구동이 가능해지며, 파워 소모도 감소한다.
이상에서 첨부된 도면을 참조하여 설명된 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
100: 3차원 일체형광전 집적회로 110: 제1 기판
112: 트렌치 150, 152: 제2 기판
160: 광학 소자 172: 스위칭 소자
174: CMOS 소자 180: 절연층
182: 비아 184~186: 비아 메탈
188: 메탈 배선

Claims (20)

  1. 기판 내의 밀폐된 공간에 형성된 광학 소자; 및
    상기 기판 상에 형성된 전자 소자;를 포함하는 광전 집적회로.
  2. 제 1 항에 있어서,
    상기 기판은 본딩된 제1 기판 및 제2 기판을 포함하며,
    상기 제1 기판에는 상기 밀폐된 공간에 대응되는 트렌치를 포함하며,
    상기 제2 기판의 일 면에는 상기 광학 소자가 형성되며, 상기 제2 기판의 상기 일 면과 상기 제1 트렌치가 상기 밀폐된 공간을 형성하는 광전 집적회로.
  3. 제 2 항에 있어서,
    상기 광학소자는 상기 트렌치의 바닥면으로부터 이격된 광전 집적회로.
  4. 제 3 항에 있어서,
    상기 전자 소자는 상기 광학 소자와 전기적으로 연결되는 스위칭 소자를 포함하며, 상기 스위칭 소자는 상기 제2 기판에서 상기 광학 소자가 형성된 상기 일 면과 마주보는 면에 형성된 광전 집적회로.
  5. 제 4 항에 있어서,
    상기 제2 기판에 형성되어 상기 스위칭 소자와 상기 광학 소자를 전기적으로 연결하는 비아 메탈을 더 포함하는 광전 집적회로.
  6. 제 4 항에 있어서, 상기 공간에 해당하는 트렌치는 제1 트렌치이며,
    상기 전자 소자는 상기 광학 소자가 형성된 영역에 인접한 영역의 상기 제2 기판 상에 형성된 CMOS 소자를 더 포함하며,
    상기 CMOS 소자 하부에서 상기 제1 기판에 형성된 제2 트렌치를 더 포함하는 광전 집적회로.
  7. 제 6 항에 있어서,
    상기 제1 트렌치는 상기 제2 트렌치 보다 긴 깊이를 가지는 광전 집적 회로
  8. 제 6 항에 있어서,
    상기 제2 트렌치는 1~200nm 깊이를 가진 광전 집적 회로
  9. 제 2 항에 있어서, 상기 공간에 해당하는 트렌치는 제1 트렌치이며,
    상기 전자 소자는 상기 광학 소자가 형성된 영역에 인접한 영역의 상기 제2 기판 상에 형성된 스위칭 소자와 CMOS 소자를 더 포함하며,
    상기 제2 기판에서 상기 전자소자의 하부에 형성된 제2 트렌치를 더 구비하는 광전 집적 회로.
  10. 제 1 항에 있어서,
    상기 기판 상에서 상기 전자 소자를 덮는 절연층을 더 포함하는 광전 집적회로.
  11. 제 10 항에 있어서,
    상기 절연층에서 상기 전자 소자 및 상기 광학 소자와 전기적으로 연결된 복수의 비아 메탈;을 더 포함하는 광전 집적회로.
  12. 제 1 항에 있어서,
    상기 기판은 실리콘 또는 Ⅲ-Ⅴ족 반도체로 이루어진 광전 집적회로.
  13. 제1 면 및 상기 제1 면과 마주보는 면인 제2 면을 포함하는 제1 기판;
    상기 제1 면에 위치한 광학 소자; 및
    상기 제2 면에 위치한 전자소자;를 포함하는 광전 집적회로.
  14. 제 13 항에 있어서,
    상기 제1 기판의 상기 제1면 상에 본딩되며, 상기 광학 소자를 포위하는 트렌치를 포함하는 제2 기판을 더 포함하는 광전 집적회로.
  15. 제 14 항에 있어서, 상기 트렌치는 제1 트렌치이며,
    상기 전자 소자는 상기 광학 소자가 형성된 영역에 인접한 영역의 상기 제1 기판의 상기 제2면 상에 형성된 CMOS 소자를 더 포함하며,
    상기 CMOS 소자 하부에서 상기 제2 기판에 형성된 제2 트렌치를 더 포함하는 광전 집적회로.
  16. 제 15 항에 있어서,
    상기 제1 트렌치는 상기 제2 트렌치 보다 긴 깊이를 가지는 광전 집적 회로
  17. 제 16 항에 있어서,
    상기 제2 트렌치는 1~200nm 깊이를 가진 광전 집적 회로
  18. 제 14 항에 있어서, 상기 트렌치는 제1 트렌치이며,
    상기 전자 소자는 상기 광학 소자가 형성된 영역에 인접한 영역의 상기 제1 기판의 상기 제2면 상에 형성된 스위칭 소자와 CMOS 소자를 더 포함하며,
    상기 제2 기판에서 상기 전자소자의 하부에 형성된 제2 트렌치를 더 구비하는 광전 집적 회로.
  19. 제 13 항에 있어서,
    상기 제1 기판 상에서 상기 전자 소자를 덮는 절연층을 더 포함하는 광전 집적회로.
  20. 제 19 항에 있어서,
    상기 절연층에서 상기 전자 소자 및 상기 광학 소자와 전기적으로 연결된 복수의 비아 메탈;을 더 포함하는 광전 집적회로.
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