CN115881632A - 制造半导体封装件的方法 - Google Patents

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朴点龙
宋乺智
吴东俊
李忠善
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Abstract

一种制造半导体封装件的方法包括：在晶片上形成掩模层，所述晶片包括半导体衬底和绝缘层；通过执行第一激光开槽工艺在所述半导体衬底中形成凹槽；通过执行第二激光开槽工艺来扩展由所述第一激光开槽工艺打开的所述掩模层的开口；通过去除所述掩模层的一部分来暴露所述绝缘层的一部分；以及通过执行切割工艺切割所述半导体衬底，同时去除在所述暴露期间所暴露的所述绝缘层的所述一部分。

Description

制造半导体封装件的方法
相关申请的交叉引用
要求于2021年9月27日在韩国知识产权局提交的韩国专利申请No.10-2021-0127088的优先权，通过引用将其全文并入本文。
技术领域
本公开涉及制造半导体封装件的方法。
背景技术
响应于提供小型化、高性能半导体封装件的趋势，需要开发系统级封装(SiP)技术，在该技术中，执行不同功能的多个半导体芯片嵌入在单个封装件中。为了在封装件中形成连接半导体芯片的精细互连件，使用形成贯通硅通路(TSV)并且通过接合焊盘将半导体芯片彼此接合的技术。
发明内容
本发明构思的实施例提供了一种具有改善的电特性和可靠性的半导体封装件及其制造方法。
本发明构思的实施例提供了一种制造半导体封装件的方法，所述方法包括：在晶片上形成掩模层，所述晶片包括半导体衬底和绝缘层；通过执行第一激光开槽工艺在所述半导体衬底中形成凹槽；通过执行第二激光开槽工艺来扩展由所述第一激光开槽工艺打开的所述掩模层的开口；通过去除所述掩模层的一部分来暴露所述绝缘层的一部分；以及通过执行切割工艺切割所述半导体衬底，同时去除在所述暴露期间所暴露的所述绝缘层的所述一部分。
本发明构思的实施例还提供了一种制造半导体封装件的方法，所述方法包括：形成包括第一接合结构的第一结构；形成包括第二接合结构的第二结构；以及将所述第一结构和所述第二结构接合，使得所述第一接合结构和所述第二接合结构彼此直接接触。形成所述第一结构和/或形成所述第二结构包括：在晶片上形成掩模层，所述晶片包括半导体衬底和绝缘层；通过执行第一激光开槽工艺在所述半导体衬底中形成凹槽；通过执行第二激光开槽工艺来扩展由所述第一激光开槽工艺打开的所述掩模层的开口；通过去除所述掩模层的一部分来暴露所述绝缘层的一部分；通过执行切割工艺切割所述半导体衬底，同时去除在所述暴露期间所暴露的所述绝缘层的所述一部分；以及去除所述掩模层。
本发明构思的实施例还提供了一种制造半导体封装件的方法，所述方法包括：形成包括多个半导体结构的第一结构；形成包括半导体芯片的第二结构；以及将所述第二结构接合到所述第一结构。形成所述第二结构包括：在晶片上形成掩模层，所述晶片包括半导体衬底和绝缘层；通过沿着所述半导体衬底的划片道执行第一激光开槽工艺在所述半导体衬底中形成凹槽；通过对比对其执行所述第一激光开槽工艺的区域大的区域执行第二激光开槽工艺来去除所述掩模层的一部分；在所述第二激光开槽工艺之后，去除所述掩模层残留在所述绝缘层上的残留物；通过使用所述掩模层作为蚀刻掩模执行切割工艺来形成包括所述半导体芯片的多个半导体芯片；以及去除所述掩模层。
本发明构思的实施例还提供了一种半导体封装件，所述半导体封装件包括：半导体结构，所述半导体结构包括第一半导体层、穿过所述第一半导体层的贯通通路、与所述贯通通路连接的第一接合焊盘以及位于所述第一接合焊盘的侧表面上的第一接合绝缘层；以及半导体芯片，所述半导体芯片设置在所述半导体结构上，并且包括第二半导体层、设置在所述第二半导体层下方并且与所述第一接合焊盘直接接合的第二接合焊盘以及设置在所述第二接合焊盘的侧表面上并且与所述第一接合绝缘层直接接合的第二接合绝缘层。在所述第一半导体层和所述第二半导体层中的至少一者中，其侧表面具有不平坦的表面。
本发明构思的实施例还提供了一种制造半导体封装件的方法，所述方法包括：在晶片上形成掩模层，所述晶片包括半导体衬底、位于所述半导体衬底上的绝缘层、芯片区域和位于所述芯片区域之间的划片道；通过执行第一激光开槽工艺，沿着所述划片道之中的划片道形成穿过所述掩模层和所述绝缘层的开口，并且在所述开口处在所述半导体衬底中形成凹槽，所述凹槽具有第一宽度；通过执行第二激光开槽工艺，在所述掩模层处扩展所述开口，以提供具有与所述划片道的宽度对应的第二宽度的扩展开口；通过去除所述掩模层的留在所述扩展开口中的部分来暴露所述绝缘层的一部分；以及通过使用所述掩模层的所述扩展开口执行切割工艺来切割所述半导体衬底并且去除在所述暴露期间所暴露的所述绝缘层的所述一部分。
附图说明
根据以下结合附图的详细描述，将更清楚地理解本发明构思的以上以及其他方面、特征和优点，其中：
图1示出了根据本发明构思的实施例的按照工艺顺序制造半导体封装件的方法的流程图；
图2示出的第一结构和第二结构的接合工艺阐释了根据本发明构思的实施例的制造半导体封装件的方法；
图3示出了根据本发明构思的实施例的按照工艺顺序制造半导体封装件的方法的流程图；
图4A和图4B分别示出的晶片的俯视图和晶片的区域“A”的放大图阐释了根据本发明构思的实施例的制造半导体封装件的方法；
图5、图6、图7A、图7B、图8A、图8B、图9A和图9B示出的顺序地显示制造工艺的截面图阐释了根据本发明构思的实施例的制造半导体封装件的方法；
图10示出了将参照图4A至图9B制造的半导体芯片接合在晶片上的工艺；
图11示出了根据本发明构思的实施例的半导体封装件的截面图；
图12示出了根据本发明构思的实施例的半导体封装件的截面图；
图13示出了根据本发明构思的实施例的半导体封装件的截面图；
图14示出了根据本发明构思的实施例的半导体封装件的截面图。
具体实施方式
在下文中，将参照附图描述本发明构思的优选示例实施例。
图1示出了根据本发明构思的实施例的按照工艺顺序制造半导体封装件的方法的流程图。图2示出的第一结构1和第二结构2的接合工艺阐释了根据本发明构思的实施例的制造半导体封装件的方法。
参照图1和图2，可以形成包括第一接合结构BS1的第一结构1(S1)，可以形成包括第二接合结构BS2的第二结构2(S2)，并且可以接合第一结构1和第二结构2，使得第一接合结构BS1和第二接合结构BS2彼此直接接触(S3)。
第一接合结构BS1可以包括一个或更多个第一接合焊盘BP1和围绕第一接合焊盘BP1的侧表面的至少一部分的第一接合绝缘层BI1，并且第二接合结构BS2可以包括一个或更多个第二接合焊盘BP2和围绕第二接合焊盘BP2的侧表面的至少一部分的第二接合绝缘层BI2。第一接合焊盘BP1和第二接合焊盘BP2可以在第一结构1和第二结构2接合之后彼此接触，并且可以通过铜(Cu)与铜(Cu)接合来结合。第一接合绝缘层BI1和第二接合绝缘层BI2可以在第一结构1和第二结构2接合之后彼此接触，并且可以通过电介质与电介质接合来结合。第一接合结构BS1和第二接合结构BS2可以电连接到设置在第一结构1和第二结构2中的每一者中的再分布层或贯通通路。
在示例实施例中，第一结构1和第二结构2的接合可以是裸片(die)与裸片接合或裸片与晶片(wafer)接合。例如，当第一结构1和第二结构2中的每一者都是半导体芯片时，第一结构1和第二结构2的接合可以是裸片与裸片接合。例如，当第一结构1是通过半导体晶片上的划片道划分的多个半导体结构之一，并且第二结构2是设置在多个半导体结构中的每一者上方的半导体芯片时，第一结构1和第二结构2的接合可以是裸片与晶片接合。例如，当第一结构1是通过第一半导体晶片上的划片道划分的多个半导体结构之一，并且第二结构2是通过第二半导体晶片上的划片道划分的多个半导体结构之一时，第一结构1和第二结构2的接合可以是晶片与晶片接合。
根据本发明构思的示例实施例，第一接合结构BS1和第二接合结构BS2中的至少一者可以包括没有不平整物的平坦接合表面，该平坦接合表面是通过去除当在切割工艺中执行随后的激光开槽工艺时在绝缘层上形成的毛刺而提供的。
在下文中，将描述制造第一结构1和第二结构2中的至少一者的方法。
图3示出了根据本发明构思的实施例的按照工艺顺序制造半导体封装件的方法的流程图。
图4A和图4B示出了晶片的俯视图，并且图5至图9B是顺序地显示阐释了根据本发明构思的实施例的制造半导体封装件的方法的制造工艺的截面图。具体而言，图4B示出了图4A的区域“A”的放大图，并且图5至图9B示出了从沿着图4B的切割线I-I'的截面切割晶片以将晶片形成为多个半导体芯片的工艺。
图10示出了将参照图4A至图9B制造的半导体芯片接合在晶片上的工艺。
参照图4A和图4B，可以制备晶片WF，晶片WF包括多个芯片区域CH和多个芯片区域CH之间的多个划片道(scribe lane)区域SL。晶片WF可以是执行切割之前的晶片。多个划片道区域SL可以包括切割线DL穿过的一个区域。这里，切割线DL可以是虚拟线。稍后将描述的切割工艺可以沿着切割线DL切割晶片WF。
参照图3和图5，可以在包括半导体衬底11和绝缘层12的晶片WF上形成掩模层50(S10)，并且可以通过执行第一激光开槽工艺LG1在半导体衬底11中形成凹槽G(S20)。
晶片WF可以包括半导体衬底11和绝缘层12。半导体衬底11可以包括半导体元素(例如硅和锗)或者化合物半导体(例如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP))。半导体衬底11不限于上述材料。
器件层可以形成在半导体衬底11与绝缘层12之间，并且器件层(未示出)可以包括构成集成电路的晶体管。构成集成电路的晶体管可以例如包括平面金属氧化物半导体FET(MOSFET)、其中有源区具有鳍结构的FinFET、和/或多桥沟道FET(MBCFETTM)或包括垂直堆叠在有源区上的多个沟道的全环绕栅极晶体管、或垂直FET(VFET)，但不限于此。集成电路可以例如包括诸如DRAM、静态RAM(SRAM)等的易失性存储器件和诸如PRAM、MRAM、ReRAM、闪存器件等的非易失性存储器件。
在绝缘层12中可以形成与器件层的集成电路电连接的互连结构(未示出)。在划片道区域SL中，用于在光刻工艺期间对准光掩模的对准键可以设置在半导体衬底11或绝缘层12中。绝缘层12可以例如由氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、碳氧化硅(SiOC)和碳氮化硅(SiCN)中的至少一种形成。
掩模层50可以形成在晶片WF的前表面上。掩模层50可以由诸如光刻胶的光敏材料或者诸如保护层涂层(PLC)的非光敏材料形成。
第一激光开槽工艺LG1可以是用于在半导体衬底11的表面中形成凹槽G以执行后续切割工艺的工艺。第一激光开槽工艺LG1可以沿着多个划片道区域SL执行，因此，可以在半导体衬底11中形成沟槽形凹槽G。通过第一激光开槽工艺LG1，可以在绝缘层12中形成开口OP，并且可以在掩模层50中形成具有第一宽度W1的第一开口OP1。
通过第一激光开槽工艺LG1，可能在与凹槽G相邻的绝缘层12上形成向上突出的毛刺12P。毛刺12P可能从通过绝缘层12的开口OP暴露的侧表面延伸，以具有向上凸出的形状。形成在绝缘层12上的毛刺12P可能使切割之后的单个半导体芯片的表面特性劣化，具体地，在如图2所示的接合第一结构1和第二结构2的工艺中，毛刺12P可能提供使接合性质劣化的不平坦的接合表面，从而可能需要去除绝缘层12的毛刺12P。绝缘层12的毛刺12P可以包括绝缘材料或金属材料。绝缘层12的毛刺12P可以具有大约2μm或更小的高度H和大约10μm或更小的最大宽度Wp。通过第一激光开槽工艺LG1，在掩模层50上也可能形成第一掩模毛刺50P1。
参照图3和图6，可以通过执行第二激光开槽工艺LG2扩展掩模层50的第一开口OP1，来形成第二开口OP2(S30)。
第二激光开槽工艺LG2可以是去除绝缘层12的毛刺12P的在先工艺。可以对比对其执行第一激光开槽工艺LG1的区域大的区域执行第二激光开槽工艺LG2。例如，在第二激光开槽工艺LG2中，可以在掩模层50中形成第二开口OP2，第二开口OP2的第二宽度W2比第一开口OP1的第一宽度W1宽。在一些实施例中，第二宽度W2可以对应于划片道区域SL的宽度。可以通过第二激光开槽工艺LG2去除边缘部分EP，边缘部分EP包括掩模层50的暴露于半导体衬底11的凹槽G的上部的第一掩模毛刺50P1，如图5所示。然而，如图6所示，掩模层50的边缘部分EP的一部分可能保留以覆盖绝缘层12的毛刺12P。即，当执行第二激光开槽工艺LG2时，掩模层50的残留物R可能留在绝缘层12的毛刺12P上。同时，在掩模层50的第二开口OP2周围可能进一步形成第二掩模毛刺50P2。
第二激光开槽工艺LG2可以以比第一激光开槽工艺LG1的聚焦高度更高的聚焦深度来执行。例如，在第一激光开槽工艺LG1中，激光束可以以第一水平照射以聚焦在半导体衬底11上，并且在第二激光开槽工艺LG2中，激光束可以以高于第一水平的第二水平照射以聚焦在掩模层50上。
与第二激光开槽工艺LG2相比，第一激光开槽工艺LG1可以是照射具有更高频率和更大平均功率输出的激光束的工艺。与第二激光开槽工艺LG2相比，第一激光开槽工艺LG1可以是照射扫描速度更慢并且扫描重复次数更多的激光束的工艺。
参照图3和图7A，可以去除掩模层50的作为残留物R的部分，以暴露绝缘层12的毛刺12P(S40)。
通过去除掩模层50的作为残留物R的部分来暴露绝缘层12的毛刺12P可以包括例如执行除渣工艺。除渣工艺可以是使用等离子体气体去除掩模层50的覆盖绝缘层12的毛刺12P的残留物R的工艺。等离子体气体可以是包括O2、N2、Ar和CxFy中的至少一种的等离子体气体，但不限于此。通过除渣工艺，绝缘层12的毛刺12P可以暴露于掩模层50的侧表面(例如，从掩模层50的侧表面暴露)。
参照图7B，可以在半导体衬底11中形成底切Uc，同时绝缘层12的毛刺12P在除渣工艺期间被暴露。底切Uc可以暴露绝缘层12的下表面的一部分，并且可以具有其宽度朝着下部减小的形式。
参照图3和图8A，可以通过执行切割工艺切割半导体衬底11，同时去除绝缘层12的毛刺12P(S50)。
通过经由切割工艺切割半导体衬底11，晶片WF可以被分成单独的半导体芯片20。因此，可以形成多个半导体芯片20。在切割工艺中，可以使用掩模层50作为蚀刻掩模来执行等离子体蚀刻工艺。因此，在切割工艺期间形成的切口可以具有对应于第二宽度W2(即，划片道区域SL的宽度)的宽度。在切割工艺期间，从掩模层50暴露的绝缘层12的毛刺12P可以被去除。
参照图8B，当通过等离子体蚀刻工艺切割半导体衬底11时，可以在半导体衬底11的切割表面上形成底切或压纹形式的表面不平整物CV。由于半导体衬底11的表面不均匀性，半导体衬底11可以包括尖的突起和凹的凹陷部分。
参照图3、图9A和图9B，可以去除掩模层50(S60)。
在通过切割工艺切割半导体衬底11之后，可以通过例如剥离工艺去除掩模层50。由于通过切割工艺从绝缘层12去除了毛刺12P，所以当去除掩模层50时，绝缘层12的上表面可以是基本平坦的。因此，在从晶片WF划分了单个半导体芯片20之后，提供一部分接合表面的每个绝缘层12的上表面可以是基本平坦的，而无不平整物。图9B示出了当通过等离子体蚀刻工艺切割半导体衬底11(参见图8B)时形成表面不平整物CV的情况。相反，图9A示出了当通过等离子体蚀刻工艺切割半导体衬底11(参见图8A)时不形成表面不平整物CV的情况。
图10示例性地示出了裸片与晶片的接合工艺。参照图10，半导体芯片20'可以利用拾放装置40预接合在晶片结构10W上，在晶片结构10W中，多个半导体结构10形成在静电卡盘30上。晶片结构10W可以包括由划片道SL'分开的半导体结构10。半导体结构10可以包括第一衬底结构10S和位于第一衬底结构10S上的第一接合结构BS1。半导体芯片20'可以包括接合焊盘(未示出)，并且可以直接设置在半导体结构10上。这里，“预接合”可以理解为在不施加压力或热的情况下将半导体芯片20'放置在相应的半导体结构10上。此后，可以通过执行电介质与电介质接合和铜与铜接合将半导体芯片20'和半导体结构10彼此结合。如图10的放大截面图所示，半导体芯片20'可以包括第二接合结构BS2和位于第二接合结构BS2上的第二衬底结构11S，第二接合结构BS2包括在如参照图4A至图9B描述的去除了毛刺12P的状态下的绝缘层12。因此，半导体芯片20'的第二接合结构BS2可以提供没有不平整物的基本平坦的表面，由此改善与半导体结构10的接合特性。
图11示出了根据本发明构思的实施例的半导体封装件的截面图。
参照图11，根据本发明构思的实施例的半导体封装件1000可以包括在垂直方向(Z轴方向)上堆叠的半导体结构100和半导体芯片200。半导体结构100和半导体芯片200可以具有这样的结构，即，暴露于半导体结构100的上表面和半导体芯片200的下表面的元件直接接合(例如，其可以被称为混合接合、直接接合等)，而没有单独的连接构件(例如，金属柱、焊料凸块等)。例如，可以在半导体结构100与半导体芯片200之间的界面上形成电介质与电介质接合和铜(Cu)与铜(Cu)接合。半导体结构100的第一接合结构120和半导体芯片200的第二接合结构220可以通过接合彼此结合。
半导体结构100是基于半导体晶片的结构，并且可以包括半导体层110、作为“第一接合结构”的后覆盖层120、电路层130、贯通通路140和前覆盖层150。例如，半导体结构100可以是硅中介层基板、半导体芯片等。当半导体结构100是半导体芯片时，半导体结构100和堆叠在其上的半导体芯片200可以是构成多芯片模块(MCM)的微型芯片(chiplets)，但是其示例实施例不限于此。这将在稍后参照图12进行描述。
半导体层110可以包括诸如硅、锗的半导体元素，或诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)的化合物半导体。半导体层110是半导体晶片的一部分，并且可以通过切割半导体晶片而被提供为单独的半导体层110。
电路层130可以设置在半导体层110的前表面110FS上，并且可以包括层间绝缘层131和内部布线132。层间绝缘层131可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。内部布线132可以对设置在后表面110BS上的后焊盘122或贯通通路140进行再分布，并且可以形成为包括多个布线线路和多个布线通路的多层结构。布线线路和布线通路可以包括例如铝(Al)、金(Au)、钴(Co)、铜(Cu)、镍(Ni)、铅(Pb)、钽(Ta)、碲(Te)、钛(Ti)、钨(W)或包括其组合的金属材料。包括钛(Ti)、氮化钛(TiN)、钽(Ta)或氮化钽(TaN)的阻挡膜(未示出)可以设置在布线线路和/或布线通路与层间绝缘层131之间。
后覆盖层120可以设置在半导体层110的后表面110BS上，并且可以包括作为“第一接合绝缘层”的后绝缘层121和作为“第一接合焊盘”的后焊盘122。后绝缘层121和前绝缘层151可以包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅和碳氮化硅中的至少一种。后焊盘122和前焊盘152可以包括类似于内部布线132的上述金属材料，但是不一定包括与内部布线132相同类型的金属材料。后绝缘层121可以包括可以与半导体芯片200的第二接合绝缘层221接合的绝缘材料，例如，氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅和碳氮化硅中的至少一种。类似地，后焊盘122可以由可以与半导体芯片200的第二接合焊盘222接合的导电材料形成，并且可以包括例如铜(Cu)、镍(Ni)、金(Au)和银(Ag)或其合金中的任何一种。半导体层110的后表面110BS可以被电介质膜(例如，ONO层)(未示出)覆盖。电介质膜可以使后焊盘122与构成半导体层110的半导体材料电绝缘。
根据示例实施例，电路层130可以设置在半导体层110的前表面110FS上，并且可以包括构成集成电路的各个元件(未示出)。在此情况下，内部布线132可以电连接到各个元件或器件(未示出)。各个器件可以包括各种有源和/或无源器件，例如：诸如平面FET、FinFET等的FET；闪存；诸如DRAM、SRAM、EEPROM、PRAM、MRAM、FeRAM、RRAM等的存储器件；诸如AND、OR、NOT等的逻辑器件；和/或诸如LSI、CIS或MEMS的系统。
前覆盖层150可以设置在电路层130下方。前覆盖层150可以包括前绝缘层151和前焊盘152。前焊盘152可以通过内部布线132和贯通通路140与后焊盘122电连接。前焊盘152可以提供连接端子，半导体结构100和半导体芯片200可以通过该连接端子与外部器件电连接。单独的连接构件159(例如，焊料球、铜柱等)可以设置在前焊盘152下方，但是本发明构思的示例实施例不限于此，并且半导体结构100可以在没有诸如焊料球等的连接构件的情况下混合接合到另一结构(例如，硅中介层)。
贯通通路140可以穿过半导体层110以电连接到内部布线132。贯通通路140可以设置为部分地延伸到后绝缘层121和电路层130的层间绝缘层131中。根据示例实施例，贯通通路140可以通过电路层130的内部布线132将设置在半导体层110的前表面110FS上的单独的器件(未示出)和内部布线132电连接。贯通通路140可以包括贯通电极141和围绕贯通电极141的侧表面的阻挡膜142。贯通电极141可以包括例如钨(W)、钛(Ti)、铝(Al)或铜(Cu)。阻挡膜142可以例如包括金属化合物，诸如氮化钨(WN)、氮化钛(TiN)或氮化钽(TaN)。通路绝缘膜(未示出)可以形成在贯通通路140的侧表面上。通路绝缘膜可以是单个膜或多层膜。通路绝缘膜可以包括氧化硅、氮氧化硅、氮化硅、聚合物或它们的组合。
半导体芯片200可以堆叠在半导体结构100上，并且可以包括半导体层210、电路层230和第二接合结构220。在附图中，示出了一个半导体芯片200，但是半导体芯片200的数目不限于一个。例如，在本发明构思的其他实施例中，两个或更多个半导体芯片可以沿垂直方向(Z轴方向)堆叠在半导体结构100上，或者布置在水平方向(X轴和Y轴方向)上。由于半导体层210和电路层230具有与半导体结构100的半导体层110和电路层130相似的特性，因此将省略对其的重复描述。
在本发明构思中，由于半导体芯片200的第二接合结构220的边缘部分通过图4A至图9B的制造工艺被切割，所以可以去除形成在半导体芯片200的第二接合结构220上的毛刺，并且第二接合结构220可以包括没有不平整物的平坦接合表面。因此，第二接合结构220可以稳定地接合到第一接合结构120，而在它们之间没有空隙或空的空间，并且可以改善接合表面特性，并且可以改善半导体封装件的电特性和可靠性。此外，由于形成在第二接合结构220上的毛刺通过执行等离子体蚀刻工艺而被去除，所以如图7B或图8B所示，在半导体层210的切割表面上可能形成表面不平整物。
图12示出了根据本发明构思的实施例的半导体封装件的截面图。为了简洁起见，以下可以省略对与图11中的半导体封装件1000中的特征相同或相似的图12中的半导体封装件1000A的特征的详细描述。
参照图12，除了半导体芯片200被提供为并排设置在半导体结构100上的微型芯片200cl1和200cl2之外，根据本发明构思的实施例的半导体封装件1000A可以具有与参照图11描述的那些特性相同或相似的特性。根据示例实施例，半导体结构100和半导体芯片200可以安装在封装基板300上。
微型芯片200cl1和200cl2可以一起构成多芯片模块(MCM)。MCM可以由I/O、CPU、GPU、FPGA芯片等组成。堆叠在半导体结构100上的微型芯片的数目没有特别限制，例如，两个或更少或者四个或更多个微型芯片可以安装在半导体结构100上。这里，微型芯片或微型芯片技术可以指通过根据器件的尺寸和功能进行区分而制造的半导体芯片，或者这种半导体芯片的制造技术。
半导体结构100可以是例如执行I/O芯片功能的有源中介层。半导体结构100中可以包括I/O器件、DC/DC转换器、传感器、测试电路等。因此，微型芯片200cl1和200cl2以及半导体结构100可以构成MCM。
在附图中，半导体结构100通过连接构件159安装在封装基板300上，但是根据封装基板300(例如，硅基板)的类型，前覆盖层150可以与封装基板300形成混合接合。在此情况下，由于前覆盖层150的边缘部分通过图4A至图9B的制造工艺被切割，所以可以去除形成在前覆盖层150的前绝缘层151上的毛刺，并且前覆盖层150可以包括没有不平整物的平坦接合表面。
例如，封装基板300可以包括设置在主体的下表面上的下焊盘312、设置在主体的上表面上的上焊盘311以及电连接下焊盘312和上焊盘311的再分布电路313。封装基板300可以是用于半导体封装件的基板，其包括印刷电路板(PCB)、陶瓷基板、玻璃基板、带状布线板等。取决于基板的类型，封装基板300的主体可以包括不同的材料。例如，当封装基板300是印刷电路板时，其可以具有在主体覆铜层压板或覆铜层压板的一侧或两侧上额外层压布线层的形式。阻焊层可以分别形成在封装基板300的下表面和上表面上。上焊盘311和下焊盘312以及再分布电路313可以形成连接封装基板300的下表面和上表面的电路径。连接到下焊盘312的外部连接端子320可以设置在封装基板300下方。外部连接端子320可以由具有诸如球形或针形等形状的导电材料制成。
图13示出了根据本发明构思的实施例的半导体封装件的截面图。为了简洁起见，以下可以省略对与图11中的半导体封装件1000中的特征相同或相似的图13中的半导体封装件1000B的特征的详细描述。
参照图13，除了图13中的半导体芯片200设置有多个半导体芯片200A、200B1、200B2和200C之外，根据本发明构思的实施例的半导体封装件1000B可以具有与参照图11描述的那些特性相同或相似的特性。半导体封装件1000B还可以包括在半导体结构100上覆盖多个半导体芯片200A、200B1、200B2和200C的包封剂260。根据其他实施例，包封剂260可以暴露第三半导体芯片200C的上表面，但是也可以覆盖第三半导体芯片200C的上表面。包封剂260可以包括例如环氧模制化合物(EMC)，但是包封剂260的材料并不特别限于此。多个半导体芯片200A、200B1、200B2和200C的数目不限于附图中所示的数目，并且可以是两个、三个或五个或更多个。
多个半导体芯片200A、200B1、200B2和200C可以包括附接到半导体结构100的上表面的第一半导体芯片200A、顺序地堆叠在第一半导体芯片200A上的一个或更多个第二半导体芯片200B1和200B2以及堆叠在第二半导体芯片200B1和200B2上的第三半导体芯片200C。第一至第三半导体芯片200A、200B1、200B2和200C中的每一者可以包括与参照图11描述的第二接合结构220相同的结构，并且可以在第一半导体芯片200A与半导体结构100之间以及第二半导体芯片200B1和200B2与第三半导体芯片200C之间形成混合接合结构。由于第二接合结构220通过图4A至图9B的制造工艺形成，因此可以去除毛刺，使得第二接合结构220可以包括没有不平整物的平坦接合表面。第一半导体芯片200A以及第二半导体芯片200B1和200B2还可以包括第二贯通通路240。第二贯通通路240可以包括贯通电极241和阻挡膜242。由于第二贯通通路240的贯通电极241和阻挡膜242具有与图11的贯通电极141和阻挡膜142相似的特性，因此将省略对其的重复描述。
例如，半导体结构100可以是包括多个逻辑元件和/或存储元件的缓冲芯片。因此，半导体结构100可以将来自堆叠在其上的多个半导体芯片200A、200B1、200B2和200C的信号传输到外部，并且还将来自外部的信号和电力传输到多个半导体芯片200A、200B1、200B2和200C。半导体结构100可以通过逻辑器件和存储器件执行逻辑功能和存储器功能两者。然而，根据示例实施例，可以通过仅包括逻辑器件仅执行逻辑功能。多个半导体芯片200A、200B1、200B2和200C可以包括例如诸如DRAM和SRAM的易失性存储器芯片，或者诸如PRAM、MRAM、FeRAM或RRAM的非易失性存储器芯片。例如，示例实施例的半导体封装件1000B可以用于高带宽存储器(HBM)产品、电子数据处理(EDP)产品等。
图14示出了根据本发明构思的示例实施例的半导体封装件的截面图。为了简洁起见，以下可以省略对与图11中的半导体封装件1000中的特征相同或相似的图14中的半导体封装件1000C的特征的详细描述。
参照图14，除了半导体封装件1000C还包括其上安装有半导体结构100的封装基板300以及用于在封装基板300上封装半导体结构100和半导体芯片200的包封剂260之外，根据本发明构思的实施例的半导体封装件1000C可以具有与参照图11描述的那些特性相同或相似的特性。
在一个示例中，半导体结构100可以包括例如中央处理器(CPU)、图形处理器(GPU)、现场可编程门阵列(FPGA)、应用处理器(AP)、数字信号处理器(DSP)、密码处理器、微处理器、微控制器、模数转换器、专用集成电路(ASIC)等。此外，半导体芯片200可以包括存储器芯片，诸如DRAM、SRAM、PRAM、MRAM、FeRAM或RRAM。在本示例实施例中，半导体芯片200如图11所示，但是可以具有与参照图12至图14描述的形状类似的形状。例如，半导体芯片200可以包括电源管理IC(PMIC)芯片。
如上所述，根据本发明构思，通过当在切割工艺中执行激光开槽工艺时去除在绝缘层上形成的毛刺，可以为半导体芯片提供基本平坦的接合表面。即，半导体芯片可以设置有平坦接合表面。因此，由于接合结构之间的接合特性得到改善，所以可以提供具有改善的电性质和可靠性的半导体封装件及其制造方法。
如本文描述的，下侧、下部、下表面等用于表示相对于附图的截面朝向扇出半导体封装件的安装表面的方向，而上侧、上部、上表面等用于表示与该方向相反的方向。然而，这些方向是为了方便说明而定义的，并且权利要求并不特别受上述定义的方向限制。
说明书中一个组件与另一组件的“连接”的含义包括通过粘合层的间接连接以及两个组件之间的直接连接。此外，“电连接”在概念上包括物理连接和物理断开。
本文提供的示例实施例被认为能够通过整体或部分地彼此组合来实现。例如，在特定示例实施例中描述的一个元件，即使在另一示例实施例中没有描述，也可以理解为与另一示例实施例相关的描述，除非其中提供了相反或矛盾的描述。
本文使用的术语仅用于描述示例实施例，而不是限制本公开。在此情况下，单数形式包括复数形式，除非在上下文中另有说明。
尽管上面已经示出并描述了示例实施例，但是对于本领域技术人员而言明显的是，在不脱离由所附权利要求限定的发明构思的范围的情况下，可以进行修改和变化。

Claims (20)

1.一种制造半导体封装件的方法，所述方法包括：
在晶片上形成掩模层，所述晶片包括半导体衬底和绝缘层；
通过执行第一激光开槽工艺在所述半导体衬底中形成凹槽；
通过执行第二激光开槽工艺来扩展由所述第一激光开槽工艺打开的所述掩模层的开口；
通过去除所述掩模层的一部分来暴露所述绝缘层的一部分；以及
通过执行切割工艺切割所述半导体衬底，同时去除在所述暴露期间所暴露的所述绝缘层的所述一部分。
2.根据权利要求1所述的制造半导体封装件的方法，其中，当执行所述第一激光开槽工艺时，形成从所述绝缘层向上突出的毛刺，
其中，所述绝缘层的所述毛刺从所述掩模层的侧表面暴露，并且通过所述切割工艺被去除。
3.根据权利要求1所述的制造半导体封装件的方法，其中，当执行所述第一激光开槽工艺时，在所述掩模层中形成具有第一宽度的第一开口，并且
当执行所述第二激光开槽工艺时，在所述掩模层中形成具有大于所述第一宽度的第二宽度的第二开口。
4.根据权利要求1所述的制造半导体封装件的方法，其中，通过所述第二激光开槽工艺去除所述掩模层的在所述凹槽的上部暴露的边缘部分。
5.根据权利要求1所述的制造半导体封装件的方法，其中，所述掩模层的残留物留在位于通过所述第二激光开槽工艺形成的扩展的所述开口中的所述绝缘层的所述一部分上，并且
在所述暴露期间使用等离子体气体去除所述掩模层的所述残留物。
6.根据权利要求1所述的制造半导体封装件的方法，所述方法还包括在切割所述半导体衬底之后去除所述掩模层。
7.根据权利要求1所述的制造半导体封装件的方法，其中，在切割所述半导体衬底期间形成多个半导体芯片，并且
制造所述半导体封装件的方法还包括将所述多个半导体芯片预接合在其上形成有多个半导体结构的晶片结构上。
8.根据权利要求7所述的制造半导体封装件的方法，其中，所述多个半导体结构中的每一者包括第一衬底结构、位于所述第一衬底结构上的第一接合绝缘层以及从所述第一接合绝缘层暴露的第一接合焊盘，
其中，所述多个半导体芯片中的每一者包括通过切割所述半导体衬底形成的第二衬底结构、位于所述第二衬底结构上的第二接合绝缘层以及从所述第二接合绝缘层暴露的第二接合焊盘。
9.根据权利要求8所述的制造半导体封装件的方法，其中，所述第一接合焊盘和所述第二接合焊盘彼此接触，并且通过铜与铜接合来接合，
其中，所述第一接合绝缘层和所述第二接合绝缘层彼此接触，并且通过电介质与电介质接合来接合。
10.根据权利要求1所述的制造半导体封装件的方法，其中，暴露所述绝缘层的所述一部分包括使用包括O2、N2、Ar和CxFy中的至少一种的等离子体气体。
11.一种制造半导体封装件的方法，所述方法包括：
形成包括第一接合结构的第一结构；
形成包括第二接合结构的第二结构；以及
将所述第一结构和所述第二结构接合，使得所述第一接合结构和所述第二接合结构彼此直接接触，
其中，形成所述第一结构和/或形成所述第二结构包括：
在晶片上形成掩模层，所述晶片包括半导体衬底和绝缘层，
通过执行第一激光开槽工艺在所述半导体衬底中形成凹槽，
通过执行第二激光开槽工艺来扩展由所述第一激光开槽工艺打开的所述掩模层的开口，
通过去除所述掩模层的一部分来暴露所述绝缘层的一部分，
通过执行切割工艺切割所述半导体衬底，同时去除在所述暴露期间所暴露的所述绝缘层的所述一部分，以及
去除所述掩模层。
12.根据权利要求11所述的制造半导体封装件的方法，其中，当执行所述第一激光开槽工艺时，形成从所述绝缘层向上突出的毛刺，
其中，所述绝缘层的所述毛刺从所述掩模层的侧表面暴露，并且通过所述切割工艺被去除。
13.根据权利要求11所述的制造半导体封装件的方法，其中，暴露所述绝缘层的所述一部分包括使用等离子体气体去除所述掩模层的覆盖所述绝缘层的所述一部分的残留物。
14.根据权利要求11所述的制造半导体封装件的方法，其中，在所述切割工艺期间去除所述绝缘层的所述一部分在所述第一接合结构和所述第二接合结构中的至少一者上提供没有不平整物的平坦接合表面。
15.根据权利要求11所述的制造半导体封装件的方法，其中，所述切割工艺包括使用所述掩模层作为蚀刻掩模执行的等离子体蚀刻工艺。
16.根据权利要求11所述的制造半导体封装件的方法，其中，所述第一激光开槽工艺的平均功率输出大于所述第二激光开槽工艺的平均功率输出，并且所述第一激光开槽工艺的扫描速度比所述第二激光开槽工艺的扫描速度慢。
17.根据权利要求11所述的制造半导体封装件的方法，其中，在所述切割工艺期间，在所述半导体衬底的切割表面上形成底切或不平整物。
18.根据权利要求11所述的制造半导体封装件的方法，其中，将所述第一结构和所述第二结构接合包括裸片与裸片接合或裸片与晶片接合。
19.一种制造半导体封装件的方法，所述方法包括：
形成包括多个半导体结构的第一结构；
形成包括半导体芯片的第二结构；以及
将所述第二结构接合到所述第一结构，
其中，形成所述第二结构包括：
在晶片上形成掩模层，所述晶片包括半导体衬底和绝缘层，
通过沿着所述半导体衬底的划片道执行第一激光开槽工艺在所述半导体衬底中形成凹槽，
通过对比对其执行所述第一激光开槽工艺的区域大的区域执行第二激光开槽工艺来去除所述掩模层的一部分，
在所述第二激光开槽工艺之后，去除所述掩模层的留在所述绝缘层上的残留物，
通过使用所述掩模层作为蚀刻掩模执行切割工艺来形成包括所述半导体芯片的多个半导体芯片，以及
去除所述掩模层。
20.根据权利要求19所述的制造半导体封装件的方法，其中，当执行所述第一激光开槽工艺时，形成从所述绝缘层向上突出的毛刺，
其中，所述绝缘层的所述毛刺从所述掩模层的侧表面暴露，并且通过所述切割工艺被去除。
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