JP2013239580A - 半導体ウェハーの製造方法 - Google Patents
半導体ウェハーの製造方法 Download PDFInfo
- Publication number
- JP2013239580A JP2013239580A JP2012111594A JP2012111594A JP2013239580A JP 2013239580 A JP2013239580 A JP 2013239580A JP 2012111594 A JP2012111594 A JP 2012111594A JP 2012111594 A JP2012111594 A JP 2012111594A JP 2013239580 A JP2013239580 A JP 2013239580A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor wafer
- manufacturing
- etching
- mask
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Led Devices (AREA)
Abstract
【課題】分割溝の形成工程における半導体素子の汚れの発生を抑制することができ、製造効率の向上が図られた半導体ウェハーの製造方法を提供する。
【解決手段】半導体ウェハーWの製造方法は、基板1上に基板側から順に第1導電体であるN型クラッド層2を含む半導体層、発光部となる活性層3及び第2導電体であるP型クラッド層4を含む半導体層を形成する工程と、N型クラッド層2の一部が露出する露出面2aをエッチングにより形成する工程と、予め定められた分割予定線L上に露出面2aより深く掘られた分割溝5をエッチングにより形成する工程と、を含み、N型クラッド層2の露出面2aを形成する工程のエッチングと、分割溝5を形成する工程のエッチングとを、一体のマスクを使用して実行する。
【選択図】図8
【解決手段】半導体ウェハーWの製造方法は、基板1上に基板側から順に第1導電体であるN型クラッド層2を含む半導体層、発光部となる活性層3及び第2導電体であるP型クラッド層4を含む半導体層を形成する工程と、N型クラッド層2の一部が露出する露出面2aをエッチングにより形成する工程と、予め定められた分割予定線L上に露出面2aより深く掘られた分割溝5をエッチングにより形成する工程と、を含み、N型クラッド層2の露出面2aを形成する工程のエッチングと、分割溝5を形成する工程のエッチングとを、一体のマスクを使用して実行する。
【選択図】図8
Description
本発明は、半導体ウェハーの製造方法に関する。
従来、複数の半導体素子が分離帯域を介して配列された半導体ウェハーのチップ分割においては、窒化物半導体や基板として用いるサファイアの硬度が高いことにより、スクラバーやダイサーで分割することが困難であるという問題があった。この問題を解決するための従来技術が特許文献1〜3に記載されている。
特許文献1及び2に記載された従来の半導体ウェハーの製造方法はスクラバーやダイサーによる分割溝の形成にレーザ照射を組み合わせた方法で歩留りや量産性を向上させている。そして、特許文献3に記載された従来の半導体ウェハーの製造方法は、特許文献1及び2に記載された半導体ウェハーの製造方法の生産性を改善させた方法であって、レーザ加工によって分割溝を形成している。
しかしながら、レーザ加工により分割溝を形成するという従来の半導体ウェハーの製造方法は分割溝の周囲がレーザによる溶融物で汚れる可能性があるという懸念が払拭しきれないという課題があった。さらに、レーザ加工を行うための工程が増加するので、できる限り工数を少なくして製造効率の向上を図ることが望ましい。
本発明は、上記の点に鑑みなされたものであり、分割溝の形成工程における半導体素子の汚れの発生を抑制することができ、製造効率の向上が図られた半導体ウェハーの製造方法を提供することを目的とする。
上記の課題を解決するため、本発明の半導体ウェハーの製造方法は、基板上に基板側から順に少なくとも第1導電体を含む半導体層、発光部となる活性層及び第2導電体を含む半導体層を形成する工程と、前記第1導電体の一部が露出する露出面をエッチングにより形成する工程と、予め定められた分割予定線上に前記露出面より深く掘られた分割溝をエッチングにより形成する工程と、を含み、前記第1導電体の前記露出面を形成する工程の前記エッチングと、前記分割溝を形成する工程の前記エッチングとを、一体のマスクを使用して実行することを特徴としている。
この方法によれば、半導体ウェハーの分割溝と、例えば電極を形成するために半導体素子内部の層を露出させて設ける露出面とが一体のマスクを使用して形成される。したがって、半導体ウェハーの製造に際し、分割溝の形成工程における半導体素子の汚れの発生が抑制され、製造効率が高められる。
また、上記構成の半導体ウェハーの製造方法において、前記第1導電体の前記露出面と、前記分割溝とを一度のドライエッチングにより形成することを特徴としている。
また、上記構成の半導体ウェハーの製造方法において、前記第1導電体の前記露出面は電極を形成する面であることを特徴としている。
また、上記構成の半導体ウェハーの製造方法において、前記第1導電体の前記露出面を形成する工程の前記エッチングで使用するマスクと、前記分割溝を形成する工程の前記エッチングで使用するマスクとが2種類のマスクからなることを特徴としている。
また、上記構成の半導体ウェハーの製造方法において、2種類の前記マスクはレジストマスクであるとともに、各々硬化させる温度が異なることを特徴としている。
また、上記構成の半導体ウェハーの製造方法において、2種類の前記レジストマスクのうち最初に形成する前記レジストマスクのほうが後に形成する前記レジストマスクより硬化温度が高いことを特徴としている。
また、上記構成の半導体ウェハーの製造方法において、2種類の前記レジストマスクのうち最初に形成する前記レジストマスクのレジスト硬化温度が140℃以上であることを特徴としている。
また、上記構成の半導体ウェハーの製造方法において、2種類の前記マスクのうち一方はレジストマスクであり、他方は誘電体膜であることを特徴としている。
また、上記構成の半導体ウェハーの製造方法において、2種類の前記マスクのうち一方はレジストマスクであり、他方は金属膜であることを特徴としている。
また、上記構成の半導体ウェハーの製造方法において、2種類の前記マスクのうち一方は誘電体膜であり、他方は金属膜であることを特徴としている。
また、上記構成の半導体ウェハーの製造方法において、前記誘電体膜はSiO2、Al2O3、SiNのうち少なくとも1つを用いていることを特徴としている。
また、上記構成の半導体ウェハーの製造方法において、前記誘電体膜はAl、Au、Ni、Ag、Pt、Ti、Moのうち少なくとも1つを用いていることを特徴としている。
また、上記構成の半導体ウェハーの製造方法において、前記分割溝をドライエッチングにより形成した後、2種類の前記マスクのうち一方の前記マスクを選択エッチングにより除去し、その後、前記第1導電体層を露出させるドライエッチングを行うことを特徴としている。
また、上記構成の半導体ウェハーの製造方法において、前記選択エッチングでドライエッチングを用いることを特徴としている。
また、上記構成の半導体ウェハーの製造方法において、前記選択エッチングでウェットエッチングを用いることを特徴としている。
本発明の構成によれば、半導体ウェハーの分割溝を形成する工程と半導体素子内部の層を露出させる工程とを一体のマスクを使用するエッチングによって実行する。したがって、分割溝の形成工程における半導体素子の汚れの発生を抑制することができ、製造効率の向上が図られた半導体ウェハーの製造方法を提供することが可能である。
以下、本発明の実施形態を図1〜図13に基づき説明する。
最初に、本発明の実施形態に係る半導体ウェハーについて、図1を用いてその構造を説明する。図1は半導体ウェハーの部分断面図である。
半導体素子は、複数が図1に示す平板状の半導体ウェハーWに配列されている。半導体素子各々は半導体ウェハーWを劈開して分割することで形成される。
半導体ウェハーWは基板1の成長主面上に窒化物半導体層が形成されている。窒化物半導体層としては基板1側から順に第1導電体であるN型クラッド層2を含むN型半導体層、活性層3及び第2導電体であるP型クラッド層4を含むP型半導体層を結晶成長させている。
基板1としては、例えばサファイア単結晶、GaN単結晶、Si単結晶、スピネル単結晶(MgAl2O4)、ZnO単結晶、LiAlO2単結晶、LiGaO2単結晶、MgO単結晶、SiC単結晶、GaAs単結晶、AlN単結晶またはZrB2など公知の基板材料を何ら制限なく用いることができる。なかでもサファイア単結晶、SiC単結晶または窒化物半導体単結晶が基板1の材料として好ましい。なお、基板1の面方位は特に限定されない。また、ジャスト基板、オフ角の有無についても特に限定されない。
半導体素子を構成する化合物半導体としては、例えばサファイア基板、SiC基板またはSi基板などの上に設けたAlXGaYInZN1-aMa(0≦X≦1、0≦Y≦1、0≦Z≦1であり且つX+Y+Z=1なる関係をなす。記号M は窒素とは別の第V族元素で0≦a<1である)のIII族窒化物半導体層がある。また、GaAs単結晶基板上に設けたAlXGaYAs(0≦X≦1、0≦Y≦1、X+Y=1)層やAlXGaYInZP(0≦X≦1、0≦Y≦1、0≦Z≦1、X+Y+Z=1)層がある。また、GaP基板上に設けたGaP層がある。基板1上の窒化物半導体層はMOCVD(Metal Organic Chemical Vapor Deposition)法などのエピタキシャル成長法を用いて成長させる。
また、半導体ウェハーWには劈開して半導体素子各々を分割するための分割溝5が形成されている。分割溝5は隣り合う半導体素子どうしの分離帯域に予め定められた分割予定線L上に形成されている。分割溝5は図1における半導体ウェハーWの上面側からN型クラッド層2の一部が露出する露出面2aより深く(図1において露出面2aより下側に)掘られて形成されている。この分割溝5は以下のようにして形成される。
窒化物半導体層を積層した半導体ウェハーWに第1マスクとなるSiO2膜を積層する。このときのSiO2膜の厚さはN型クラッド層2を露出するためにエッチングする深さとSiO2のエッチング選択比の積から算出された厚さに設定しておく。
次に、フォトリソグラフィ技術を用いて、分割溝5を形成するための形状にパターンニングされたレジスト層をSiO2膜の上に形成する。そして、そのレジスト層を利用してSiO2膜に対してエッチングを実行し、SiO2膜の所定領域を選択的に除去する。SiO2膜のエッチングにはRIE(Reactive Ion Etching)法等のドライエッチングでも良いし、薬液を用いたウェットエッチングでも良い。その後、レジスト層を除去する。
次に、N型クラッド層2を露出するための形状に第2マスクであるフォトレジストパターンを形成する。ここまでの工程により、第1マスクであるパターンニングされたSiO2膜と、第2マスクであるパターンニングされたフォトレジストマスクとが一体のマスクとなって半導体ウェハーW表面に形成された状態になっている。
この状態の半導体ウェハーWに対して、N側電極を形成するためのN型クラッド層2の露出面2aを形成する工程のエッチングと、分割溝5を形成する工程のエッチングとを、第1マスク及び第2マスクからなる一体のマスクを使用して実行する。このエッチングにはドライエッチングが利用され、例えばRIE法、イオンミリング法、集束イオンビームを用いたエッチングまたはECRエッチングなどの手法を用いることができる。なお、電極形成面である露出面2aを露出させるN型クラッド層2のエッチングの最終段階ではプラズマダメージのより少ない手法を用いるほうが好ましい。このドライエッチングプロセスの後、第2マスクであるフォトレジストマスクを除去する。
LED発光素子の場合はP側電極、N側電極以外にウェハーと電極の間に透明電極膜を設けている構造があるが、透明電極の成膜及びパターンニングは上記ドライエッチングプロセスの前後どちらでも構わない。また、P側電極の形成もドライエッチングプロセスの前後どちらでも構わない。N側電極の形成はドライエッチングプロセスの後の工程となる。電極の成膜手法としては真空蒸着法やスパッタリングによる成膜法など公知の手法を使用することができる。
また、第1マスクとして用いたSiO2膜はチップを保護するための保護膜を兼ねても構わないし、電流を流す領域を制限するための絶縁膜を持つ構造である場合は本絶縁膜を兼ねていても構わない。
上記のように、半導体ウェハーWの製造方法において、N型クラッド層2の露出面2aを形成する工程のエッチングと、分割溝5を形成する工程のエッチングとを、第1マスク及び第2マスクからなる一体のマスクを使用して実行する。これにより、半導体ウェハーWの分割溝5を、電極を形成するために半導体素子内部の層を露出させて露出面2aを形成する工程と同時に一度のエッチングによって形成することができる。したがって、分割溝5の形成工程における半導体素子の汚れの発生を抑制し、製造効率を高めることが可能である。
なお上記のように、分割溝5を形成する工程とN型クラッド層2の露出面2aを露出させる工程とを一度のエッチングによって実行すれば、半導体ウェハーWの製造が一層効率的である。また上記のように、露出面2aが電極を形成するための面であれば、半導体ウェハーWの製造がさらに効率的になる。
このようにして、本発明の上記実施形態の方法によれば、半導体ウェハーの分割溝5を形成する工程と半導体素子内部の層を露出させる工程とを一体のマスクを使用するエッチングによって実行する。したがって、分割溝5の形成工程における半導体素子の汚れの発生を抑制することができ、製造効率の向上が図られた半導体ウェハーWの製造方法を提供することが可能である。
なお、露出面2aを形成する工程のエッチングで使用する第2マスクと、分割溝5を形成する工程のエッチングで使用する第1マスクとが2種類のマスクからなるものであれば、エッチングの深さ及び形状の制御を精度良く行うことが可能になる。
また、それら2種類のマスクをレジストマスクとすることにより、マスク形成の簡素化を図ることができる。しかしながら、単に連続してレジストマスクを形成しようとすると、最初に形成したレジストマスクが後に形成するレジストマスク用のレジストを塗布する際にそのレジストに含まれる溶剤により溶解してしまうという問題がある。そこで、この問題を解決するために、双方のレジスト硬化温度に差異を設けておく。このとき、最初に形成するレジストマスクの硬化温度のほうを高くすることが望ましく、その温度は140℃以上であることが望ましい。
また、2種類のマスクのうち一方は誘電体マスクを使用することで、第1マスクと第2マスクとの選択比を変えることができる。さらに、エッチング条件の調整によっても各々のマスクの選択比調整が可能となるので、エッチングの深さ及び形状の制御を精度良く行うことが可能になる。なお、2種類のマスクのうち一方を金属膜とすることでも同様の効果が得られる。また、2種類のマスクの一方を誘電体膜とし、他方を金属膜とすることでも同様の効果が得られる。
誘電体膜としてはSiO2、Al2O3、SiNが使用でき、金属膜としてはAl、Au、Ni、Ag、Pt、Ti、Moが使用できる。
また、分割溝5の形成のためのエッチング終了後に分割溝5用の第1マスクが残るように第1マスクの膜厚を設定しておき、分割溝5の形成のためのエッチング終了後、一旦基板エッチングを止め、残りの第1マスクを選択エッチングにより除去し、その後、電極形成用の露出面2aを形成するためのエッチングを実行する方法を用いても良い。これにより、分割溝5の深さ及び露出面2aのエッチング深さを精度良く行うことができる。
このとき、第1マスクの残膜のエッチングはドライエッチングでも、ウェットエッチングでも構わない。ドライエッチングを用いた場合は基板エッチングに続けて処理が実行できるという利点がある。ウェットエッチングを用いた場合は適切なマスクを選択することにより、残したいマスクに対してダメージを与えることなく除去したいマスクのみを除去することが容易になる。
続いて、半導体ウェハーWの製造方法の実施例1について、図2〜図9を用いて説明する。図2〜図9は半導体ウェハーWの製造方法を説明するための断面図である。
実施例1の半導体ウェハーWの製造方法では、図2に示すようにサファイアからなる基板1上にチッ化ガリウム系からなる窒化物半導体層を結晶成長させる。窒化物半導体層としては基板1側から順にN型クラッド層2、活性層3、P型クラッド層4を積層させる。
次に、図3に示すように、窒化物半導体層を積層した基板1上に電流の流れる領域を制限する第1マスク11としてのSiO2膜を積層して成膜する。次に、図4に示すように、電流注入領域及び分割溝5を形成するための形状にレジスト層12を第1マスク11の上に形成する。
そして、図5に示すように、レジスト層12を用いて第1マスク11(SiO2膜)を選択的に除去するエッチングを実行する。さらに、図6に示すようにレジスト層12を除去すると、第1マスク11のパターンニングが完了する。
その後、透明電極膜の成膜及びパターンニングを行うことにより、図7に示すようにN側電極形成用にN型クラッド層2の一部(露出面2a)を露出させるための第2マスク13としてパターンニングされたフォトレジストマスクを形成する。
その後、図8に示すようにドライエッチングプロセスを実行する。分割溝5の部分は第1マスク11が無いのでエッチングにより優先的に半導体層が除去されて形成される。一方、N側電極形成部分である露出面2aの部分はエッチングにより第1マスク11が除去された後にさらに半導体層が除去されて形成される。すなわち、分割溝5が露出面2aより深く掘られた形となり、一度のドライエッチングプロセスにより同時に分割溝5の部分と露出面2aの部分とが略階段状に形成される。
その後、第2マスク13及び第1マスク11を除去する。このとき、図9に示すように、第1マスク11を半導体層の保護膜または電流阻止膜として利用する場合、第1マスク11を除去しなくても良い。
なおこのあと、P側電極及びN側電極を形成する(図示せず)。
続いて、半導体ウェハーWの製造方法の実施例2について、図10〜図13を用いて説明する。図10〜図13は半導体ウェハーWの製造方法を説明するための断面図である。なお、第1マスクの形成までの工程は図2〜図5を用いて説明した前記実施例1と同じであるので、それらの図面の記載及び説明を省略する。
実施例2の半導体ウェハーWの製造方法では、実施例1と同様に、図10に示すように分割溝5を形成するための形状にパターンニングを行った第1マスク14をレジスト層として形成する。そして、この第1マスク14に対して150℃でベーキング処理を実行する。
その後、図11に示すようにN側電極形成用にN型クラッド層2の一部(露出面2a)を露出させるための第2マスク15としてパターンニングされたフォトレジストマスクを形成する。
その後、図12に示すようにドライエッチングプロセスを実行する。これにより、分割溝5が露出面2aより深く掘られた形となり、一度のドライエッチングプロセスにより同時に分割溝5の部分と露出面2aの部分とが略階段状に形成される。
なお、第2マスク15には110℃で硬化するレジストを使用した。第1マスク14と第2マスク15は同じものを使用しても良いが、第2マスク15の方が低い硬化温度のものを使用するとなお良い。これにより、第2マスク15を塗布、硬化させる際に第1マスク14が融けることを抑制することができる。
その後、図13に示すように第2マスク15及び第1マスク14を除去する。このとき、第1マスク14を半導体層の保護膜または電流阻止膜として利用する場合、第1マスク14を除去しなくても良い。
なおこのあと、P側電極及びN側電極を形成する(図示せず)。
以上、本発明の実施形態及び実施例につき説明したが、本発明の範囲はこれらに限定されるものではなく、発明の主旨を逸脱しない範囲で種々の変更を加えて実施することができる。
本発明は、半導体ウェハーWを劈開して分割するための分割溝を有する半導体ウェハーの製造方法において利用可能である。
1 基板
2 N型クラッド層(第1導電体)
2a 露出面
3 活性層
4 P型クラッド層(第2導電体)
5 分割溝
11、14 第1マスク
12 レジスト層
13、15 第2マスク
W 半導体ウェハー
2 N型クラッド層(第1導電体)
2a 露出面
3 活性層
4 P型クラッド層(第2導電体)
5 分割溝
11、14 第1マスク
12 レジスト層
13、15 第2マスク
W 半導体ウェハー
Claims (15)
- 基板上に基板側から順に少なくとも第1導電体を含む半導体層、発光部となる活性層及び第2導電体を含む半導体層を形成する工程と、
前記第1導電体の一部が露出する露出面をエッチングにより形成する工程と、
予め定められた分割予定線上に前記露出面より深く掘られた分割溝をエッチングにより形成する工程と、を含み、
前記第1導電体の前記露出面を形成する工程の前記エッチングと、前記分割溝を形成する工程の前記エッチングとを、一体のマスクを使用して実行することを特徴とする半導体ウェハーの製造方法。 - 前記第1導電体の前記露出面と、前記分割溝とを一度のドライエッチングにより形成することを特徴とする請求項1に記載の半導体ウェハーの製造方法。
- 前記第1導電体の前記露出面は電極を形成する面であることを特徴とする請求項1に記載の半導体ウェハーの製造方法。
- 前記第1導電体の前記露出面を形成する工程の前記エッチングで使用するマスクと、前記分割溝を形成する工程の前記エッチングで使用するマスクとが2種類のマスクからなることを特徴とする請求項1に記載の半導体ウェハーの製造方法。
- 2種類の前記マスクはレジストマスクであるとともに、各々硬化させる温度が異なることを特徴とする請求項4に記載の半導体ウェハーの製造方法。
- 2種類の前記レジストマスクのうち最初に形成する前記レジストマスクのほうが後に形成する前記レジストマスクより硬化温度が高いことを特徴とする請求項5に記載の半導体ウェハーの製造方法。
- 2種類の前記レジストマスクのうち最初に形成する前記レジストマスクのレジスト硬化温度が140℃以上であることを特徴とする請求項5に記載の半導体ウェハーの製造方法。
- 2種類の前記マスクのうち一方はレジストマスクであり、他方は誘電体膜であることを特徴とする請求項4に記載の半導体ウェハーの製造方法。
- 2種類の前記マスクのうち一方はレジストマスクであり、他方は金属膜であることを特徴とする請求項4に記載の半導体ウェハーの製造方法。
- 前記2種類のマスクのうち一方は誘電体膜であり、他方は金属膜であることを特徴とする請求項4に記載の半導体ウェハーの製造方法。
- 前記誘電体膜はSiO2、Al2O3、SiNのうち少なくとも1つを用いていることを特徴とする請求項8または請求項10に記載の半導体ウェハーの製造方法。
- 前記誘電体膜はAl、Au、Ni、Ag、Pt、Ti、Moのうち少なくとも1つを用いていることを特徴とする請求項8または請求項10に記載の半導体ウェハーの製造方法。
- 前記分割溝をドライエッチングにより形成した後、2種類の前記マスクのうち一方の前記マスクを選択エッチングにより除去し、その後、前記第1導電体層を露出させるドライエッチングを行うことを特徴とする請求項8〜請求項10のいずれか1項に記載の半導体ウェハーの製造方法。
- 前記選択エッチングでドライエッチングを用いることを特徴とする請求項13に記載の半導体ウェハーの製造方法。
- 前記選択エッチングでウェットエッチングを用いることを特徴とする請求項13に記載の半導体ウェハーの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012111594A JP2013239580A (ja) | 2012-05-15 | 2012-05-15 | 半導体ウェハーの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012111594A JP2013239580A (ja) | 2012-05-15 | 2012-05-15 | 半導体ウェハーの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013239580A true JP2013239580A (ja) | 2013-11-28 |
Family
ID=49764367
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012111594A Pending JP2013239580A (ja) | 2012-05-15 | 2012-05-15 | 半導体ウェハーの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013239580A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20230096678A1 (en) * | 2021-09-27 | 2023-03-30 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor package |
-
2012
- 2012-05-15 JP JP2012111594A patent/JP2013239580A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20230096678A1 (en) * | 2021-09-27 | 2023-03-30 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor package |
US11854893B2 (en) * | 2021-09-27 | 2023-12-26 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor package |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6197609B1 (en) | Method for manufacturing semiconductor light emitting device | |
JP5179068B2 (ja) | 化合物半導体素子の製造方法 | |
US8030102B2 (en) | LED units fabrication method | |
KR100691363B1 (ko) | 수직구조 발광 다이오드의 제조 방법 | |
JP5847083B2 (ja) | 発光素子の製造方法 | |
US8030677B2 (en) | Semiconductor light emitting element and method for manufacturing same | |
JP2007053381A (ja) | 垂直構造の窒化ガリウム系led素子の製造方法 | |
US20140319557A1 (en) | Vertically structured group iii nitride semiconductor led chip and method for manufacturing the same | |
JPH10275936A (ja) | 半導体発光素子の製法 | |
JP2011129765A (ja) | 半導体発光素子の製造方法 | |
KR20080096997A (ko) | 발광다이오드 소자의 제조방법 | |
TWI411125B (zh) | 三族氮化合物半導體發光元件之製造方法及其結構 | |
KR20120138014A (ko) | 반도체 발광소자의 제조방법 | |
JPH11354841A (ja) | 半導体発光素子の製法 | |
KR20050104151A (ko) | 질화물계 반도체 발광다이오드 및 그의 제조방법 | |
JP5025199B2 (ja) | Iii族窒化物半導体発光素子 | |
JP2015106693A (ja) | 半導体ウェハ及び半導体装置の製造方法 | |
JP2009245967A (ja) | ZnO系半導体装置の製造方法及びZnO系半導体装置 | |
JP2005012206A (ja) | 窒化物系半導体素子およびその製造方法 | |
JP2008071910A (ja) | 窒化物半導体発光ダイオード素子およびその製造方法 | |
JP2013239580A (ja) | 半導体ウェハーの製造方法 | |
KR20190112647A (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
KR20100083879A (ko) | 발광 다이오드 및 그 제조 방법 | |
JP5929705B2 (ja) | 半導体発光素子および半導体発光素子の製造方法 | |
US20140377899A1 (en) | Light emitting diode chip manufacturing method |