KR20190112647A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 반도체 장치 Download PDF

Info

Publication number
KR20190112647A
KR20190112647A KR1020190027431A KR20190027431A KR20190112647A KR 20190112647 A KR20190112647 A KR 20190112647A KR 1020190027431 A KR1020190027431 A KR 1020190027431A KR 20190027431 A KR20190027431 A KR 20190027431A KR 20190112647 A KR20190112647 A KR 20190112647A
Authority
KR
South Korea
Prior art keywords
region
wafer
semiconductor
area
semiconductor device
Prior art date
Application number
KR1020190027431A
Other languages
English (en)
Inventor
요시노리 미야모토
도꾸따로 오까베
유야 가고시마
게이스께 히가시따니
치아끼 오자끼
Original Assignee
니치아 카가쿠 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니치아 카가쿠 고교 가부시키가이샤 filed Critical 니치아 카가쿠 고교 가부시키가이샤
Publication of KR20190112647A publication Critical patent/KR20190112647A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10344—Aluminium gallium nitride [AlGaN]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Led Devices (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Semiconductor Lasers (AREA)

Abstract

생산성을 향상시킬 수 있는 반도체 장치의 제조 방법 및 반도체 장치를 제공한다.
실시 형태에 의하면, 반도체 장치의 제조 방법은, 상면을 갖고, 사파이어를 포함하는 웨이퍼를 준비하는 공정이며, 상기 상면은, 제1 영역과, 상기 제1 영역을 에워싸고 마련된 제2 영역을 포함하고, 상기 제2 영역은 상기 제1 영역보다도 2㎛ 이상 높거나 또는 낮은 위치에 마련된 상기 웨이퍼를 준비하는 공정과, AlzGa1-zN(0.03≤z≤0.15)을 포함하는 Al 함유층을 포함하는 반도체층을 상기 상면에 형성하는 공정을 포함한다.

Description

반도체 장치의 제조 방법 및 반도체 장치{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.
발광 소자 등의 반도체 장치에 있어서, 예를 들어 사파이어 기판 등 웨이퍼 상에 반도체층이 성장된다. 반도체층에 크랙이 발생하여 수율을 저하시키는 경우가 있다. 생산성의 향상이 요구된다.
국제 공개 제2011/161975호
본 발명은, 생산성을 향상시킬 수 있는 반도체 장치의 제조 방법 및 반도체 장치를 제공한다.
본 발명의 일 양태에 의하면, 반도체 장치의 제조 방법은, 상면을 갖고, 사파이어를 포함하는 웨이퍼를 준비하는 공정이며, 상기 상면은, 제1 영역과, 상기 제1 영역을 에워싸고 마련된 제2 영역을 포함하고, 상기 제2 영역은 상기 제1 영역보다도 2㎛ 이상 높거나 또는 낮은 위치에 마련된 상기 웨이퍼를 준비하는 공정과, AlzGa1-zN(0.03≤z≤0.15)을 포함하는 Al 함유층을 포함하는 반도체층을 상기 상면에 형성하는 공정을 포함한다.
본 발명의 다른 일 양태에 의하면, 반도체 장치의 제조 방법은, 상면을 갖고, 사파이어를 포함하는 웨이퍼를 준비하는 공정이며, 상기 상면은, 제1 영역과, 상기 제1 영역의 둘레에 마련된 제3 영역과, 상기 제1 영역과 상기 제3 영역 사이에 상기 제1 영역을 에워싸고 마련된 홈을 포함하고, 상기 홈의 깊이는 2㎛ 이상인 상기 웨이퍼를 준비하는 공정과, AlzGa1-zN(0.03≤z≤0.15)을 포함하는 Al 함유층을 포함하는 반도체층을 상기 상면에 형성하는 공정을 포함한다.
본 발명의 다른 일 양태에 의하면, 반도체 장치는, 상면을 갖고, 사파이어를 포함하는 웨이퍼이며, 상기 상면은, 제1 영역과, 상기 제1 영역을 에워싸고 마련된 제2 영역을 포함하고, 상기 제2 영역은 상기 제1 영역보다도 2㎛ 이상 높거나 또는 낮은 위치에 마련된 웨이퍼와, 상기 상면에 마련된 AlzGa1-zN(0.03≤z≤0.15)을 포함하는 Al 함유층을 포함하는 반도체층을 포함한다.
본 발명의 다른 일 양태에 의하면, 반도체 장치는, 상면을 갖고, 사파이어를 포함하는 웨이퍼이며, 상기 상면은, 제1 영역과, 상기 제1 영역의 둘레에 마련된 제3 영역과, 상기 제1 영역과 상기 제3 영역 사이에 상기 제1 영역을 에워싸고 마련된 홈을 포함하고, 상기 홈의 깊이는 2㎛ 이상인 웨이퍼와, 상기 상면에 마련된 AlzGa1-zN(0.03≤z≤0.15)을 포함하는 Al 함유층을 포함하는 반도체층을 포함한다.
본 발명의 일 양태에 의하면, 생산성을 향상시킬 수 있는 반도체 장치의 제조 방법 및 반도체 장치가 제공된다.
도 1은 실시 형태에 따른 반도체 장치의 제조 방법을 예시하는 흐름도이다.
도 2는 실시 형태에 따른 반도체 장치의 제조 방법에서 사용되는 웨이퍼를 예시하는 모식적 단면도이다.
도 3은 실시 형태에 따른 반도체 장치의 제조 방법에서 사용되는 웨이퍼를 예시하는 모식적 단면도이다.
도 4는 실시 형태에 따른 반도체 장치의 제조 방법의 일부를 예시하는 모식적 단면도이다.
도 5는 실시 형태에 따른 반도체 장치의 제조 방법의 일부를 예시하는 모식적 단면도이다.
도 6은 실시 형태에 따른 반도체 장치를 예시하는 모식적 단면도이다.
도 7은 실시 형태에 따른 반도체 장치의 제조 방법에서 사용되는 다른 웨이퍼를 예시하는 모식도이다.
도 8은 실시 형태에 따른 반도체 장치의 제조 방법에서 사용되는 다른 웨이퍼를 예시하는 모식도이다.
도 9는 실시 형태에 따른 반도체 장치의 제조 방법에서 사용되는 웨이퍼를 예시하는 그래프도이다.
도 10은 실시 형태에 따른 반도체 장치의 제조 방법에서 사용되는 웨이퍼를 예시하는 그래프도이다.
도 11은 실시 형태에 따른 반도체 장치의 제조 방법에서 사용되는 웨이퍼를 예시하는 그래프도이다.
도 12는 실시 형태에 따른 반도체 장치의 제조 방법에 관한 시험 결과를 예시하는 그래프도이다.
이하에, 본 발명의 각 실시 형태에 대하여 도면을 참조하면서 설명한다.
또한 도면은 모식적 또는 개념적인 것이며, 각 부분의 두께와 폭의 관계, 부분 간의 크기의 비율 등은 반드시 현실의 것과 동일하다고 할 수는 없다. 또한 동일한 부분을 표시하는 경우에도, 도면에 따라 서로의 치수나 비율이 상이하게 표시되는 경우도 있다.
또한 본원 명세서에 있어서, 기출 도면에 대하여 전술한 것과 마찬가지의 요소에는 동일한 부호를 불여서, 상세한 설명은 적절히 생략한다.
(제1 실시 형태)
도 1은, 실시 형태에 따른 반도체 장치의 제조 방법을 예시하는 흐름도이다.
도 1에 도시한 바와 같이, 실시 형태에 따른 반도체 장치의 제조 방법은 웨이퍼를 준비하는 공정(스텝 S110) 및 반도체층을 형성하는 공정(스텝 S120)을 포함한다. 이하, 웨이퍼의 예에 대하여 설명한다.
도 2 및 도 3은, 실시 형태에 따른 반도체 장치의 제조 방법에서 사용되는 웨이퍼를 예시하는 모식적 단면도이다.
도 2는 도 3의 Ⅱ-Ⅱ선 단면도이다. 도 3은, 도 2의 화살표 AR1에서 본 평면도이다.
도 2에 도시한 바와 같이, 웨이퍼(50)는 상면(10)(예를 들어 제1 면)과 하면(10B)(예를 들어 제2 면)을 갖는다. 예를 들어 상면(10)에 대하여 수직인 방향을 Z축 방향으로 한다. Z축 방향에 대하여 수직인 하나의 방향을 X축 방향으로 한다. Z축 방향 및 X축 방향에 대하여 수직인 방향을 Y축 방향으로 한다. 상면(10) 및 하면(10B)은 X-Y 평면을 따른다.
웨이퍼(50)는, 반도체층을 성장시키기 위한 기판으로서 기능한다. 웨이퍼(50)는, 예를 들어 사파이어 기판이다. 웨이퍼(50)는, 예를 들어 사파이어를 포함한다. 일례에 있어서, 상면(10)은 실질적으로 사파이어의 c면을 따르고 있다. 「상면(10)이 실질적으로 사파이어의 c면을 따르고 있」을 때, 예를 들어 상면(10)과 사파이어의 c면 사이의 각도는 5도 이하이다. 상면(10)이 c면에 대하여 경사져도 된다.
웨이퍼(50)의 외측 단부(16)는, 웨이퍼(50) 중에서 가장 외측에 위치하는 영역이다. 웨이퍼(50)의 외측 단부(16)는, 예를 들어 X-Y 평면과 교차한다. 웨이퍼(50)에 있어서, 외측 단부(16)의 근방에 베벨부(15)가 마련되어 있다. 베벨부(15)의 표면은 X-Y 평면(예를 들어 제1 영역(11))에 대하여 경사져 있다. 베벨부(15)의 두께(Z축 방향을 따르는 길이)는, 외측 단부(16)로부터 내측으로 향하는 방향에 있어서 증대된다.
실시 형태에 있어서, 상면(10)은, 베벨부(15)를 제외한 부분으로 한다. 예를 들어 X-Y 평면에 있어서, 상면(10)의 둘레에 베벨부(15)가 마련된다.
도 3에 도시한 바와 같이, 웨이퍼(50)의 외측 단부(16)는, 예를 들어 대략 원형이다. 웨이퍼(50)의 일부에 오리엔테이션 플랫(17)이 마련되어 있다. 도 3에 도시한 바와 같이, 외측 단부(16)의 내측에 환형의 베벨부(15)가 마련된다. 그 내측에 상면(10)이 마련된다. 상면(10)의 외측 에지(10E)는 베벨부(15)와 연속하여 마련된다. 외측 에지(10E)는, 예를 들어 오리엔테이션 플랫(17)에 대응하는 부분을 제외하면 대략 원형이다.
도 2 및 도 3에 도시한 바와 같이, 상면(10)은 제1 영역(11) 및 제2 영역(12)을 포함한다. 제1 영역(11)은 웨이퍼(50)의 중심(50c)(도 3 참조)을 포함한다. 제1 영역(11)은, 웨이퍼(50)의 내측에 위치하는 내측 영역이다.
도 3에 도시한 바와 같이, 제2 영역(12)은 제1 영역(11)의 둘레에 마련된다. 예를 들어 제2 영역(12)은 제1 영역(11)을 둘러싸도록 마련된다. 제2 영역(12)은 외주 영역이다.
도 2에 도시한 바와 같이, 예를 들어 제1 영역(11) 및 제2 영역(12)은 서로 실질적으로 평행이다. 예를 들어 제1 영역(11) 및 제2 영역(12)은 X-Y 평면을 따른다. 「제1 영역(11) 및 제2 영역(12)이 서로 실질적으로 평행」일 때, 예를 들어 제1 영역(11)을 포함하는 평면과 제2 영역(12) 사이의 각도의 절댓값은 5도 이하이다.
제2 영역(12)은, 제1 영역(11)보다도 높거나 또는 제1 영역(11)보다도 낮은 위치에 마련된다. 도 2에 도시하는 예에 있어서는, 제2 영역(12)은, 제1 영역(11)을 규준으로 하여 낮은 위치에 마련되어 있다. 예를 들어 하면(10B)을 포함하는 평면과 제1 영역(11) 사이의 Z축 방향을 따르는 거리(제1 거리)는, 하면(10B)을 포함하는 평면과 제2 영역(12) 사이의 Z축 방향을 따르는 거리(제2 거리)보다도 길다.
제1 영역(11)의 높이(Z축 방향에 있어서의 위치)와 제2 영역(12)의 높이(Z축 방향에 있어서의 위치)의 차(단차 d1)는 2㎛ 이상이다. 단차 d1은, Z축 방향을 따르는 길이이다. 단차 d1은, 제1 영역(11)을 포함하는 평면과 제2 영역(12)의 Z축 방향을 따른 거리에 대응한다. 제1 거리와 제2 거리의 차가 단차 d1에 대응한다.
이 예에서는 제1 영역(11)과 제2 영역(12) 사이에 단차부(12S)가 마련되어 있다. 단차부(12S)의 높이(또는 깊이)가 단차 d1에 대응한다. 일례에 있어서, 상면(10)은 제1 영역(11), 제2 영역(12) 및 단차부(12S)를 포함한다.
제2 영역(12)은 내측 단부(12a)를 갖는다. 내측 단부(12a)는 제1 영역(11)측의 단부이다. 이 예에서는, 제2 영역(12)의 외측 단부(12b)는, 상면(10)의 외측 에지(10E)와 동일한 부분에 위치한다. 제2 영역(12)에 있어서, 내측 단부(12a)와 외측 에지(10E) 사이의 거리를 제2 영역(12)의 폭 w12로 한다. 폭 w12는, 웨이퍼(50)의 중심(50c)(도 3 참조)을 통과하는 직선을 따른, 내측 단부(12a)와 외측 에지(10E) 사이의 거리에 대응한다. 웨이퍼(50)의 중심(50c)은, 웨이퍼(50)의 상면에서 본 형상을 원 형상으로 가상하였을 때의 웨이퍼(50)의 중심이다.
제1 영역(11)의 폭 w11은, 웨이퍼(50)의 중심(50c)을 통과하는 직선을 따른 제1 영역(11)의 길이에 대응한다. 폭 w12는 폭 w11보다도 작다. 폭 w12는, 예를 들어 2.0㎜ 이상 10㎜ 이하이고, 폭 w11은, 예를 들어 5㎜ 이상 300㎜ 이하이다.
상기와 같은 제2 영역(12)은, 예를 들어 바탕으로 되는 웨이퍼의 상면에 마스크를 형성하고, 웨이퍼의 상면의, 마스크에 덮여 있지 않은 부분의 일부를 제1 습식 에칭에 의하여 제거함으로써 형성할 수 있다. 마스크는, 상기 바탕으로 되는 웨이퍼의 상면 중의 제1 영역(11)으로 되는 부분을 피복하고 제2 영역(12)으로 되는 부분을 노출시킨다. 또한 제1 습식 에칭 후에 제2 습식 에칭을 행해도 된다. 제2 습식 에칭에 있어서는, 제1 습식 에칭 시에 형성한 마스크를 제거하고 웨이퍼(50)의 표면을 처리한다. 이것에 의하여 얻어지는 제1 영역(11)의 표면 및 제2 영역(12)의 표면(저면)에 있어서, 마스크의 잔사 등이 제거된다. 이들 표면이 보다 평탄해진다. 제2 습식 에칭에 있어서의 웨이퍼에 대한 에칭 레이트는, 제1 습식 에칭에 있어서의 웨이퍼에 대한 에칭 레이트보다도 낮다. 마스크에는, 예를 들어 SiO2를 포함하는 재료가 사용된다.
이와 같은 제1 영역(11) 및 제2 영역(12)을 갖는 웨이퍼(50)의 상면(10)에 반도체층(20)이 형성된다(스텝 S120(도 1 참조)). 이하, 반도체층(20)의 형성의 예에 대하여 설명한다.
도 4 및 도 5는, 실시 형태에 따른 반도체 장치의 제조 방법의 일부를 예시하는 모식적 단면도이다.
도 5는, 도 4의 일부를 확대하여 도시하고 있다.
도 4 및 도 5에 도시한 바와 같이, 웨이퍼(50)의 상면(10)에 반도체층(20)이 형성된다. 반도체층(20)의 형성은 MOCVD(metal organic chemical vapor deposition) 등에 의하여 행해진다. 반도체층(20)으로 되는 결정이 에피택셜 성장된다.
반도체층(20)은 제1 반도체 영역(21) 및 제2 반도체 영역(22)을 포함한다. 제1 반도체 영역(21)은 상면(10)의 제1 영역(11)에 마련된다. 제2 반도체 영역(22)은 상면(10)의 제2 영역(12)에 마련된다.
도 5에 도시한 바와 같이, 제1 영역(11)과 제2 영역(12) 사이에 있어서 단차(높이의 차이)가 마련되어 있다. 이 때문에 제1 반도체 영역(21)과 제2 반도체 영역(22)은 불연속이다. 이 때문에, 제2 반도체 영역(22)에 크랙(20X)이 발생한 경우에 있어서도, 제2 반도체 영역(22)에 발생한 크랙(20X)이 제1 반도체 영역(21)으로 연장되는 것이 억제된다. 그 결과, 반도체층(20) 중의 제1 반도체 영역(21)에 있어서의 크랙에 기인하는 불량이 억제된다. 실시 형태에 의하면 생산성을 향상시킬 수 있다. 도 5에 있어서는, 크랙(20X)은 반도체층(20)의 두께 방향으로 연장된다. 실시 형태에 있어서, 크랙(20X)이 연장되는 방향은 임의이다. 예를 들어 반도체층(20)에 발생하는 크랙(20X)이, 도 4에 도시하는 X축 방향으로 연장되는 경우도 있다.
웨이퍼(50)의 상면(10)에 있어서, 제2 영역(12)이 마련되지 않는 제1 참고예가 있다. 제1 참고예에서는, 상면(10)은 하나의 높이만을 갖는다. 이 경우, 반도체층(20) 중에서 베벨부(15)의 근방 영역에 크랙(20X)이 발생하면, 그 크랙(20X)을 기점으로 한 크랙이 내측 영역으로 신전되기 쉽다는 것을 알 수 있었다. 제1 참고예에 있어서 크랙(20X)이 베벨부(15)의 근방 영역으로부터 내측 영역으로 신전되기 쉬운 것은, 베벨부(15)의 근방 영역과 내측 영역에서 반도체층(20)이 연속적이기 때문으로 생각된다.
이에 비해 실시 형태에 있어서는, 제1 영역(11)과 제2 영역(12) 사이의 단차(높이의 차이)에 의하여, 그들 영역 상에 결정 성장한 제1 반도체 영역(21)과 제2 반도체 영역(22)이 불연속으로 된다. 이 때문에, 제2 반도체 영역(22)에 크랙(20X)이 발생한 경우에 있어서도 제1 반도체 영역(21)으로의 크랙(20X)의 신전이 억제된다.
예를 들어 반도체층(20)의 형성 후의 검사에 있어서, 실시 형태에 있어서의 불량률은 상기 제1 참고예에 있어서의 불량률의 0.4배 이하로 할 수 있음을 알 수 있었다.
도 4 및 도 5에 도시한 바와 같이, 이 예에서는 웨이퍼(50)의 단차부(12S)에 제3 반도체 영역(23)이 형성되어 있다. 예를 들어 상면(10)이 사파이어의 c면을 따르고 있는 경우, 제1 영역(11) 및 제2 영역(12)의 면 방위는, 서로 실질적으로 동일한 사파이어의 c면이다. 이에 비해 단차부(12S)의 표면의 면 방위는, 제1 영역(11) 및 제2 영역(12)의 면 방위와는 상이하다. 이 때문에 제3 반도체 영역(23)에 있어서는, 반도체층(20)이 실질적으로 에피택셜 성장하지 않을 것으로 생각된다. 상면(10) 중, 주로 제1 영역(11) 및 제2 영역(12)에 있어서 반도체층(20)이 에피택셜 성장된다. 제3 반도체 영역(23)이 형성되는 경우에는 제1 반도체 영역(21)과 제2 반도체 영역(22) 사이의 불연속성이 보다 높아진다. 이 때문에, 제2 반도체 영역(22)의 크랙(20X)이 제1 반도체 영역(21)으로 신전되는 것이 보다 억제된다. 이것에 의하여 생산성을 향상시킬 수 있다.
발명자의 검토에 의하면, 웨이퍼(50)의 외주부(예를 들어 베벨부(15)의 근방)에 있어서 반도체층(20)에 이상이 발생하기 쉽다는 것을 알 수 있었다. 예를 들어 웨이퍼(50)의 외주부에 성장하는 반도체층(20)의 두께는, 내측부에 성장하는 반도체층(20)의 두께보다도 두꺼워지기 쉽다는 것을 알 수 있었다. 그리고 웨이퍼(50)의 외주부에 성장하는 반도체층(20)에 있어서 크랙(20X)이 발생하기 쉽다. 이와 같은 경향은, 성장시키는 반도체층(20)이, Al을 포함하는 질화물 반도체인 경우에 특히 현저하다는 것을 알 수 있었다.
예를 들어 도 5에 도시한 바와 같이, 제1 영역(11) 상에 성장된 제1 반도체 영역(21)의 두께 t1은 제1 반도체 영역(21) 내에서 실질적으로 일정하다. 이에 비해, 제2 영역(12) 상에 성장된 제2 반도체 영역(22)의 두께 t2는 두께 t1보다도 두꺼워지는 경향이 있다. 그리고 제2 반도체 영역(22)의 두께 t2는 내측 영역(제1 반도체 영역(21))으로부터 외측 단부(16)로의 방향으로 확대되는 경향이 있다. 또한 제2 반도체 영역(22)에 있어서, 제1 반도체 영역(21)보다도 크랙(20X)이 현저히 발생하기 쉽다. 이와 같은 제2 반도체 영역(22)에 있어서의 특이한 상태는, 예를 들어 웨이퍼(50)의 외측 단부(16)의 근방에 있어서의, 반도체층(20)의 의도치 않은 성장이 영향을 미치고 있는 것으로 생각된다.
실시 형태에 따른 웨이퍼(50)에 있어서는, 웨이퍼(50)의 상면(10)에 제1 영역(11) 및 제2 영역(12)을 마련한다. 이들 영역 사이에 있어서 단차가 마련된다. 이것에 의하여, 형성하는 반도체층(20)이, Al을 포함하는 질화물 반도체인 경우에 있어서도, 제2 반도체 영역(22)에 발생한 크랙(20X)의 제1 반도체 영역(21)으로의 신전을 효과적으로 억제할 수 있다. 실시 형태에 의하면, 생산성을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.
제2 영역(12)에 형성되는 제2 반도체 영역(22)은, 반도체층(20)의 형성 후에 제거되어 파기되는 부분이다. 제1 영역(11)에 형성되는 제1 반도체 영역(21)은 반도체 장치로서 사용된다. 제2 반도체 영역(22)의 면적이 과도하게 크면, 하나의 웨이퍼(50)로부터 얻어지는 반도체 장치의 수가 줄어 생산성이 저하된다. 이 때문에 제2 반도체 영역(22)의 폭은, 크랙(20X)의 신전을 억제할 수 있는 범위에서 작은 것이 바람직하다.
발명자의 검토에 의하면, 웨이퍼(50)의 외주부 상에 성장하는 반도체층(20)에 있어서, 크랙(20X)이 발생하기 쉬운 영역의 폭(베벨부(15)로부터의 거리)은 약 10㎜ 이하임을 알 수 있었다.
실시 형태에 있어서는, 제2 영역(12)의 폭 w12는 2.0㎜ 이상 10㎜ 이하인 것이 바람직하다. 폭 w12가 2.0㎜ 이상임으로써, 제1 반도체 영역(21)에서는 크랙(20X)이 발생하기 어려워지는 효과가 안정적으로 얻어진다. 그리고 제2 반도체 영역(22)에 크랙(20X)이 발생하더라도 단차에 의하여, 제2 반도체 영역(22)에 발생한 크랙(20X)의 제1 반도체 영역(21)으로의 신전을 효과적으로 억제할 수 있다. 폭 w12를 10㎜ 이하로 함으로써, 반도체 장치로서 사용되지 않는 제2 영역(12)을 작게 할 수 있다. 유효한 제1 영역(11)의 면적을 크게 할 수 있어 높은 생산성이 얻어진다.
도 2에 도시한 바와 같이, 이 예에서는, 제2 영역(12)은 상면(10)의 외측 에지(10E)에 도달해 있다. 예를 들어 제2 영역(12)은 제2 영역(12)의 내측 단부(12a)로부터 외측 에지(10E)까지의 사이에서 연속적으로 마련되어 있다. 제2 영역(12)은 X-Y 평면을 따르고 있다. 이와 같은 제2 영역(12)에서는, 예를 들어 제1 영역(11)과 유사한 결정이 얻어진다. 이것에 의하여 제2 영역(12) 상에 반도체층(20)을 효과적으로 성장시킬 수 있으며, 형성된 제2 반도체 영역(22)에, 의도치 않은 성장이 발생한 반도체층을 집중시킬 수 있다.
예를 들어 실리콘 기판의 외주 부분(베벨부(15)의 근방 영역)에 있어서 조면 가공이 실시되는 제2 참고예가 있다. 조면 가공에 의하여 미세한 요철이 마련된다. 제2 참고예에 있어서, 외주 영역의 표면의 산술 평균 조도 Ra가 내측 부분(제1 영역(11)에 대응)의 표면의 산술 평균 조도 Ra보다도 커진다. 외주 영역에 있어서의 산술 평균 조도 Ra는, 예를 들어 약 230㎚이고, 내측 부분의 산술 평균 조도 Ra는, 예를 들어 약 2.1㎚이다. 이와 같은 제2 참고예에 있어서는, 외주 부분(베벨부(15)의 근방 영역)에 성장되는 반도체층(20)은 다결정으로 된다. 일반적으로 실리콘 기판 상에 질화물 반도체를 형성할 때, 열팽창 계수 및 격자 상수의 차에 기인하여 웨이퍼 단부에 있어서 크랙이 발생하기 쉽다. 조면 가공에 의하여 이와 같은 크랙을 억제할 수 있을 것으로 여겨지고 있다.
제2 참고예와 같은 조면 가공을 사파이어 기판에 형성하는 것도 생각된다. 이 경우, 조면 가공에 의하여 외주 부분에서 다결정이 성장한다. 한편, 내주 부분에서는 실질적으로 단결정이 성장한다. 이와 같이 제2 참고예에서는, 내주 부분과 외주 부분 간에, 성장하는 막의 특성이 크게 상이하다. 이 때문에, 예를 들어 조면 가공에 기인하여 내측 부분 상에 성장한 반도체층(20) 중에서, 외주 부분에 가까운 영역과 중심 영역 사이에서 반도체층(20)의 특성이 상이해지기 쉽다. 따라서 제2 참고예에 있어서는, 내주 부분에 있어서의 반도체층(20)에 있어서 균일성이 불충분해지기 쉽다.
이에 비해 실시 형태에 있어서는, 제2 영역(12)의 표면은, 높이를 제외하면, 예를 들어 제1 영역(11)의 표면과 마찬가지이다. 이 때문에, 제2 영역(12)을 마련한 것에 의한, 제1 영역(11)에 형성되는 제1 반도체 영역(21)에 대한 영향이 실질적으로 발생하지 않는다. 제1 반도체 영역(21)에 있어서 균일한 특성을 얻기 쉽게 할 수 있다.
또한 웨이퍼(50)의 상면(10)에 반도체층(20)을 형성한 후에 반도체층(20)에 전극 등이 형성된다. 이후, 웨이퍼(50)를 제거하는 경우가 있다. 이 제거는, 예를 들어 LLO(laser lift-off) 처리 등에 의하여 행해진다. 상기 제2 참고예의 경우, 베벨부(15)의 근방 영역에 조면 가공이 마련되기 때문에, LLO 처리에서 조사되는 레이저 광이 조면 가공의 부분(요철)에서 산란되어 집광이 곤란해진다. 이 때문에 제2 참고예에 있어서는, LLO 처리를 효율적으로 실시하는 것이 곤란하다.
이에 비해 실시 형태에 있어서는, 제2 영역(12)의 표면 평탄성은 높다. 이 때문에 LLO 처리에 있어서, 레이저 광이 제2 영역(12)에서 산란되는 것이 억제된다. 실시 형태에 있어서는 LLO 처리를 효율적으로 실시할 수 있다.
실시 형태에 있어서, 제2 영역(12)의 산술 평균 조도 Ra는, 예를 들어 제1 영역(11)의 산술 평균 조도 Ra와 마찬가지여도 된다.
예를 들어 제1 영역(11)의 산술 평균 조도 Ra는 0.05㎚ 이상 0.3㎚ 이하, 바람직하게는 0.1㎚ 이상 0.2㎚ 이하이다. 제2 영역(12)의 산술 평균 조도 Ra는 0.05㎚ 이상 0.3㎚ 이하, 바람직하게는 0.1㎚ 이상 0.2㎚ 이하이다.
이미 설명한 바와 같이, 반도체층(20)이 Al을 포함하는 경우에, 웨이퍼(50)의 외주부(예를 들어 베벨부(15)의 근방)에 있어서, 반도체층(20)에 의도치 않은 상태(예를 들어 두께의 이상 및 크랙(20X)의 집중적인 발생)가 발생하기 쉽다. 이와 같은 현상은 반도체층(20)이, Al의 조성비가 높은(예를 들어 AlGaN을 포함하는 층을 포함하는) 경우에 특히 현저하다. Al의 조성비가 높은 AlGaN을 성장시키면, 예를 들어 웨이퍼(50)의 외주 영역에 있어서의 Al의 농도(조성비)는 웨이퍼(50)의 내측 영역에 있어서의 Al의 농도보다도 높아지는 경향이 있다. 이 점에서도 웨이퍼(50)의 외주 영역에서는, AlGaN에 이상이 발생하여 의도치 않은 성장이 발생하고 있다고 추측된다. 이와 같은 경우에, 실시 형태에 따른 제2 영역(12)에 의하여 크랙(20X)의 신전을 효과적으로 억제할 수 있다. 예를 들어 웨이퍼(50)의 외주부로부터 내주부를 향하는 크랙(20X)의 발생을 억제할 수 있다. 이것에 의하여 고수율로 반도체 장치(예를 들어 발광 장치)를 제조할 수 있다.
실시 형태에 있어서, 제2 영역(12)은 제1 영역(11)보다도 낮은 위치에 위치하는 것이 바람직하다. 예를 들어 웨이퍼(50)의 상면(10)에 반도체층(20)을 형성할 때 원료 가스는 상면(10)을 따라 흐른다. 제2 영역(12)이 제1 영역(11)보다도 낮은 위치에 위치함으로써, 가스의 흐름이 흐트러지는 것을 억제할 수 있다.
이하, 반도체층(20)이 Al을 포함하는 질화물 반도체를 포함하는 예에 대하여 설명한다.
도 6은, 실시 형태에 따른 반도체 장치를 예시하는 모식적 단면도이다.
도 6에 도시한 바와 같이, 웨이퍼(50)의 상면(10)의 제1 영역(11) 상에 반도체층(20)(제1 반도체 영역(21))이 마련된다. 반도체층(20)은 반도체 장치(110)의 적어도 일부로 된다. 이 예에서는, 반도체 장치(110)는 발광 장치(예를 들어 LED 또는 LD)이다. 반도체 장치(110)는 웨이퍼(50)를 포함해도 된다.
반도체층(20)은, 예를 들어 제1 반도체막(31), 발광층(33) 및 제2 반도체막(32)을 포함한다. 제1 반도체막(31) 상에 발광층(33)이 마련된다. 발광층(33) 상에 제2 반도체막(32)이 마련된다.
제1 반도체막(31)은, 언도핑된 GaN을 포함하는 제1 막(31a)과, 그 위에 마련된, 언도핑된 AlGaN을 포함하는 제2 막(31b)과, 그 위에 마련된, 불순물로서 Si가 도핑된 AlGaN을 포함하는 제3 막(31c)을 포함한다. 제1 반도체막(31)은 n형의 반도체층으로서 기능한다. 발광층(33)은, 예를 들어 교대로 적층된, AlGaN을 포함하는 장벽막(33a)과, InGaN을 포함하는 웰막(33b)을 포함한다. 예를 들어 장벽막(33a) 및 웰막(33b)을 하나의 세트로 하여 3 내지 5세트가 마련된다. 이 예에서는, 발광층(33)에 있어서, 장벽막(33a)과 웰막(33b)의 세트 외에, 가장 제2 반도체막(32)에 가까운 측에 장벽막(33a)이 더 마련되어 있다. 제2 반도체막(32)은, 예를 들어 불순물로서 Mg가 도핑된 AlGaN을 포함한다. 제2 반도체막(32)은 p형의 반도체층으로서 기능한다.
예를 들어 Al을 포함하는 제2 막(31b) 및 제3 막(31c)에 있어서의 Al 조성비(Ⅲ족 원소 중에 있어서의 Al의 비율)는, 예를 들어 3%(원자%) 이상 8%(원자%) 이하이다. 예를 들어 제2 막(31b) 및 제3 막(31c)은 Alx1Ga1-x1N(0.03≤x1≤0.08)을 포함한다.
예를 들어 장벽막(33a)에 있어서의 Al 조성비(Ⅲ족 원소 중에 있어서의 Al의 비율)는, 예를 들어 3%(원자%) 이상 15%(원자%) 이하(예를 들어 약 10%)이다. 예를 들어 장벽막(33a)은 Alx3Ga1-x3N(0.03≤x3≤0.15)을 포함한다.
예를 들어 제2 반도체막(32)에 있어서의 Al 조성비(Ⅲ족 원소 중에 있어서의 Al의 비율)는, 예를 들어 3%(원자%) 이상 10%(원자%) 이하(예를 들어 약 7%)이다. 예를 들어 제2 반도체막(32)은 Alx2Ga1-x2N(0.03≤x2≤0.10)을 포함한다.
이와 같이 반도체층(20)은 Al 함유층(35)을 포함한다. Al 함유층(35)은, Al을 포함하는 질화물 반도체를 포함한다. 이 예에서는, Al 함유층(35)은 제2 막(31b), 제3 막(31c), 장벽막(33a) 및 제2 반도체막(32)을 포함한다.
Al 함유층(35)에 있어서의, Ⅲ족 원소 중에 있어서의 Al의 비율은 3%(원자%) 이상 15%(원자%) 이하이다.
Al 함유층(35)의 두께를, Al 함유층(35)에 포함되는 복수의 AlGaN막의 합계의 두께로 한다. Al 함유층(35)의 두께는, 예를 들어 반도체층(20)의 총 막 두께(두께 t1)의 20% 이상 40% 이하이다. 상기에 있어서 「두께」는, Z축 방향을 따르는 길이이다.
예를 들어 제1 막(31a)의 두께는 약 6.5㎛이다. 예를 들어 제2 막(31b)의 두께는 약 0.05㎛이다. 제3 막(31c)의 두께는 약 2㎛이다. 따라서 제2 막(31b) 및 제3 막(31c)의 합계의 두께는 약 2㎛이다. 예를 들어 장벽막(33a)의 합계의 두께는 약 0.15㎛이다. 예를 들어 제2 반도체막(32)의 두께는 약 0.18㎛이다.
따라서 Al 함유층(35)의 두께(Al 함유층(35)에 포함되는 복수의 AlGaN막의 합계의 두께)는 약 2.3㎛이다. 한편, 반도체층(20)의 총 막 두께(두께 t1)는 약 9㎛이다. 따라서 일례에 있어서, Al 함유층(35)의 두께는 두께 t1의 약 25%이다.
발광층(33)과 웨이퍼(50) 사이에 Al 함유층(35)의 일부(예를 들어 제2 막(31b) 및 제3 막(31c))가 위치한다. 발광층(33)과 웨이퍼(50) 사이에 위치하는 Al 함유층(35)의 일부에 있어서, Al 조성비는, 예를 들어 3% 이상 8% 이하이다. 발광층(33)과 웨이퍼(50) 사이에 위치하는 Al 함유층(35)의 일부는 Alx1Ga1-x1N(0.03≤x1≤0.08)을 포함한다. 발광층(33)과 웨이퍼(50) 사이에 Al 함유층(35)의 전부가 위치해도 된다.
발광층(33)과 웨이퍼(50) 사이에 위치하는 Al 함유층(35)의 일부를 제3 막(31c)으로 간주해도 된다. 이 경우에도, 발광층(33)과 웨이퍼(50) 사이에 위치하는 Al 함유층(35)의 일부에 있어서, Al 조성비는, 예를 들어 3% 이상 8% 이하이다. 발광층(33)과 웨이퍼(50) 사이에 위치하는 Al 함유층(35)의 일부는 Alx1Ga1-x1N(0.03≤x1≤0.08)을 포함한다.
이 경우에도, 발광층(33)과 웨이퍼(50) 사이에 위치하는 Al 함유층(35)의 일부의 두께는 실질적으로 20% 이상 40% 이하이다.
실시 형태에 있어서, 발광층(33)으로부터 방출되는 광의 피크 파장은 330㎚ 이상 400㎚ 이하이다. 일례에 있어서 피크 파장은 약 365㎚이다. 다른 예에 있어서 피크 파장은 약 385㎚이다.
발광층(33)으로부터 방출되는 광의 피크 파장이 330㎚ 이상 400㎚ 이하인 경우에 있어서, Al 함유층(35)의 일부가, Al을 포함하지 않는, 예를 들어 GaN을 포함하는 반도체층인 경우, Al 함유층(35)의 일부에서 발광층(33)으로부터 방출되는 광이 흡수되기 쉽다. Al 함유층(35)의 일부에 있어서 Al의 조성비를 높게 함으로써, 발광층(33)으로부터 방출되는 광에 대한 높은 투과율이 얻어진다.
예를 들어 발광층(33)과 웨이퍼(50) 사이에 위치하는 Al 함유층(35)의 일부는 제3 막(31c)을 포함한다. 제3 막(31c)은, 예를 들어 n측 전극 등이 마련되는 콘택트층으로서 기능한다. 전류의 적절한 확대를 얻기 위하여 제3 막(31c)은 비교적 두껍게 된다(예를 들어 약 2㎛). 이와 같은 경우에 제1 영역(11)과는 상이한 높이의 제2 영역(12)을 마련함으로써, 높은 조성비의 Al을 포함하는 제3 막(31c)을 마련한 경우에 있어서도 크랙(20X)의 신전을 효과적으로 억제할 수 있다.
이하, 반도체층(20)이, Al을 포함하는 질화물 반도체를 포함하는 다른 예를 설명한다.
반도체층(20)은 Al 함유층(35)을 포함한다. Al 함유층(35)은, Al을 포함하는 질화물 반도체를 포함한다.
Al 함유층(35)에 있어서의, Ⅲ족 원소 중에 있어서의 Al의 비율은 50%(원자%) 이상, 바람직하게는 70%(원자%) 이상이다. 예를 들어 Al 함유층(35)은 AlxGa1-xN(0.5≤x≤1)을 포함한다.
Al 함유층(35)의 두께를, Al 함유층(35)에 포함되는 복수의 AlGaN막 및 AlN막의 합계의 두께로 한다. Al 함유층(35)의 두께는, 예를 들어 반도체층(20)의 총 막 두께(두께 t1)의 70% 이상, 바람직하게는 80% 이상이다. 상기에 있어서 「두께」는, Z축 방향을 따르는 길이이다.
실시 형태에 있어서, 발광층(33)으로부터 방출되는 광의 피크 파장은 250㎚ 이상 330㎚ 이하이다. 일례에 있어서 피크 파장은 약 270㎚이다. 다른 예에 있어서 피크 파장은 약 280㎚이다.
실시 형태에 있어서, 제1 영역(11)과 제2 영역(12) 사이의 단차 d1은, 예를 들어 제3 막(31c)의 두께 이상인 것이 바람직하다.
도 7 및 도 8은, 실시 형태에 따른 반도체 장치의 제조 방법에서 사용되는 다른 웨이퍼를 예시하는 모식도이다.
도 7은, 도 8의 Ⅶ-Ⅶ선 단면도이다. 도 8은, 도 7의 화살표 AR2에서 본 평면도이다.
도 7 및 도 8에 도시한 바와 같이, 실시 형태에 따른 다른 웨이퍼(51)에서는, 웨이퍼(51)의 상면(10)은 홈(12T)을 포함한다. 예를 들어 상면(10)은 제1 영역(11), 홈(12T) 및 제3 영역(13)을 포함한다. 제1 영역(11)과 제3 영역(13) 사이에 홈(12T)이 마련된다. 홈(12T)은 제1 영역(11)의 둘레에 마련된다. 홈(12T)은, 예를 들어 제1 영역(11)을 에워싼다. 홈(12T)의 둘레에 제3 영역(13)이 마련된다. 홈부(12T)는 내측 단부(12c)를 갖는다. 내측 단부(12c)는 제1 영역(11)측의 단부이다. 홈부(12T)는 내측 단부(12d)를 갖는다. 내측 단부(12d)는 제2 영역(12)측의 단부이다. 홈부(12T)는, 내측 단부(12c)와 저부 사이의 단차부와, 외측 단부(12d)와 저부 사이의 단차부를 갖는다. 내측 단부(12c)는 제1 영역(11)측의 단부이다. 홈부(12T)는 상면(10) 중, 내측 단부(12c)로부터 외측 단부(12d)까지의 영역이다. 제3 영역(13)에 있어서, 제3 영역(13)의 내측 단부(홈부(12T)의 외측 단부(12d))와 상면(10)의 외측 에지(10E) 사이의 거리를 제3 영역(13)의 폭으로 한다.
홈(12T)의 깊이 dT는, 예를 들어 2㎛ 이상이다. 깊이 dT는, 제1 영역(11)의 상면 Z축 방향에 있어서의 위치와, 홈(12T)의 저부의 Z축 방향에 있어서의 위치 사이의 Z축 방향에 있어서의 거리이다. 홈(12T)의 저부는, X-Y 평면을 따르는 영역을 포함해도 된다. 홈(12T)은, X-Y 평면을 따르는 영역을 포함하지 않아도 된다. 홈(12T)은, 예를 들어 「V자」형이어도 된다. 홈(12T)의 저부의 폭 wT(도 7 참조)는, 예를 들어 10㎛ 이상 100㎛ 이하인 것이 바람직하다.
이와 같은 형상의 상면(10)에 반도체층(20)(도 4 참조)이 형성된다. 이 반도체층(20)은, 예를 들어 Al 함유층(35)을 포함한다. 다른 웨이퍼(51)에 있어서, 반도체층(20)은 상면(10) 중, 주로 제1 영역(11) 및 제3 영역(13)에 에피택셜 성장된다.
웨이퍼(51)에 있어서도, 제2 반도체 영역(22)에 크랙(20X)이 발생한 경우에 있어서도 제2 반도체 영역(22)에 발생한 크랙(20X)이 제1 반도체 영역(21)으로 연장되는 것이 억제된다. 제1 반도체 영역(21)에 있어서의 크랙에 기인하는 불량이 억제된다. 웨이퍼(51)에 있어서도 생산성을 향상시킬 수 있다.
웨이퍼(51)에 있어서도, 제2 영역(12)은, 예를 들어 습식 에칭 등(상기 제1 습식 에칭 및 제2 습식 에칭)에 의하여 형성할 수 있다. 예를 들어 웨이퍼(51)의 상면(10) 중의 제1 영역(11) 및 제3 영역(13)을 피복하고 제2 영역(12)을 노출시키는 마스크를 형성하고, 노출된 부분의 일부를 제1 습식 에칭에 의하여 제거함으로써 제2 영역(12)을 형성할 수 있다.
제3 영역(13)의 폭은, 예를 들어 2.0㎜ 이상 10㎜ 이하인 것이 바람직하다.
제3 영역(13)의 폭이 2.0㎜ 이상임으로써, 반도체층(20) 중의 제1 영역(11) 상의 부분(제1 반도체 영역(21), 도 7 참조)에서는 크랙(20X)이 발생하기 어려워지는 효과가 안정적으로 얻어진다. 그리고 반도체층(20) 중의 제3 영역(13) 상의 영역에 크랙(20X)이 발생하더라도 홈(12T)에 의하여, 발생한 크랙(20X)의 제1 반도체 영역(21)으로의 신전을 효과적으로 억제할 수 있다. 제3 영역(13)의 폭을 10㎜ 이하로 함으로써, 반도체 장치로서 사용되지 않는 제3 영역(13)을 작게 할 수 있다. 유효한 제1 영역(11)의 면적을 크게 할 수 있어 높은 생산성이 얻어진다.
도 9 내지 11은, 실시 형태에 따른 반도체 장치의 제조 방법에서 사용되는 웨이퍼를 예시하는 그래프도이다.
이들 도면은, 단차가 상이한 3종류의 웨이퍼의 상면(10)의 요철의 평가 결과를 나타내고 있다. 이들 도면의 횡축은, X축 방향을 따르는 위치이다. 이들 도면의 종축은 높이를 나타내고 있다.
도 9에 나타내는 예에 있어서는, 단차 d1은 약 3.1㎛이다. 도 10에 나타내는 예에 있어서는, 단차 d1은 약 6.0㎛이다. 도 11에 나타내는 예에 있어서는, 단차 d1은 약 8.8㎛이다. 이들 도면에 나타낸 바와 같이, 제1 영역(11)의 표면 요철 및 제2 영역(12)의 표면 요철은 단차 d1보다도 매우 작다.
이하, 웨이퍼에 관한 실험 결과의 예에 대하여 설명한다. 제1 실험에서는, 단차 d1을 변경한 웨이퍼의 시료가 제작된다. 그들 시료에 있어서의 크랙의 상태가 미분 간섭 현미경으로 평가된다. 단차 d1이 1㎛인 경우에는, 제2 반도체 영역(22)(도 5 참조)의 크랙(20X)이 단차를 넘어 제1 반도체 영역(21)으로 연장되는 것이 관찰되었다. 제2 반도체 영역(22)에 있어서의 크랙(20X)의 수에 대한, 제1 반도체 영역(21)으로 연장된 크랙(20X)의 수의 비는 약 47%이다.
이에 비해 단차 d1이 2㎛인 경우에는, 제2 반도체 영역(22)의 크랙(20X)에서 제1 반도체 영역(21)으로 연장된 것은 관찰되지 않았다. 이와 같이, 단차 d1이 적어도 2㎛ 이상임으로써 크랙의 신전을 확실히 억제할 수 있다.
도 12는, 실시 형태에 따른 반도체 장치의 제조 방법에 관한 시험 결과를 예시하는 그래프도이다.
도 12는, 제2 영역(12)(단차가 상이한 영역)의 폭 w12(도 2 참조)를 변화시켜 제조하였을 때의 반도체 장치(LED)의 특성의 시험 결과를 예시하고 있다. 도 12의 횡축은 폭 w12(㎜)이다. 종축은, 반도체 장치의 시험에 있어서의 개선율 Y1이다. 시험에서는, 웨이퍼 전체에 대하여 레이저 광을 조사한 상태의 화상을 취득함으로써, 크랙이 발생하고 있지 않는 영역의 면적 CR을 산출하며, 웨이퍼 전체의 면적 WR에 대한, 크랙이 발생하고 있지 않는 영역의 면적 CR의 비(CR/WR)가 합격율로 된다. 폭 w12이 0㎜일 때의 합격율 YB와, 폭 w12가 0㎜가 아닐 때의 합격율 YA의 차(YA-YB)가, 개선율 Y1로 된다. 이 예는, 단차 d1(도 2 참조)이 6㎛일 때의 결과이다. 예를 들어 크랙(20X)이 제1 반도체 영역(21)으로 연장되면, 반도체 장치의 발광 특성이 열화되어 개선율 Y1이 낮아진다.
도 12에 나타낸 바와 같이, 폭 w12가 1.5㎜ 이하인 범위에서는, 폭 w12가 커지면 개선율 Y1이 상승하는 경향이 있다. 폭 w12가 2.0㎜ 이상에 있어서, 개선율 Y1의 상승은 포화된다. 폭 w12를 2.0㎜ 이상으로 함으로써, 안정된 높은 개선율 Y1이 얻어진다.
(제2 실시 형태)
본 실시 형태는 웨이퍼(예를 들어 상기 웨이퍼(50) 또는 웨이퍼(51) 등)에 관한 것이다. 이하, 웨이퍼(50)(도 2 및 도 3 참조)에 대하여 설명한다. 실시 형태에 따른 웨이퍼(50)는 상면(10)을 갖는다. 상면(10)은 제1 영역(11) 및 제2 영역(12)을 포함한다. 제2 영역(12)은 제1 영역(11)의 둘레에 마련된다. 제2 영역(12)은 제1 영역(11)보다도 2㎛ 이상 높거나 또는 낮은 위치에 마련된다.
실시 형태에 있어서, 제2 영역(12)은 제1 영역(11)보다도 낮은 위치에 위치한다. 예를 들어 제1 영역(11) 및 제2 영역(12)은 실질적으로 서로 평행이다(도 2 참조). 예를 들어 웨이퍼(50)는 사파이어를 포함한다. 본 실시 형태에 있어서, 홈(12T)(도 7 및 도 8 참조)이 마련되어도 된다. 홈(12T)의 폭 dT는, 예를 들어 10㎛ 이상 100㎛ 이하이다.
본 실시 형태에 의하면, 생산성을 향상시킬 수 있는 웨이퍼를 제공할 수 있다.
(제3 실시 형태)
제3 실시 형태는 반도체 장치에 관한 것이다. 이하에서는, 도 6에 도시한 반도체 장치(110)의 예에 대하여 설명한다.
도 6에 도시한 바와 같이, 반도체 장치(110)는, 예를 들어 웨이퍼(50)와, 웨이퍼(50)의 상면(10)에 마련된 반도체층(20)을 포함한다. 웨이퍼(50)는, 제2 실시 형태에 관하여 설명한 웨이퍼(및 그 변형)를 포함한다. 반도체 장치(110)에 의하면 높은 생산성이 얻어진다. 반도체 장치(110)는, 웨이퍼(50)의 상면에 반도체층(20)이 마련된 형태가 포함된다. 반도체 장치(110)는, 반도체층(20)이 마련된 웨이퍼(50)가 개편화된 상태를 포함한다.
도 6에 도시한 바와 같이, 반도체층(20)은 Al 함유층(35)을 포함한다. Al 함유층(35)에 있어서의, Ⅲ족 원소 중에 있어서의 Al의 비율은 3%(3원자%) 이상 15%(15원자%) 이하이다. 이 비율은 3%(3원자%) 이상 8%(8원자%) 이하여도 된다. Al 함유층(35)은, 예를 들어 AlzGa1-zN(0.03≤z≤0.15)을 포함한다. Al 함유층(35)은, 예를 들어 AlzGa1-zN(0.03≤z≤0.08)이어도 된다. Al 함유층(35)의 두께(합계의 두께)는, 예를 들어 반도체층(20)의 총 막 두께(두께 t1)의 20% 이상 40% 이하이다.
반도체층(20)(반도체 장치(110))에 있어서 발광층(33)이 마련되어도 된다. 발광층(33)으로부터 출사되는 광의 피크 파장은 330㎚ 이상 400㎚ 이하이다. 발광층(33)과 웨이퍼(50) 사이에 Al 함유층(35)의 일부(예를 들어 제3 막(31c) 등)가 위치해도 된다. Al 함유층(35)의 상기 일부는 제3 막(31c)이어도 된다.
실시 형태에 따른 반도체 장치(110)는, 예를 들어 트랜지스터(HEMT: High Electron Mobility Transistor 등)를 포함해도 된다. 예를 들어 HEMT에 있어서, 웨이퍼(50)에, Al을 포함하는 질화물 반도체층(반도체층(20))이 마련된다. 이 경우에도 높은 생산성이 얻어진다.
실시 형태는 이하의 구성을 포함해도 된다.
(구성 1)
상면을 갖고, 사파이어를 포함하는 웨이퍼를 준비하는 공정이며, 상기 상면은, 제1 영역과, 상기 제1 영역을 에워싸고 마련된 제2 영역을 포함하고, 상기 제2 영역은 상기 제1 영역보다도 2㎛ 이상 높거나 또는 낮은 위치에 마련된 상기 웨이퍼를 준비하는 공정과,
AlzGa1-zN(0.03≤z≤0.15)을 포함하는 Al 함유층을 포함하는 반도체층을 상기 상면에 형성하는 공정
을 구비한, 반도체 장치의 제조 방법.
(구성 2)
상기 제2 영역은 상기 상면의 외측 에지에 도달해 있는, 구성 1에 기재된 반도체 장치의 제조 방법.
(구성 3)
상기 제2 영역은 상기 제1 영역보다도 낮은 위치에 위치하는, 구성 1 또는 2에 기재된 반도체 장치의 제조 방법.
(구성 4)
상기 제1 영역 및 제2 영역은 서로 평행인, 구성 1 내지 3 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(구성 5)
상기 제2 영역의 내측 단부와 상기 상면의 외측 에지와의 거리는 2.0㎜ 이상 10㎜ 이하인, 구성 1 내지 4 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(구성 6)
상면을 갖고, 사파이어를 포함하는 웨이퍼를 준비하는 공정이며, 상기 상면은, 제1 영역과, 상기 제1 영역의 둘레에 마련된 제3 영역과, 상기 제1 영역과 상기 제3 영역 사이에 상기 제1 영역을 에워싸고 마련된 홈을 포함하고, 상기 홈의 깊이는 2㎛ 이상인 상기 웨이퍼를 준비하는 공정과,
AlzGa1-zN(0.03≤z≤0.15)을 포함하는 Al 함유층을 포함하는 반도체층을 상기 상면에 형성하는 공정
을 구비한, 반도체 장치의 제조 방법.
(구성 7)
상기 제3 영역의 내측 단부와 상기 상면의 외측 에지와의 거리의 폭은 2.0㎜ 이상 10㎜ 이하인, 구성 6에 기재된 반도체 장치의 제조 방법.
(구성 8)
상기 Al 함유층의 두께는 상기 반도체층의 두께의 20% 이상 40% 이하인, 구성 6 또는 7에 기재된 반도체 장치의 제조 방법.
(구성 9)
상기 반도체층은 복수의 상기 Al 함유층을 포함하고,
상기 복수의 Al 함유층의 각각의 두께의 합은 상기 반도체층의 두께의 20% 이상 40% 이하인, 구성 6 또는 7에 기재된 반도체 장치의 제조 방법.
(구성 10))
상기 반도체층은, 피크 파장이 330㎚ 이상 400㎚ 이하인 광을 발하는 발광층을 더 포함하고,
상기 발광층과 상기 웨이퍼 사이에 상기 복수의 Al 함유층의 일부 또는 전부가 위치하는, 구성 6 내지 9 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(구성 11))
상면을 갖고, 사파이어를 포함하는 웨이퍼이며, 상기 상면은, 제1 영역과, 상기 제1 영역을 에워싸고 마련된 제2 영역을 포함하고, 상기 제2 영역은 상기 제1 영역보다도 2㎛ 이상 높거나 또는 낮은 위치에 마련된 웨이퍼와,
상기 상면에 마련된 AlzGa1-zN(0.03≤z≤0.15)을 포함하는 Al 함유층을 포함하는 반도체층
을 구비한, 반도체 장치.
(구성 12)
상기 제2 영역은 상기 상면의 외측 에지에 도달해 있는, 구성 11에 기재된 반도체 장치.
(구성 13)
상기 제2 영역은 상기 제1 영역보다도 낮은 위치에 위치하는, 구성 11 또는 12에 기재된 반도체 장치.
(구성 14)
상기 제1 영역 및 제2 영역은 서로 평행인, 구성 11 내지 13 중 어느 하나에 기재된 반도체 장치.
(구성 15)
상기 제2 영역의 내측 단부와 상기 상면의 외측 에지와의 거리는 2.0㎜ 이상 10㎜ 이하인, 구성 11 내지 14 중 어느 하나에 기재된 반도체 장치.
(구성 16)
상면을 갖고, 사파이어를 포함하는 웨이퍼이며, 상기 상면은, 제1 영역과, 상기 제1 영역의 둘레에 마련된 제3 영역과, 상기 제1 영역과 상기 제3 영역 사이에 상기 제1 영역을 에워싸고 마련된 홈을 포함하고, 상기 홈의 깊이는 2㎛ 이상인 웨이퍼와,
상기 상면에 마련된 AlzGa1-zN(0.03≤z≤0.15)을 포함하는 Al 함유층을 포함하는 반도체층
을 구비한, 반도체 장치.
(구성 17)
상기 제3 영역의 내측 단부와 상기 상면의 외측 에지와의 거리의 폭은 2.0㎜ 이상 10㎜ 이하인, 구성 16에 기재된 반도체 장치.
(구성 18)
상기 Al 함유층의 두께는 상기 반도체층의 두께의 20% 이상 40% 이하인, 구성 16 또는 17에 기재된 반도체 장치.
(구성 19)
상기 반도체층은 복수의 상기 Al 함유층을 포함하고,
상기 복수의 Al 함유층의 각각의 두께의 합은 상기 반도체층의 두께의 20% 이상 40% 이하인, 구성 16 또는 17에 기재된 반도체 장치.
(구성 20)
상기 반도체층은, 피크 파장이 330㎚ 이상 400㎚ 이하인 광을 발하는 발광층을 더 포함하고,
상기 발광층과 상기 웨이퍼 사이에 상기 복수 Al 함유층의 일부 또는 전부가 위치하는, 구성 16 내지 19 중 어느 하나에 기재된 반도체 장치.
실시 형태에 의하면, 생산성을 향상시킬 수 있는 반도체 장치의 제조 방법 및 반도체 장치를 제공할 수 있다.
또한 본원 명세서에 있어서 「수직」 및 「평행」은, 엄밀한 수직 및 엄밀한 평행뿐 아니라, 예를 들어 제조 공정에 있어서의 변동 등을 포함하는 것이며, 실질적으로 수직 및 실질적으로 평행이면 된다.
이상, 구체예를 참조하면서 본 발명의 실시 형태에 대하여 설명하였다. 그러나 본 발명은 이들 구체예에 한정되는 것은 아니다. 예를 들어 반도체 장치의 제조 방법에서 사용되는 웨이퍼, 기판, 반도체 구조 및 레이저 등의 각각의 구체적인 구성에 대해서는, 당업자가 공지된 범위로부터 적절히 선택함으로써 본 발명을 마찬가지로 실시하여 마찬가지의 효과를 얻을 수 있는 한 본 발명의 범위에 포함된다.
또한 각 구체예 중 어느 2개 이상의 요소를 기술적으로 가능한 범위에서 조합한 것도, 본 발명의 요지를 포함하는 한 본 발명의 범위에 포함된다.
그 외에, 본 발명의 실시 형태로서 전술한 반도체 장치의 제조 방법, 웨이퍼 및 반도체 장치를 기초로 하여 당업자가 적절히 설계 변경하여 실시할 수 있는 모든 반도체 장치의 제조 방법, 웨이퍼 및 반도체 장치도, 본 발명의 요지를 포함하는 한 본 발명의 범위에 속한다.
그 외에, 본 발명의 사상의 범주에 있어서, 당업자이면 각종 변경예 및 수정예에 상도할 수 있는 것이며, 그들 변경예 및 수정예에 대해서도 본 발명의 범위에 속하는 것으로 해석된다.
10: 상면
10B: 하면
10E: 외측 에지
11: 제1 영역
12: 제2 영역
12S: 단차부
12a: 내측 단부
12b: 외측 단부
12c: 내측 단부
12d: 외측 단부
12T: 홈
13: 제3 영역
15: 베벨부
16: 외측 단부
17: 오리엔테이션 플랫
20: 반도체층
20X: 크랙
21 내지 23: 제1 내지 제3 반도체 영역
31: 제1 반도체막
31a: 제1 막
31b: 제2 막
31c: 제3 막
32: 제2 반도체막
33: 발광층
33a: 장벽막
33b: 웰막
35: Al 함유층
50, 51: 웨이퍼
50c: 중심
110: 반도체 장치
AR1, AR2: 화살표
d1: 단차
dT: 깊이
t1, t2: 두께
w11, w12, wT: 폭

Claims (20)

  1. 상면을 갖고, 사파이어를 포함하는 웨이퍼를 준비하는 공정이며, 상기 상면은, 제1 영역과, 상기 제1 영역을 에워싸고 마련된 제2 영역을 포함하고, 상기 제2 영역은 상기 제1 영역보다도 2㎛ 이상 높거나 또는 낮은 위치에 마련된 상기 웨이퍼를 준비하는 공정과,
    AlzGa1-zN(0.03≤z≤0.15)을 포함하는 Al 함유층을 포함하는 반도체층을 상기 상면에 형성하는 공정
    을 구비한, 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 영역은 상기 상면의 외측 에지에 도달해 있는, 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 영역은 상기 제1 영역보다도 낮은 위치에 위치하는, 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 영역 및 제2 영역은 서로 평행인, 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 제2 영역의 내측 단부와 상기 상면의 외측 에지와의 거리는 2.0㎜ 이상 10㎜ 이하인, 반도체 장치의 제조 방법.
  6. 상면을 갖고, 사파이어를 포함하는 웨이퍼를 준비하는 공정이며, 상기 상면은, 제1 영역과, 상기 제1 영역의 둘레에 마련된 제3 영역과, 상기 제1 영역과 상기 제3 영역 사이에 상기 제1 영역을 에워싸고 마련된 홈을 포함하고, 상기 홈의 깊이는 2㎛ 이상인 상기 웨이퍼를 준비하는 공정과,
    AlzGa1-zN(0.03≤z≤0.15)을 포함하는 Al 함유층을 포함하는 반도체층을 상기 상면에 형성하는 공정
    을 구비한, 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제3 영역의 내측 단부와 상기 상면의 외측 에지와의 거리의 폭은 2.0㎜ 이상 10㎜ 이하인, 반도체 장치의 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 Al 함유층의 두께는 상기 반도체층의 두께의 20% 이상 40% 이하인, 반도체 장치의 제조 방법.
  9. 제6항 또는 제7항에 있어서,
    상기 반도체층은 복수의 상기 Al 함유층을 포함하고,
    상기 복수의 Al 함유층의 각각의 두께의 합은 상기 반도체층의 두께의 20% 이상 40% 이하인, 반도체 장치의 제조 방법.
  10. 제6항 또는 제7항에 있어서,
    상기 반도체층은, 피크 파장이 330㎚ 이상 400㎚ 이하인 광을 발하는 발광층을 더 포함하고,
    상기 발광층과 상기 웨이퍼 사이에 상기 복수의 Al 함유층의 일부 또는 전부가 위치하는, 반도체 장치의 제조 방법.
  11. 상면을 갖고, 사파이어를 포함하는 웨이퍼이며, 상기 상면은, 제1 영역과, 상기 제1 영역을 에워싸고 마련된 제2 영역을 포함하고, 상기 제2 영역은 상기 제1 영역보다도 2㎛ 이상 높거나 또는 낮은 위치에 마련된 웨이퍼와,
    상기 상면에 마련된 AlzGa1-zN(0.03≤z≤0.15)을 포함하는 Al 함유층을 포함하는 반도체층
    을 구비한, 반도체 장치.
  12. 제11항에 있어서,
    상기 제2 영역은 상기 상면의 외측 에지에 도달해 있는, 반도체 장치.
  13. 제11항 또는 제12항에 있어서,
    상기 제2 영역은 상기 제1 영역보다도 낮은 위치에 위치하는, 반도체 장치.
  14. 제11항 또는 제12항에 있어서,
    상기 제1 영역 및 제2 영역은 서로 평행인, 반도체 장치.
  15. 제11항 또는 제12항에 있어서,
    상기 제2 영역의 내측 단부와 상기 상면의 외측 에지와의 거리는 2.0㎜ 이상 10㎜ 이하인, 반도체 장치.
  16. 상면을 갖고, 사파이어를 포함하는 웨이퍼이며, 상기 상면은, 제1 영역과, 상기 제1 영역의 둘레에 마련된 제3 영역과, 상기 제1 영역과 상기 제3 영역 사이에 상기 제1 영역을 에워싸고 마련된 홈을 포함하고, 상기 홈의 깊이는 2㎛ 이상인 웨이퍼와,
    상기 상면에 마련된 AlzGa1-zN(0.03≤z≤0.15)을 포함하는 Al 함유층을 포함하는 반도체층
    을 구비한, 반도체 장치.
  17. 제16항에 있어서,
    상기 제3 영역의 내측 단부와 상기 상면의 외측 에지와의 거리의 폭은 2.0㎜ 이상 10㎜ 이하인, 반도체 장치.
  18. 제16항 또는 제17항에 있어서,
    상기 Al 함유층의 두께는 상기 반도체층의 두께의 20% 이상 40% 이하인, 반도체 장치.
  19. 제16항 또는 제17항에 있어서,
    상기 반도체층은 복수의 상기 Al 함유층을 포함하고,
    상기 복수의 Al 함유층의 각각의 두께의 합은 상기 반도체층의 두께의 20% 이상 40% 이하인, 반도체 장치.
  20. 제16항 또는 제17항에 있어서,
    상기 반도체층은, 피크 파장이 330㎚ 이상 400㎚ 이하인 광을 발하는 발광층을 더 포함하고,
    상기 발광층과 상기 웨이퍼 사이에 상기 복수 Al 함유층의 일부 또는 전부가 위치하는, 반도체 장치.
KR1020190027431A 2018-03-26 2019-03-11 반도체 장치의 제조 방법 및 반도체 장치 KR20190112647A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2018-058967 2018-03-26
JP2018058967 2018-03-26
JPJP-P-2018-178761 2018-09-25
JP2018178761A JP2019176124A (ja) 2018-03-26 2018-09-25 半導体装置の製造方法、及び、半導体装置

Publications (1)

Publication Number Publication Date
KR20190112647A true KR20190112647A (ko) 2019-10-07

Family

ID=68167254

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190027431A KR20190112647A (ko) 2018-03-26 2019-03-11 반도체 장치의 제조 방법 및 반도체 장치

Country Status (3)

Country Link
JP (1) JP2019176124A (ko)
KR (1) KR20190112647A (ko)
CN (1) CN110364414A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022059244A1 (ja) * 2020-09-17 2022-03-24 日本碍子株式会社 Ｉｉｉ族元素窒化物半導体基板
JP6978641B1 (ja) * 2020-09-17 2021-12-08 日本碍子株式会社 Ｉｉｉ族元素窒化物半導体基板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011161975A1 (ja) 2010-06-25 2011-12-29 Ｄｏｗａエレクトロニクス株式会社 エピタキシャル成長基板及び半導体装置、エピタキシャル成長方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4915282B2 (ja) * 2007-05-28 2012-04-11 三菱化学株式会社 Ｉｉｉ族窒化物半導体成長用の下地基板およびｉｉｉ族窒化物半導体の成長方法
JP4927121B2 (ja) * 2009-05-29 2012-05-09 シャープ株式会社 窒化物半導体ウェハ、窒化物半導体素子および窒化物半導体素子の製造方法
WO2012018116A1 (ja) * 2010-08-06 2012-02-09 日亜化学工業株式会社 サファイア基板と半導体発光素子
JP6079628B2 (ja) * 2011-07-26 2017-02-15 日亜化学工業株式会社 窒化物半導体発光素子
KR20130062736A (ko) * 2011-12-05 2013-06-13 삼성전자주식회사 실리콘 기판, 이를 채용한 에피 구조체 및 실리콘 기판의 제조 방법
JP5521068B1 (ja) * 2013-01-30 2014-06-11 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体発光素子
JP6248786B2 (ja) * 2014-04-25 2017-12-20 日亜化学工業株式会社 窒化物半導体素子およびその製造方法
CN207134376U (zh) * 2017-08-10 2018-03-23 厦门三安光电有限公司 外延生长衬底及发光二极管

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011161975A1 (ja) 2010-06-25 2011-12-29 Ｄｏｗａエレクトロニクス株式会社 エピタキシャル成長基板及び半導体装置、エピタキシャル成長方法

Also Published As

Publication number Publication date
CN110364414A (zh) 2019-10-22
JP2019176124A (ja) 2019-10-10

Similar Documents

Publication Publication Date Title
JP5552627B2 (ja) エピタキシャル成長用内部改質基板及びそれを用いて作製される結晶成膜体、デバイス、バルク基板及びそれらの製造方法
KR20100057756A (ko) ＧａＮ 에피택셜 기판, 반도체 디바이스, ＧａＮ 에피택셜 기판 및 반도체 디바이스의 제조 방법
US20120007143A1 (en) Substrate structure and method of manufacturing the same
US9543476B2 (en) UV light emitting diode and method of fabricating the same
EP2492953A2 (en) Nitride based light emitting device using patterned lattice buffer layer and method of manufacturing the same
KR20190112647A (ko) 반도체 장치의 제조 방법 및 반도체 장치
JP6269368B2 (ja) 窒化ガリウム基板
WO2020092722A9 (en) Method of obtaining a smooth surface with epitaxial lateral overgrowth
US10074533B1 (en) Structure of epitaxial wafer and method of fabricating the same
JP5646545B2 (ja) 半導体発光素子及びその製造方法
US11101404B2 (en) Method for manufacturing semiconductor device and semiconductor device
JP2009164345A (ja) 半導体デバイスの製造方法
KR101923671B1 (ko) 에피층과 성장 기판 분리 방법 및 이를 이용한 반도체 소자
KR101209487B1 (ko) 반도체 발광소자 및 그 제조방법
JP5723341B2 (ja) 半導体装置の製造方法
TW201933625A (zh) 發光元件及其製造方法
JP6963195B2 (ja) 半導体素子の製造方法
US11626301B2 (en) Method for manufacturing semiconductor element
US8564134B2 (en) Semiconductor substrate, semiconductor device, and manufacturing methods thereof
JP6493511B2 (ja) 窒化ガリウム基板
KR20100020936A (ko) 파티션화된 기판 상에 제작되는 반도체 소자용 고품질 경계부 형성 방법
KR20100061062A (ko) 질화물 단결정 박막의 성장 방법 및 이를 이용한 질화물 반도체 발광소자의 제조 방법
KR20220030366A (ko) 질화물 박막 및 그 제조방법
JP5951732B2 (ja) 半導体発光素子
JP2013239580A (ja) 半導体ウェハーの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application