JP2019176124A - 半導体装置の製造方法、及び、半導体装置 - Google Patents

半導体装置の製造方法、及び、半導体装置 Download PDF

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Abstract

【課題】生産性を向上できる半導体装置の製造方法、及び、半導体装置を提供する。【解決手段】半導体装置の製造方法は、上面を有し、サファイアからなるウェーハ５０を準備する工程であって、上面は、第１領域１１と、第１領域を囲んで設けられた第２領域１２と、を含み、第２領域は、第１領域よりも２μｍ以上高い又は低い位置に設けられた、ウェーハを準備する工程と、ＡｌｚＧａ１−ｚＮ（０．０３≦ｚ≦０．１５）からなるＡｌ含有層を含む半導体層を上面に形成する工程と、を含む。【選択図】図２

Description

本発明は、半導体装置の製造方法、及び、半導体装置に関する。
発光素子などの半導体装置において、例えば、サファイア基板などウェーハの上に、半導体層が成長される。半導体層にクラックが生じ、歩留まりを低下させる場合がある。生産性の向上が求められる。
国際公開第２０１１／１６１９７５号
本発明は、生産性を向上できる半導体装置の製造方法、及び、半導体装置を提供する。
本発明の一態様によれば、半導体装置の製造方法は、上面を有し、サファイアからなるウェーハを準備する工程であって、前記上面は、第１領域と、前記第１領域を囲んで設けられた第２領域と、を含み、前記第２領域は、前記第１領域よりも２μｍ以上高い又は低い位置に設けられた、前記ウェーハを準備する工程と、ＡｌｚＧａ１−ｚＮ（０．０３≦ｚ≦０．１５）からなるＡｌ含有層を含む半導体層を前記上面に形成する工程と、を含む。
本発明の別の一態様によれば、半導体装置の製造方法は、上面を有し、サファイアからなるウェーハを準備する工程であって、前記上面は、第１領域と、前記第１領域の周りに設けられた第３領域と、前記第１領域と前記第３領域との間に前記第１領域を囲んで設けられた溝と、を含み、前記溝の深さは、２μｍ以上である、前記ウェーハを準備する工程と、ＡｌｚＧａ１−ｚＮ（０．０３≦ｚ≦０．１５）からなるＡｌ含有層を含む半導体層を前記上面に形成する工程と、を含む。
本発明の別の一態様によれば、半導体装置は、上面を有し、サファイアからなるウェーハであって、前記上面は、第１領域と、前記第１領域を囲んで設けられた第２領域と、を含み、前記第２領域は、前記第１領域よりも２μｍ以上高い又は低い位置に設けられた、ウェーハと、前記上面に設けられたＡｌｚＧａ１−ｚＮ（０．０３≦ｚ≦０．１５）からなるＡｌ含有層を含む半導体層と、を含む。
本発明の別の一態様によれば、半導体装置は、上面を有し、サファイアからなるウェーハであって、前記上面は、第１領域と、前記第１領域の周りに設けられた第３領域と、前記第１領域と前記第３領域との間に前記第１領域を囲んで設けられた溝と、を含み、前記溝の深さは、２μｍ以上である、ウェーハと、前記上面に設けられたＡｌｚＧａ１−ｚＮ（０．０３≦ｚ≦０．１５）であるＡｌ含有層を含む半導体層と、を含む。
本発明の一態様によれば、生産性を向上できる半導体装置の製造方法、及び、半導体装置が提供される。
実施形態に係る半導体装置の製造方法を例示するフローチャートである。 実施形態に係る半導体装置の製造方法で用いられるウェーハを例示する模式的断面図である。 実施形態に係る半導体装置の製造方法で用いられるウェーハを例示する模式的断面図である。 実施形態に係る半導体装置の製造方法の一部を例示する模式的断面図である。 実施形態に係る半導体装置の製造方法の一部を例示する模式的断面図である。 実施形態に係る半導体装置を例示する模式的断面図である。 実施形態に係る半導体装置の製造方法で用いられる別のウェーハを例示する模式図である。 実施形態に係る半導体装置の製造方法で用いられる別のウェーハを例示する模式図である。 実施形態に係る半導体装置の製造方法で用いられるウェーハを例示するグラフ図である。 実施形態に係る半導体装置の製造方法で用いられるウェーハを例示するグラフ図である。 実施形態に係る半導体装置の製造方法で用いられるウェーハを例示するグラフ図である。 実施形態に係る半導体装置の製造方法に関する試験結果を例示するグラフ図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、実施形態に係る半導体装置の製造方法を例示するフローチャートである。
図１に示すように、実施形態に係る半導体装置の製造方法は、ウェーハを準備する工程（ステップＳ１１０）及び半導体層を形成する工程（ステップＳ１２０）を含む。以下、ウェーハの例について説明する。
図２及び図３は、実施形態に係る半導体装置の製造方法で用いられるウェーハを例示する模式的断面図である。
図２は、図３のＩＩ−ＩＩ線断面図である。図３は、図２の矢印ＡＲ１から見た平面図である。
図２に示すように、ウェーハ５０は、上面１０（例えば第１面）と、下面１０Ｂ（例えば第２面）と、を有する。例えば、上面１０に対して垂直な方向を、Ｚ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。上面１０及び下面１０Ｂは、Ｘ−Ｙ平面に沿う。
ウェーハ５０は、半導体層を成長させるための基板として機能する。ウェーハ５０は、例えば、サファイア基板である。ウェーハ５０は、例えば、サファイアからなる。１つの例において、上面１０は、実質的に、サファイアのｃ面に沿っている。「上面１０が、実質的に、サファイアのｃ面に沿っている」とき、例えば、上面１０とサファイアのｃ面との間の角度は、５度以下である。上面１０が、ｃ面に対して傾斜しても良い。
ウェーハ５０の外端１６は、ウェーハ５０のなかで、最も外側に位置する領域である。ウェーハ５０の外端１６は、例えば、Ｘ−Ｙ平面と交差する。ウェーハ５０において、外端１６の近傍にベベル部１５が設けられている。ベベル部１５の表面は、Ｘ−Ｙ平面（例えば第１領域１１）に対して傾斜している。ベベル部１５の厚さ（Ｚ軸方向に沿う長さ）は、外端１６から内側へ向かう方向において増大する。
実施形態において、上面１０は、ベベル部１５を除いた部分とする。例えば、Ｘ−Ｙ平面において、上面１０の周りに、ベベル部１５が設けられる。
図３に示すように、ウェーハ５０の外端１６は、例えば、略円形である。ウェーハ５０の一部にオリエンテーションフラット１７が設けられている。図３に示すように、外端１６の内側に環状のベベル部１５が設けられる。その内側に、上面１０が設けられる。上面１０の外縁１０Ｅは、ベベル部１５と連続して設けられる。外縁１０Ｅは、例えば、オリエンテーションフラット１７に対応する部分を除いて、略円形である。
図２及び図３に示すように、上面１０は、第１領域１１及び第２領域１２を含む。第１領域１１は、ウェーハ５０の中心５０ｃ（図３参照）を含む。第１領域１１は、ウェーハ５０の内側に位置する内側領域である。
図３に示すように、第２領域１２は、第１領域１１の周りに設けられる。例えば、第２領域１２は、第１領域１１を囲むように設けられる。第２領域１２は、外周領域である。
図２に示すように、例えば、第１領域１１及び第２領域１２は、互いに実質的に平行である。例えば、第１領域１１及び第２領域１２は、Ｘ−Ｙ平面に沿う。「第１領域１１及び第２領域１２が互いに実質的に平行である」とき、例えば、第１領域１１を含む平面と、第２領域１２と、の間の角度の絶対値は、５度以下である。
第２領域１２は、第１領域１１よりも高い又は第１領域１１よりも低い位置に設けられる。図２に示す例においては、第２領域１２は、第１領域１１を規準にして、低い位置に設けられている。例えば、下面１０Ｂを含む平面と、第１領域１１と、の間のＺ軸方向に沿う距離（第１距離）は、下面１０Ｂを含む平面と、第２領域１２と、の間のＺ軸方向に沿う距離（第２距離）よりも短い。
第１領域１１の高さ（Ｚ軸方向における位置）と、第２領域１２の高さ（Ｚ軸方向における位置）と、の差（段差ｄ１）は、２μｍ以上である。段差ｄ１は、Ｚ軸方向に沿う長さである。段差ｄ１は、第１領域１１を含む平面と、第２領域１２と、のＺ軸方向に沿った距離に対応する。第１距離と第２距離との差が、段差ｄ１に対応する。
この例では、第１領域１１と第２領域１２との間に、段差部１２Ｓが設けられている。段差部１２Ｓの高さ（または深さ）が、段差ｄ１に対応する。１つの例において、上面１０は、第１領域１１、第２領域１２、及び段差部１２Ｓを含む。
第２領域１２は、内側端部１２ａを有する。内側端部１２ａは、第１領域１１側の端である。この例では、第２領域１２の外側端部１２ｂは、上面１０の外縁１０Ｅと同じ部分に位置する。第２領域１２において、内側端部１２ａと外縁１０Ｅとの間の距離を第２領域１２の幅ｗ１２とする。幅ｗ１２は、ウェーハ５０の中心５０ｃ（図３参照）を通る直線に沿った、内側端部１２ａと外縁１０Ｅとの間の距離に対応する。ウェーハ５０の中心５０ｃは、ウェーハ５０の上面視形状を円形状と仮想としたときの、ウェーハ５０の中心である。
第１領域１１の幅ｗ１１は、ウェーハ５０の中心５０ｃを通る直線に沿った第１領域１１の長さに対応する。幅ｗ１２は、幅ｗ１１よりも小さい。幅ｗ１２は、例えば、２．０ｍｍ以上１０ｍｍ以下である、幅ｗ１１は、例えば、５ｍｍ以上３００ｍｍ以下である。
上記のような第２領域１２は、例えば、元となるウェーハの上面にマスクを形成し、ウェーハの上面の、マスクに覆われていない部分の一部を第１ウエットエッチングにより除去することにより形成できる。マスクは、上記の元となるウェーハの上面のうちの第１領域１１となる部分を被覆し、第２領域１２となる部分を露出させる。さらに、第１ウエットエッチングの後に第２ウエットエッチングを行っても良い。第２ウエットエッチングにおいては、第１ウエットエッチングの際に形成したマスクを除去しウェーハ５０の表面を処理する。これにより得られる第１領域１１の表面、及び、第２領域１２の表面（底面）において、マスクの残渣などが除去される。これらの表面が、より平坦になる。第２ウエットエッチングにおけるウェーハに対するエッチングレートは、第１ウエットエッチングにおけるウェーハに対するエッチングレートよりも低い。マスクには、例えば、ＳｉＯ２からなる材料が用いられる。
このような第１領域１１及び第２領域１２を有するウェーハ５０の上面１０に半導体層２０が形成される（ステップＳ１２０（図１参照））。以下、半導体層２０の形成の例について説明する。
図４及び図５は、実施形態に係る半導体装置の製造方法の一部を例示する模式的断面図である。
図５は、図４の一部を拡大して示している。
図４及び図５に示すように、ウェーハ５０の上面１０に、半導体層２０が形成される。半導体層２０の形成は、ＭＯＣＶＤ（metal organic chemical vapor deposition）などにより行われる。半導体層２０となる結晶が、エピタキシャル成長される。
半導体層２０は、第１半導体領域２１及び第２半導体領域２２を含む。第１半導体領域２１は、上面１０の第１領域１１に設けられる。第２半導体領域２２は、上面１０の第２領域１２に設けられる。
図５に示すように、第１領域１１と第２領域１２と間において、段差（高さの違い）が設けられている。このため、第１半導体領域２１と第２半導体領域２２とは、不連続である。このため、第２半導体領域２２にクラック２０Ｘが生じた場合においても、第２半導体領域２２に生じたクラック２０Ｘが、第１半導体領域２１に延びることが抑制される。その結果、半導体層２０のうちの第１半導体領域２１におけるクラックに起因する不良が抑制される。実施形態によれば、生産性を向上できる。図５においては、クラック２０Ｘは半導体層２０の厚さ方向に延びる。実施形態において、クラック２０Ｘの延びる方向は、任意である。例えば、半導体層２０に生じるクラック２０Ｘが、図４に示すＸ軸方向に延びる場合もある。
ウェーハ５０の上面１０において、第２領域１２が設けられない第１参考例がある。第１参考例では、上面１０は、１つの高さだけを有する。この場合、半導体層２０のうちで、ベベル部１５の近傍領域にクラック２０Ｘが生じると、そのクラック２０Ｘを起点としたクラックが内側領域に伸展し易いことが分かった。第１参考例においてクラック２０Ｘがベベル部１５の近傍領域から内側領域へ伸展し易いのは、ベベル部１５の近傍領域と、内側領域と、で半導体層２０が、連続的であるためと考えられる。
これに対して、実施形態においては、第１領域１１と第２領域１２と間の段差（高さの違い）により、それらの領域上に結晶成長した第１半導体領域２１と第２半導体領域２２とが、不連続になる。このため、第２半導体領域２２にクラック２０Ｘが生じた場合においても、第１半導体領域２１へのクラック２０Ｘの伸展が抑制される。
例えば、半導体層２０の形成後の検査において、実施形態における不良率は、上記の第１参考例における不良率の０．４倍以下にできることが分かった。
図４及び図５に示すように、この例では、ウェーハ５０の段差部１２Ｓに、第３半導体領域２３が形成されている。例えば、上面１０がサファイアのｃ面に沿っている場合、第１領域１１及び第２領域１２の面方位は、互いに実質的に同じサファイアのｃ面である。これに対して、段差部１２Ｓの表面の面方位は、第１領域１１及び第２領域１２の面方位とは異なる。このため、第３半導体領域２３においては、半導体層２０が実質的にエピタキシャル成長しないと考えられる。上面１０のうち、主に第１領域１１及び第２領域１２において、半導体層２０がエピタキシャル成長される。第３半導体領域２３が形成される場合は、第１半導体領域２１と第２半導体領域２２との間の不連続性が、より高まる。このため、第２半導体領域２２のクラック２０Ｘが、第１半導体領域２１へ伸展することが、より抑制される。これにより、生産性を向上できる。
発明者の検討によると、ウェーハ５０の外周部（例えば、ベベル部１５の近傍）において、半導体層２０に異常が発生し易いことが分かった。例えば、ウェーハ５０の外周部に成長する半導体層２０の厚さは、内側部に成長する半導体層２０の厚さよりも厚くなり易いことが分かった。そして、ウェーハ５０の外周部に成長する半導体層２０において、クラック２０Ｘが発生し易い。このような傾向は、成長させる半導体層２０が、Ａｌを含む窒化物半導体である場合に特に顕著であることが分かった。
例えば、図５に示すように、第１領域１１の上に成長された第１半導体領域２１の厚さｔ１は、第１半導体領域２１のなかで実質的に一定である。これに対して、第２領域１２の上に成長された第２半導体領域２２の厚さｔ２は、厚さｔ１よりも厚くなる傾向がある。そして、第２半導体領域２２の厚さｔ２は、内側領域（第１半導体領域２１）から外端１６への方向に拡大する傾向がある。さらに第２半導体領域２２において、第１半導体領域２１よりもクラック２０Ｘが顕著に発生し易い。このような第２半導体領域２２における特異な状態は、例えば、ウェーハ５０の外端１６の近傍における、半導体層２０の意図しない成長が影響していると考えられる。
実施形態に係るウェーハ５０においては、ウェーハ５０の上面１０に第１領域１１及び第２領域１２を設ける。これらの領域の間において、段差が設けられる。これにより、形成する半導体層２０がＡｌを含む窒化物半導体である場合においても、第２半導体領域２２に生じたクラック２０Ｘの第１半導体領域２１への伸展を効果的に抑制できる。実施形態によれば、生産性を向上できる半導体装置の製造方法を提供できる。
第２領域１２に形成される第２半導体領域２２は、半導体層２０の形成の後に除去されて破棄される部分である。第１領域１１に形成される第１半導体領域２１は、半導体装置として使用される。第２半導体領域２２の面積が過度に大きいと、１つのウェーハ５０から得られる半導体装置の数が減り、生産性が低下する。このため、第２半導体領域２２の幅は、クラック２０Ｘの伸展を抑制できるような範囲で、小さいことが好ましい。
発明者の検討によると、ウェーハ５０の外周部上に成長する半導体層２０において、クラック２０Ｘが発生し易い領域の幅（ベベル部１５から距離）は、約１０ｍｍ以下であることがわかった。
実施形態においては、第２領域１２の幅ｗ１２は、２．０ｍｍ以上１０ｍｍ以下であることが好ましい。幅ｗ１２が２．０ｍｍ以上であることにより、第１半導体領域２１では、クラック２０Ｘが発生し難くなる効果が安定して得られる。そして、第２半導体領域２２にクラック２０Ｘが発生しても、段差により、第２半導体領域２２に発生したクラック２０Ｘの第１半導体領域２１への伸展を効果的に抑制できる。幅ｗ１２を１０ｍｍ以下にすることで、半導体装置として使用されない第２領域１２を小さくできる。有効な第１領域１１の面積を大きくでき、高い生産性が得られる。
図２に示すように、この例では、第２領域１２は、上面１０の外縁１０Ｅに達している。例えば、第２領域１２は、第２領域１２の内側端部１２ａから外縁１０Ｅまでの間で、連続的に設けられている。第２領域１２は、Ｘ−Ｙ平面に沿っている。このような第２領域１２では、例えば、第１領域１１と類似の結晶が得られる。これにより、第２領域１２の上に、半導体層２０を効果的に成長でき、形成された第２半導体領域２２に、意図しない成長が生じた半導体層を集中させることができる。
例えば、シリコン基板の外周部分（ベベル部１５の近傍領域）において、粗面加工が施される第２参考例がある。粗面加工により、細かい凹凸が設けられる。第２参考例において、外周領域の表面の算術平均粗さＲａが内側部分（第１領域１１に対応）の表面の算術平均粗さＲａよりも大きくされる。外周領域における算術平均粗さＲａは、例えば、約２３０ｎｍであり、内側部分の算術平均粗さＲａは、例えば、約２．１ｎｍである。このような第２参考例においては、外周部分（ベベル部１５の近傍領域）に成長される半導体層２０は、多結晶となる。一般に、シリコン基板の上に窒化物半導体を形成する際に、熱膨張係数及び格子定数の差に起因して、ウェーハ端部においてクラックが発生し易い。粗面加工によって、このようなクラックを抑制できるとされている。
第２参考例のような粗面加工をサファイア基板に形成することも考えられる。この場合、粗面加工により、外周部分で多結晶が成長する。一方、内周部分では、実質的に単結晶が成長する。このように、第２参考例では、内周部分と外周部分とで、成長する膜の特性が大きく異なる。このため、例えば、粗面加工に起因して、内側部分の上に成長した半導体層２０の中で、外周部分に近い領域と、中心領域と、の間で、半導体層２０の特性が異なり易い。従って、第２参考例においては、内周部分における半導体層２０において、均一性が不十分となりやすい。
これに対して、実施形態においては、第２領域１２の表面は、高さを除いて、例えば、第１領域１１の表面と同様である。このため、第２領域１２を設けたことによる、第１領域１１に形成される第１半導体領域２１への影響が実質的に生じない。第１半導体領域２１において、均一な特性を得やすくできる。
さらに、ウェーハ５０の上面１０に半導体層２０を形成した後に、半導体層２０に電極などが形成される。この後、ウェーハ５０を除去する場合がある。この除去は、例えば、ＬＬＯ（laser lift-off）処理などにより行われる。上記の第２参考例の場合、ベベル部１５の近傍領域に粗面加工が設けられるため、ＬＬＯ処理で照射されるレーザ光が粗面加工の部分（凹凸）で散乱し、集光が困難になる。このため、第２参考例においては、ＬＬＯ処理を効率よく実施することが困難である。
これに対して、実施形態においては、第２領域１２の表面の平坦性は高い。このため、ＬＬＯ処理において、レーザ光が第２領域１２で散乱することが抑制される。実施形態においては、ＬＬＯ処理を効率よく実施することができる。
実施形態において、第２領域１２の算術平均粗さＲａは、例えば、第１領域１１の算術平均粗さＲａと同様でもよい。
例えば、第１領域１１の算術平均粗さＲａは、０．０５ｎｍ以上０．３ｎｍ以下、好ましくは、０．１ｎｍ以上０．２ｎｍ以下である。第２領域１２の算術平均粗さＲａは、０．０５ｎｍ以上０．３ｎｍ以下、好ましくは、０．１ｎｍ以上０．２ｎｍ以下である。
既に説明したように、半導体層２０がＡｌを含む場合に、ウェーハ５０の外周部（例えば、ベベル部１５の近傍）において、半導体層２０に意図しない状態（例えば、厚さの異常、及び、クラック２０Ｘの集中的な発生）が発生し易い。このような現象は、半導体層２０が、Ａｌの組成比が高い（例えばＡｌＧａＮからなる層を含む）場合に、特に顕著である。Ａｌの組成比が高いＡｌＧａＮを成長させると、例えば、ウェーハ５０の外周領域におけるＡｌの濃度（組成比）は、ウェーハ５０の内側領域におけるＡｌの濃度よりも高くなる傾向がある。このことからも、ウェーハ５０の外周領域では、ＡｌＧａＮに異常が生じ意図しない成長が生じていると推測される。このような場合に、実施形態に係る第２領域１２により、クラック２０Ｘの伸展を効果的に抑制できる。例えば、ウェーハ５０外周部から内周部に向かうクラック２０Ｘの発生が抑制できる。これにより、歩留り良く半導体装置（例えば発光装置）を製造することができる。
実施形態において、第２領域１２は、第１領域１１よりも低い位置に位置することが好ましい。例えば、ウェーハ５０の上面１０に半導体層２０を形成する際に、原料ガスは、上面１０に沿って流れる。第２領域１２が第１領域１１よりも低い位置に位置することで、ガスの流れが乱されることが抑制できる。
以下、半導体層２０がＡｌを含む窒化物半導体を含む例について説明する。
図６は、実施形態に係る半導体装置を例示する模式的断面図である。
図６に示すように、ウェーハ５０の上面１０の第１領域１１の上に、半導体層２０（第１半導体領域２１）が設けられる。半導体層２０は、半導体装置１１０の少なくとも一部となる。この例では、半導体装置１１０は、発光装置（例えば、ＬＥＤまたはＬＤ）である。半導体装置１１０は、ウェーハ５０を含んでも良い。
半導体層２０は、例えば、第１半導体膜３１、発光層３３及び第２半導体膜３２を含む。第１半導体膜３１の上に、発光層３３が設けられる。発光層３３の上に第２半導体膜３２が設けられる。
第１半導体膜３１は、アンドープのＧａＮからなる第１膜３１ａと、その上に設けられたアンドープのＡｌＧａＮからなる第２膜３１ｂと、その上に設けられた不純物としてＳｉがドープされたＡｌＧａＮからなる第３膜３１ｃと、を含む。第１半導体膜３１は、ｎ形の半導体層として機能する。発光層３３は、例えば、交互に積層された、ＡｌＧａＮからなる障壁膜３３ａと、ＩｎＧａＮからなる井戸膜３３ｂと、を含む。例えば、障壁膜３３ａ及び井戸膜３３ｂが１つのセットとして、３〜５セットが設けられる。この例では、発光層３３において、障壁膜３３ａと井戸膜３３ｂとのセットの他に、最も第２半導体膜３２に近い側に障壁膜３３ａがさらに設けられている。第２半導体膜３２は、例えば、不純物としてＭｇがドープされたＡｌＧａＮを含む。第２半導体膜３２は、ｐ形の半導体層として機能する。
例えば、Ａｌを含む第２膜３１ｂ及び第３膜３１ｃにおけるＡｌ組成比（ＩＩＩ族元素中におけるＡｌの比率）は、例えば３％（原子％）以上８％（原子％）以下である。例えば、第２膜３１ｂ及び第３膜３１ｃは、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０．０３≦ｘ１≦０．０８）を含む。
例えば、障壁膜３３ａにおけるＡｌ組成比（ＩＩＩ族元素中におけるＡｌの比率）は、例えば３％（原子％）以上１５％（原子％）以下（例えば約１０％）である。例えば、障壁膜３３ａは、Ａｌｘ３Ｇａ１−ｘ３Ｎ（０．０３≦ｘ３≦０．１５）を含む。
例えば、第２半導体膜３２におけるＡｌ組成比（ＩＩＩ族元素中におけるＡｌの比率）は、例えば３％（原子％）以上１０％（原子％）以下（例えば約７％）である。例えば、第２半導体膜３２は、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０．０３≦ｘ２≦０．１０）を含む。
このように、半導体層２０は、Ａｌ含有層３５を含む。Ａｌ含有層３５は、Ａｌを含む窒化物半導体からなる。この例では、Ａｌ含有層３５は、第２膜３１ｂ、第３膜３１ｃ、障壁膜３３ａ及び第２半導体膜３２を含む。
Ａｌ含有層３５における、ＩＩＩ属元素中におけるＡｌの比率は、３％（原子％）以上１５％（原子％）以下である。
Ａｌ含有層３５の厚さを、Ａｌ含有層３５に含まれる複数のＡｌＧａＮ膜の合計の厚さとする。Ａｌ含有層３５の厚さは、例えば、半導体層２０の総膜厚（厚さｔ１）の２０％以上４０％以下である。上記において、「厚さ」は、Ｚ軸方向に沿う長さである。
例えば、第１膜３１ａの厚さは、約６．５μｍである。例えば、第２膜３１ｂの厚さは、約０．０５μｍである。第３膜３１ｃの厚さは、約２μｍである。従って、第２膜３１ｂ及び第３膜３１ｃの合計の厚さは、約２μｍである。例えば、障壁膜３３ａの合計の厚さは、約０．１５μｍである。例えば、第２半導体膜３２の厚さは、約０．１８μｍである。
従って、Ａｌ含有層３５の厚さ（Ａｌ含有層３５に含まれる複数のＡｌＧａＮ膜の合計の厚さ）は、約２．３μｍである。一方、半導体層２０の総膜厚（厚さｔ１）は、約９μｍである。従って、１つの例において、Ａｌ含有層３５の厚さは、厚さｔ１の約２５％である。
発光層３３とウェーハ５０との間に、Ａｌ含有層３５の一部（例えば、第２膜３１ｂ及び第３膜３１ｃ）が位置する。発光層３３とウェーハ５０との間に位置する、Ａｌ含有層３５の一部において、Ａｌ組成比は、例えば３％以上８％以下である。発光層３３とウェーハ５０との間に位置する、Ａｌ含有層３５の一部は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０．０３≦ｘ１≦０．０８）を含む。発光層３３とウェーハ５０との間に、Ａｌ含有層３５の全部が位置してもよい。
発光層３３とウェーハ５０との間に位置する、Ａｌ含有層３５の一部を、第３膜３１ｃと見なしても良い。この場合も、発光層３３とウェーハ５０との間に位置する、Ａｌ含有層３５の一部において、Ａｌ組成比は、例えば３％以上８％以下である。発光層３３とウェーハ５０との間に位置する、Ａｌ含有層３５の一部は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０．０３≦ｘ１≦０．０８）を含む。
この場合も、発光層３３とウェーハ５０との間に位置する、Ａｌ含有層３５の一部の厚さは、実質的に、２０％以上４０％以下である。
実施形態において、発光層３３から放出される光のピーク波長は、３３０ｎｍ以上４００ｎｍ以下である。１つの例において、ピーク波長は、約３６５ｎｍである。別の例において、ピーク波長は、約３８５ｎｍである。
発光層３３から放出される光のピーク波長が３３０ｎｍ以上４００ｎｍ以下である場合において、Ａｌ含有層３５の一部が、Ａｌを含まない、例えばＧａＮからなる半導体層である場合、Ａｌ含有層３５の一部で発光層３３から放出される光が吸収されやすい。Ａｌ含有層３５の一部において、Ａｌの組成比を高くすることで、発光層３３から放出される光に対する高い透過率が得られる。
例えば、発光層３３とウェーハ５０との間に位置する、Ａｌ含有層３５の一部は、第３膜３１ｃを含む。第３膜３１ｃは、例えば、ｎ側電極などが設けられるコンタクト層として機能する。電流の適切な広がりを得るために、第３膜３１ｃは、比較的厚くされる（例えば、約２μｍ）。このような場合に、第１領域１１とは異なる高さの第２領域１２を設けることで、高い組成比のＡｌを含む第３膜３１ｃを設けた場合においても、クラック２０Ｘの伸展を効果的に抑制できる。
以下、半導体層２０がＡｌを含む窒化物半導体を含む他の例を説明する。
半導体層２０は、Ａｌ含有層３５を含む。Ａｌ含有層３５は、Ａｌを含む窒化物半導体からなる。
Ａｌ含有層３５における、ＩＩＩ属元素中におけるＡｌの比率は、５０％（原子％）以上、好ましくは７０％（原子％）以上である。例えば、Ａｌ含有層３５は、ＡｌｘＧａ１−ｘＮ（０．５≦ｘ≦１）を含む。
Ａｌ含有層３５の厚さを、Ａｌ含有層３５に含まれる複数のＡｌＧａＮ膜及びＡｌＮ膜の合計の厚さとする。Ａｌ含有層３５の厚さは、例えば、半導体層２０の総膜厚（厚さｔ１）の７０％以上、好ましくは８０％以上である。上記において、「厚さ」は、Ｚ軸方向に沿う長さである。
実施形態において、発光層３３から放出される光のピーク波長は、２５０ｎｍ以上３３０ｎｍ以下である。１つの例において、ピーク波長は、約２７０ｎｍである。別の例において、ピーク波長は、約２８０ｎｍである。
実施形態において、第１領域１１と第２領域１２との間の段差ｄ１は、例えば、第３膜３１ｃの厚さ以上であることが好ましい。
図７及び図８は、実施形態に係る半導体装置の製造方法で用いられる別のウェーハを例示する模式図である。
図７は、図８のＶＩＩ−ＶＩＩ線断面図である。図８は、図７の矢印ＡＲ２から見た平面図である。
図７及び図８に示すように、実施形態に係る別のウェーハ５１では、ウェーハ５１の上面１０は、溝１２Ｔを含む。例えば、上面１０は、第１領域１１、溝１２Ｔ及び第３領域１３を含む。第１領域１１と第３領域１３との間に、溝１２Ｔが設けられる。溝１２Ｔは、第１領域１１の周りに設けられる。溝１２Ｔは、例えば、第１領域１１を囲む。溝１２Ｔの周りに、第３領域１３が設けられる。溝部１２Ｔは、内側端部１２ｃを有する。内側端部１２ｃは、第１領域１１側の端である。溝部１２Ｔは、内側端部１２ｄを有する。内側端部１２ｄは、第２領域１２側の端である。溝部１２Ｔは、内側端部１２ｃと底部との間の段差部と、外側端部１２ｄと底部との間の段差部と、を有する。内側端部１２ｃは、第１領域１１側の端である。溝部１２Ｔは、上面１０のうち、内側端部１２ｃから外側端部１２ｄまでの領域である。第３領域１３において、第３領域１３の内側端部（溝部１２Ｔの外側端部１２ｄ）と上面１０の外縁１０Ｅとの間の距離を、第３領域１３の幅とする。
溝１２Ｔの深さｄＴは、例えば、２μｍ以上である。深さｄＴは、第１領域１１の上面のＺ軸方向における位置と、溝１２Ｔの底部のＺ軸方向における位置と、の間のＺ軸方向における距離である。溝１２Ｔの底部は、Ｘ−Ｙ平面に沿う領域を含んでも良い。溝１２Ｔは、Ｘ−Ｙ平面に沿う領域を含まなくても良い。溝１２Ｔは、例えば「Ｖ字」状でも良い。溝１２Ｔの底部の幅ｗＴ（図７参照）は、例えば、１０μｍ以上１００μｍ以下であることが好ましい。
このような形状の上面１０に、半導体層２０（図４参照）が形成される。この半導体層２０は、例えば、Ａｌ含有層３５を含む。別のウェーハ５１において、半導体層２０は、上面１０のうち、主に第１領域１１及び第３領域１３に、エピタキシャル成長される。
ウェーハ５１においても、第２半導体領域２２にクラック２０Ｘが生じた場合においても、第２半導体領域２２に生じたクラック２０Ｘが、第１半導体領域２１に延びることが抑制される。第１半導体領域２１におけるクラックに起因する不良が抑制される。ウェーハ５１においても、生産性を向上できる。
ウェーハ５１においても、第２領域１２は、例えば、ウエットエッチングなど（上記の第１ウエットエッチング及び第２ウエットエッチング）により形成できる。例えば、ウェーハ５１の上面１０のうちの第１領域１１及び第３領域１３を被覆し、第２領域１２を露出させるマスクを形成し、露出した部分の一部を第１ウエットエッチングにより除去することにより、第２領域１２が形成できる。
第３領域１３の幅は、例えば、２．０ｍｍ以上１０ｍｍ以下であることが好ましい。
第３領域１３の幅が２．０ｍｍ以上であることにより、半導体層２０のうちの第１領域１１の上の部分（第１半導体領域２１、図７参照）では、クラック２０Ｘが発生し難くなる効果が安定して得られる。そして、半導体層２０のうちの第３領域１３の上の領域にクラック２０Ｘが発生しても、溝１２Ｔにより、発生したクラック２０Ｘの第１半導体領域２１への伸展を効果的に抑制できる。第３領域１３の幅を１０ｍｍ以下にすることで、半導体装置として使用されない第３領域１３を小さくできる。有効な第１領域１１の面積を大きくでき、高い生産性が得られる。
図９〜１１は、実施形態に係る半導体装置の製造方法で用いられるウェーハを例示するグラフ図である。
これらの図は、段差が異なる３種類のウェーハの上面１０の凹凸の評価結果を示している。これらの図の横軸は、Ｘ軸方向に沿う位置である。これらの図の縦軸は、高さを示している。
図９に示す例においては、段差ｄ１は、約３．１μｍである。図１０に示す例においては、段差ｄ１は、約６．０μｍである。図１１に示す例においては、段差ｄ１は、約８．８μｍである。これらの図に示すように、第１領域１１の表面の凹凸、及び、第２領域１２の表面の凹凸は、段差ｄ１よりも非常に小さい。
以下、ウェーハに関する実験結果の例について説明する。第１の実験では、段差ｄ１を変更したウェーハの試料が作製される。それらの試料におけるクラックの状態が微分干渉顕微鏡で評価される。段差ｄ１が１μｍの場合は、第２半導体領域２２（図５参照）のクラック２０Ｘが段差を超えて第１半導体領域２１に延びることが観察された。第２半導体領域２２におけるクラック２０Ｘの数に対する、第１半導体領域２１に延びたクラック２０Ｘの数の比は、約４７％である。
これに対して、段差ｄ１が２μｍの場合は、第２半導体領域２２のクラック２０Ｘで、第１半導体領域２１に延びたものは観察されなかった。このように、段差ｄ１が少なくとも２μｍ以上であることで、クラックの伸展が確実に抑制できる。
図１２は、実施形態に係る半導体装置の製造方法に関する試験結果を例示するグラフ図である。
図１２は、第２領域１２（段差が異なる領域）の幅ｗ１２（図２参照）を変えて製造したときの半導体装置（ＬＥＤ）の特性の試験結果を例示している。図１２の横軸は、幅ｗ１２（ｍｍ）である。縦軸は、半導体装置の試験における改善率Ｙ１である。試験では、ウェーハ全体に対してレーザ光を照射した状態の画像を取得することでクラックが生じていない領域の面積ＣＲを算出し、ウェーハ全体の面積ＷＲに対する、クラックが生じていない領域の面積ＣＲの比（ＣＲ／ＷＲ）が、合格率とされる。幅ｗ１２が０ｍｍの時の合格率ＹＢと、幅ｗ１２が０ｍｍではないときの合格率ＹＡと、の差（ＹＡ−ＹＢ）が改善率Ｙ１とされる。この例は、段差ｄ１（図２参照）が６μｍのときの結果である。例えば、クラック２０Ｘが第１半導体領域２１に延びると、半導体装置の発光特性が劣化し、改善率Ｙ１が低くなる。
図１２に示すように、幅ｗ１２が１．５ｍｍ以下の範囲では、幅ｗ１２が大きくなると、改善率Ｙ１が上昇する傾向がある。幅ｗ１２が２．０ｍｍ以上において、改善率Ｙ１の上昇は、飽和する。幅ｗ１２を２．０ｍｍ以上にすることで、安定した高い改善率Ｙ１が得られる。
（第２実施形態）
本実施形態は、ウェーハ（例えば、上記のウェーハ５０またはウェーハ５１など）に係る。以下、ウェーハ５０（図２及び図３参照）について説明する。実施形態に係るウェーハ５０は、上面１０を有する。上面１０は、第１領域１１及び第２領域１２を含む。第２領域１２は、第１領域１１の周りに設けられる。第２領域１２は、第１領域１１よりも２μｍ以上高い又は低い位置に設けられる。
実施形態において、第２領域１２は、第１領域１１よりも低い位置に位置する。例えば、第１領域１１及び第２領域１２は、実質的に互いに平行である（図２参照）。例えば、ウェーハ５０は、サファイアからなる。本実施形態において、溝１２Ｔ（図７及び図８参照）が設けられても良い。溝１２Ｔの幅ｄＴは、例えば、１０μｍ以上１００μｍ以下である。
本実施形態によれば、生産性を向上できるウェーハが提供できる。
（第３実施形態）
第３実施形態は、半導体装置に係る。以下では、図６に示した半導体装置１１０の例について説明する。
図６に示すように、半導体装置１１０は、例えば、ウェーハ５０と、ウェーハ５０の上面１０に設けられた半導体層２０と、を含む。ウェーハ５０は、第２実施形態に関して説明したウェーハ（及びその変形）を含む。半導体装置１１０によれば、高い生産性が得られる。半導体装置１１０は、ウェーハ５０の上面に半導体層２０が設けられた形態が含まれる。半導体装置１１０は、半導体層２０が設けられたウェーハ５０が個片化された状態を含む。
図６に示すように、半導体層２０は、Ａｌ含有層３５を含む。Ａｌ含有層３５における、ＩＩＩ属元素中におけるＡｌの比率は、３％（３原子％）以上１５％（１５原子％）以下である。この比率は、３％（３原子％）以上８％（８原子％）以下でも良い。Ａｌ含有層３５は、例えば、ＡｌｚＧａ１−ｚＮ（０．０３≦ｚ≦０．１５）である。Ａｌ含有層３５は、例えば、ＡｌｚＧａ１−ｚＮ（０．０３≦ｚ≦０．０８）でも良い。Ａｌ含有層３５の厚さ（合計の厚さ）は、例えば、半導体層２０の総膜厚（厚さｔ１）の２０％以上４０％以下である。
半導体層２０（半導体装置１１０）において、発光層３３が設けられても良い。発光層３３から出射する光のピーク波長は、３３０ｎｍ以上４００ｎｍ以下である。発光層３３とウェーハ５０との間に、Ａｌ含有層３５の一部（例えば、第３膜３１ｃなど）が位置しても良い。Ａｌ含有層３５の上記の一部は、第３膜３１ｃでも良い。
実施形態に係る半導体装置１１０は、例えばトランジスタ（ＨＥＭＴ：High Electron Mobility Transistorなど）を含んでも良い。例えば、ＨＥＭＴにおいて、ウェーハ５０にＡｌを含む窒化物半導体層（半導体層２０）が設けられる。この場合も、高い生産性が得られる。
実施形態によれば、生産性を向上できる半導体装置の製造方法、及び、半導体装置を提供できる。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置の製造方法で用いられるウェーハ、基板、半導体構造、及びレーザなどのそれぞれの具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置の製造方法、ウェーハ、及び、半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置の製造方法、ウェーハ、及び、半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと解される。
１０…上面、 １０Ｂ…下面、 １０Ｅ…外縁、 １１…第１領域、 １２…第２領域、 １２Ｓ…段差部、 １２ａ…内側端部、 １２ｂ…外側端部、 １２ｃ…内側端部、 １２ｄ…外側端部、 １２Ｔ…溝、 １３…第３領域、 １５…ベベル部、 １６…外端、 １７…オリエンテーションフラット、 ２０…半導体層、 ２０Ｘ…クラック、 ２１〜２３…第１〜第３半導体領域、 ３１…第１半導体膜、 ３１ａ…第１膜、 ３１ｂ…第２膜、 ３１ｃ…第３膜、 ３２…第２半導体膜、 ３３…発光層、 ３３ａ…障壁膜、 ３３ｂ…井戸膜、 ３５…Ａｌ含有層、 ５０、５１…ウェーハ、 ５０ｃ…中心、 １１０…半導体装置、 ＡＲ１、ＡＲ２…矢印、 ｄ１…段差、 ｄＴ…深さ、
ｔ１、ｔ２…厚さ、 ｗ１１、ｗ１２、ｗＴ…幅

Claims (20)

  1. 上面を有し、サファイアからなるウェーハを準備する工程であって、前記上面は、第１領域と、前記第１領域を囲んで設けられた第２領域と、を含み、前記第２領域は、前記第１領域よりも２μｍ以上高い又は低い位置に設けられた、前記ウェーハを準備する工程と、
    ＡｌｚＧａ１−ｚＮ（０．０３≦ｚ≦０．１５）からなるＡｌ含有層を含む半導体層を前記上面に形成する工程と、
    を備えた半導体装置の製造方法。
  2. 前記第２領域は、前記上面の外縁に達している、請求項１に記載の半導体装置の製造方法。
  3. 前記第２領域は、前記第１領域よりも低い位置に位置する、請求項１または２に記載の半導体装置の製造方法。
  4. 前記第１領域及び第２領域は、互いに平行である、請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
  5. 前記第２領域の内側端部と前記上面の外縁との距離は、２．０ｍｍ以上１０ｍｍ以下である、請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
  6. 上面を有し、サファイアからなるウェーハを準備する工程であって、前記上面は、第１領域と、前記第１領域の周りに設けられた第３領域と、前記第１領域と前記第３領域との間に前記第１領域を囲んで設けられた溝と、を含み、前記溝の深さは、２μｍ以上である、前記ウェーハを準備する工程と、
    ＡｌｚＧａ１−ｚＮ（０．０３≦ｚ≦０．１５）からなるＡｌ含有層を含む半導体層を前記上面に形成する工程と、
    を備えた半導体装置の製造方法。
  7. 前記第３領域の内側端部と前記上面の外縁との距離の幅は、２．０ｍｍ以上１０ｍｍ以下である、請求項６に記載の半導体装置の製造方法。
  8. 前記Ａｌ含有層の厚さは、前記半導体層の厚さの２０％以上４０％以下である、請求項６または７に記載の半導体装置の製造方法。
  9. 前記半導体層は、複数の前記Ａｌ含有層を含み、
    前記複数のＡｌ含有層のそれぞれの厚さの和は、前記半導体層の厚さの２０％以上４０％以下である、請求項６または７に記載の半導体装置の製造方法。
  10. 前記半導体層は、ピーク波長が３３０ｎｍ以上４００ｎｍ以下である光を発する発光層をさらに含み、
    前記発光層と前記ウェーハとの間に、前記複数のＡｌ含有層の一部又は全部が位置する、請求項６〜９のいずれか１つに記載の半導体装置の製造方法。
  11. 上面を有し、サファイアからなるウェーハであって、前記上面は、第１領域と、前記第１領域を囲んで設けられた第２領域と、を含み、前記第２領域は、前記第１領域よりも２μｍ以上高い又は低い位置に設けられた、ウェーハと、
    前記上面に設けられたＡｌｚＧａ１−ｚＮ（０．０３≦ｚ≦０．１５）からなるＡｌ含有層を含む半導体層と、
    を備えた半導体装置。
  12. 前記第２領域は、前記上面の外縁に達している、請求項１１に記載の半導体装置。
  13. 前記第２領域は、前記第１領域よりも低い位置に位置する、請求項１１または１２に記載の半導体装置。
  14. 前記第１領域及び第２領域は、互いに平行である、請求項１１〜１３のいずれか１つに記載の半導体装置。
  15. 前記第２領域の内側端部と前記上面の外縁との距離は、２．０ｍｍ以上１０ｍｍ以下である、請求項１１〜１４のいずれか１つに記載の半導体装置。
  16. 上面を有し、サファイアからなるウェーハであって、前記上面は、第１領域と、前記第１領域の周りに設けられた第３領域と、前記第１領域と前記第３領域との間に前記第１領域を囲んで設けられた溝と、を含み、前記溝の深さは、２μｍ以上である、ウェーハと、
    前記上面に設けられたＡｌｚＧａ１−ｚＮ（０．０３≦ｚ≦０．１５）であるＡｌ含有層を含む半導体層と、
    を備えた半導体装置。
  17. 前記第３領域の内側端部と前記上面の外縁との距離の幅は、２．０ｍｍ以上１０ｍｍ以下である、請求項１６に記載のウェーハ半導体装置。
  18. 前記Ａｌ含有層の厚さは、前記半導体層の厚さの２０％以上４０％以下である、請求項１６または１７に記載の半導体装置。
  19. 前記半導体層は、複数の前記Ａｌ含有層を含み、
    前記複数のＡｌ含有層のそれぞれの厚さの和は、前記半導体層の厚さの２０％以上４０％以下である、請求項１６または１７に記載の半導体装置。
  20. 前記半導体層は、ピーク波長が３３０ｎｍ以上４００ｎｍ以下である光を発する発光層をさらに含み、
    前記発光層と前記ウェーハとの間に、前記複数Ａｌ含有層の一部又は全部が位置する、請求項１６〜１９のいずれか１つに記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6978641B1 (ja) * 2020-09-17 2021-12-08 日本碍子株式会社 Ｉｉｉ族元素窒化物半導体基板
WO2022059244A1 (ja) * 2020-09-17 2022-03-24 日本碍子株式会社 Ｉｉｉ族元素窒化物半導体基板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012018116A1 (ja) * 2010-08-06 2012-02-09 日亜化学工業株式会社 サファイア基板と半導体発光素子
JP2013118384A (ja) * 2011-12-05 2013-06-13 Samsung Electronics Co Ltd シリコン基板、これを採用したエピ構造体及びシリコン基板の製造方法
JP2014146731A (ja) * 2013-01-30 2014-08-14 Dowa Electronics Materials Co Ltd Ｉｉｉ族窒化物半導体発光素子
JP2015211136A (ja) * 2014-04-25 2015-11-24 日亜化学工業株式会社 窒化物半導体素子およびその製造方法
CN207134376U (zh) * 2017-08-10 2018-03-23 厦门三安光电有限公司 外延生长衬底及发光二极管

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4915282B2 (ja) * 2007-05-28 2012-04-11 三菱化学株式会社 Ｉｉｉ族窒化物半導体成長用の下地基板およびｉｉｉ族窒化物半導体の成長方法
JP4927121B2 (ja) * 2009-05-29 2012-05-09 シャープ株式会社 窒化物半導体ウェハ、窒化物半導体素子および窒化物半導体素子の製造方法
US9006865B2 (en) 2010-06-25 2015-04-14 Dowa Electronics Materials Co., Ltd. Epitaxial growth substrate, semiconductor device, and epitaxial growth method
EP2738824B1 (en) * 2011-07-26 2022-08-24 Nichia Corporation Semiconductor light-emitting element

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012018116A1 (ja) * 2010-08-06 2012-02-09 日亜化学工業株式会社 サファイア基板と半導体発光素子
JP2013118384A (ja) * 2011-12-05 2013-06-13 Samsung Electronics Co Ltd シリコン基板、これを採用したエピ構造体及びシリコン基板の製造方法
JP2014146731A (ja) * 2013-01-30 2014-08-14 Dowa Electronics Materials Co Ltd Ｉｉｉ族窒化物半導体発光素子
JP2015211136A (ja) * 2014-04-25 2015-11-24 日亜化学工業株式会社 窒化物半導体素子およびその製造方法
CN207134376U (zh) * 2017-08-10 2018-03-23 厦门三安光电有限公司 外延生长衬底及发光二极管

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6978641B1 (ja) * 2020-09-17 2021-12-08 日本碍子株式会社 Ｉｉｉ族元素窒化物半導体基板
WO2022059244A1 (ja) * 2020-09-17 2022-03-24 日本碍子株式会社 Ｉｉｉ族元素窒化物半導体基板
US11862689B2 (en) 2020-09-17 2024-01-02 Ngk Insulators, Ltd. Group-III element nitride semiconductor substrate

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