JP6248786B2 - 窒化物半導体素子およびその製造方法 - Google Patents

窒化物半導体素子およびその製造方法 Download PDF

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Description

本発明は、基板からの結晶成長により形成される窒化物半導体素子およびその製造方法に関する。
窒化物半導体からなる発光ダイオード(LED)は通常、サファイア基板上にn型半導体層、活性層、p型半導体層を順に積層することにより構成される。従来、光取り出し効率向上のためにサファイア基板上に凸部を形成する手段がある。そして、凸部が形成されたサファイア基板上に窒化物半導体を結晶成長させる際における空隙の発生や結晶性の悪化を抑制するために、当該凸部の傾斜面を結晶成長抑制面とすることで、窒化物半導体の横方向成長を促進させる技術が提案されている(特許文献1参照)。
国際公開第2012/002240号
前記した凸部を形成したサファイア基板上へのGaN系窒化物半導体の成長工程においては、サファイア基板との格子緩和を目的として、AlGaN等からなるバッファ層を挿入し、窒化物半導体の結晶成長を行う。しかしながら、凸部の形状によっては、当該凸部の傾斜面からの窒化物半導体の成長が促進されてしまう場合がある。
ここで、サファイア基板のc面([0001]面、サファイア基板の上面)から成長する窒化物半導体は、垂直方向に加えて、前記した凸部を覆うように横方向にも成長する。そして、前記したような凸部の傾斜面からの窒化物半導体の成長は、サファイア基板のc面からの窒化物半導体の横方向の成長に対して影響し、当該c面からの成長を阻害する。
また、特許文献1において提案された技術は、凸部の底面が三角形であるため、結晶が六方晶である窒化物半導体の成長に十分に対応しておらず、当該窒化物半導体が成長しにくい場合がある。そのため、特許文献1において提案された技術は、エッチング方法や凸部の形状に関して更なる改良が望まれている。
本発明は、前記の点に鑑みてなされたものであり、サファイア基板の凸部の傾斜面からのGaN系窒化物半導体の結晶成長をより確実に抑制することで、サファイア基板のc面からの適正な成長を促進し、安定して良質な結晶性を得ることができる窒化物半導体素子およびその製造方法を提供することを課題とする。
前記課題を解決するために本発明に係る窒化物半導体素子の製造方法は、サファイア基板のc面側の表面にマスクを設けてドライエッチングすることで、底面が円形状の凸部を複数形成する第1エッチング工程と、前記凸部が形成された前記サファイア基板をウェットエッチングすることで、前記凸部の底面を円形状に維持したまま先端を三角錐状に形成する第2エッチング工程と、前記サファイア基板の、底面が円形状であり先端が三角錐状である前記凸部が形成された側の面上に窒化物半導体からなる半導体層を成長させる半導体層成長工程と、を含む。
また、前記課題を解決するために本発明に係る窒化物半導体素子の製造方法は、底面が円形状で先端は頂点から3つの稜線が伸びた三角錐状であり、かつ前記稜線は上面視においてm軸方向に伸びている凸部を、c面側の表面に複数形成したサファイア基板を準備する基板準備工程と、前記サファイア基板の、底面が円形状であり先端が三角錐状である前記凸部が形成された側の面上に窒化物半導体からなる半導体層を成長させる半導体層成長工程と、を含む。
また、前記課題を解決するために本発明に係る窒化物半導体素子は、c面側の表面に、底面が円形状であり、先端は頂点から3つの稜線が伸びた三角錐状であり、かつ前記稜線は上面視においてm軸方向に伸びている凸部が複数形成されたサファイア基板と、
前記サファイア基板の、底面が円形状であり先端が三角錐状である前記凸部が形成された面上に設けられた窒化物半導体からなる半導体層と、を備える構成である。
本発明に係る窒化物半導体素子の製造方法によれば、サファイア基板上の凸部の傾斜面からの窒化物半導体の結晶成長をより確実に抑制することができるため、サファイア基板のc面からの適正な成長を促進し、安定して良質な結晶性を得ることができる。また、本発明に係る窒化物半導体素子は、結晶成長がc面から適正に成長することで、良好な結晶性を得ることができ発光効率が向上する。
本発明の実施形態に係る窒化物半導体素子の全体構成を模式的に示す断面図である。 サファイア基板におけるサファイア結晶の面方位を模式的に示す図であって、(a)は、ユニットセル図、(b)は、サファイア結晶構造の平面図、である。 本発明の実施形態に係る窒化物半導体素子用基板に形成された凸部を模式的に示す図であって、(a)は、凸部の配置を示す平面図、(b)は、凸部の構成を示す平面図、(c)は、凸部の構成を示す側面図、である。 本発明の実施形態に係る窒化物半導体素子用基板の製造方法を模式的に示す図であって、(a)は、マスク工程を示す断面図、(b)は、マスク工程を示す斜視図、(c)は、第1エッチング工程における途中経過を示す断面図、(d)は、第1エッチング工程における途中経過を示す斜視図、(e)は、第1エッチング工程においてドライエッチングが終了した状態を示す断面図、(f)は、第1エッチング工程においてドライエッチングが終了した状態を示す斜視図、(g)は、第2エッチング工程を示す断面図、(h)は、第2エッチング工程を示す斜視図、である。 本発明の実施形態に係る窒化物半導体素子の製造方法を模式的に示す図であって、(a)は、バッファ層形成工程を示す断面図、(b)は、半導体層成長工程を示す断面図、(c)は、半導体層成長工程の後に電極を形成した窒化物半導体素子の一例を示す断面図であって、(d)のX‐X断面図、(d)は、半導体層成長工程の後に電極を形成した窒化物半導体素子の一例を示す平面図、である。 本発明の実施形態に係る窒化物半導体素子用基板における凸部形成の効果を説明するための説明図であって、(a)は、窒化物半導体素子の製造方法における半導体層成長工程において、成長途中の窒化物半導体を示す断面図、(b)は、半導体素子の製造方法における半導体層成長工程において、成長途中の窒化物半導体の一部を断面にして示す斜視図、である。 本発明の実施形態に係る窒化物半導体素子用基板における凸部形成の効果を説明するための説明図であって、(a)は、窒化物半導体素子の製造方法における半導体層成長工程において、成長途中の窒化物半導体および凸部の状態を示す斜視図、(b)は、窒化物半導体素子の製造方法における半導体層成長工程において、成長途中の窒化物半導体および凸部の状態を示す平面図、である。
以下、本発明の実施形態に係る窒化物半導体素子およびその製造方法について、図面を参照しながら説明する。なお、以下の説明において参照する図面は、本発明を概略的に示したものであるため、各部材のスケールや間隔、位置関係等が誇張、あるいは、部材の一部の図示が省略されている場合がある。また、以下の説明では、同一の名称および符号については原則として同一もしくは同質の部材を示しており、詳細説明を適宜省略することとする。
[窒化物半導体素子の構成]
本発明の実施形態に係る窒化物半導体素子の構成について、図1〜図3を参照しながら説明する。窒化物半導体素子1は、例えばLEDであり、図1に示すように、窒化物半導体素子用基板であるサファイア基板10と、バッファ層20と、半導体層30とが積層された構造を備えている。
サファイア基板(窒化物半導体素子用基板)10は、半導体層30を支持するとともに窒化物半導体(例えばGaN)を成長させるためのものである。サファイア基板10は、図1に示すように平板状に形成され、その上面に複数の凸部11が形成されている。また、サファイア基板10は、前記した凸部11を含めて、全体として例えば50μm〜200μmの範囲の厚さに形成されている。
凸部11は、窒化物半導体素子1の光取り出し効率を向上させるとともに、サファイア基板10上に窒化物半導体を結晶成長させる際に、空隙の発生や結晶性の悪化を抑制するためのものである。ここで、サファイア基板10は、図2(a)に示すように、所定のサファイア結晶構造を有するサファイア結晶SCで構成されており、c面を主面としている。なお、本明細書におけるc面とは、c面に対してやや傾斜したオフ角が付されたものであってもよい。オフ角の角度は例えば3°以下程度である。前記した凸部11は、この主面であるc面側の表面に形成されている。また、サファイア結晶SCは、図2(a)および図2(b)に示すように、c面の他にも、ユニットセル図における六角柱の側面である6つのm面と、a1軸、a2軸、a3軸にそれぞれ直交する3つのa面を有している。m面に直交する方向がm軸方向であり、m軸方向は、a1軸、a2軸、a3軸とそれぞれ30度異なる方向に伸びる3つの方向がある。
凸部11は、図1および図3(a)に示すように、それぞれ同一形状で多数が配列するように形成されている。また、凸部11は、図3(a)に示すように平面視すると、隣接する凸部11の中心間距離が同じとなるように規則的に配置され、例えば同図に示すように、それぞれの中心が三角形格子の頂点に位置するように配置されている。なお、図3(a)に示す凸部11の配置は一例であり、例えば四角形格子、六角形格子等のその他の多角形格子状で配置されていても構わない。
凸部11間の間隔は、例えば0.2μm〜5μmの範囲内とすることが好ましい。また、凸部11の幅および高さは、例えばそれぞれ0.2μm〜5μmおよび0.2μm〜2μmの範囲内とすることが好ましい。なお、凸部11の個数は、サファイア基板10の面積に応じて、前記した凸部11間の間隔および幅を考慮して決定される。例えば、凸部11は、サファイア基板10の全面にわたって均等に配置されている。
ここで、凸部11は、図3(b)および図3(c)に示すように、底面は円形状で、先端は頂点から3つの稜線r1,r2,r3が伸びた三角錐状であり、かつ前記稜線r1,r2,r3は上面視においてm軸(図2(b)参照)方向に伸びている。また、凸部11は、具体的には図3(b)および図3(c)に示すように、サファイア基板10上に形成された下凸部111と、当該下凸部111上に形成された上凸部112と、から構成されている。
下凸部111は、図3(b)および図3(c)に示すように、底面が円形状に形成され、当該円形状の底面から円錐状または半球状等のドーム状に上方向に突出して形成されている。すなわち、下凸部111は、凸部11のうち、曲面状に形成された部分を示している。この下凸部111は、後記するように、窒化物半導体素子用基板の製造方法の第1エッチング工程において、所定条件下でサファイア基板10をドライエッチングすることで形成できる。
ここで、窒化物半導体の結晶は六方晶であるため、前記したように下凸部111の底面が円形であると、結晶成長の際に窒化物半導体が六角形で成長しやすくなる。つまり、本来なら下凸部111の底面が六角形であることが理想であるが、六角形よりも円形のほうが製造容易であるため、円形とすることで六方晶の成長しやすい理想の形状に近づけて、製造上の条件と結晶成長の条件との両者を容易に満たすようにしている。
上凸部112は、図3(b)および図3(c)に示すように、凸部11の頂部から所定位置まで三角錐状に形成されており、下凸部111から連続して形成されている。すなわち、上凸部112は、凸部11のうち、三角錐状に形成された稜線r1,r2,r3が存在する部分を示している。この上凸部112は、後記するように、窒化物半導体素子用基板の製造方法の第2エッチング工程において、所定条件下でサファイア基板10をウェットエッチングすることで形成できる。
上凸部112は、図3(b)および図3(c)に示すように、三方向にそれぞれ傾斜面112aを有しており、この傾斜面112aは、サファイア結晶SCのR面(ミラー指数10‐14)に近い面である(図2参照)。この傾斜面112aの凸部11底面(c面)に対する角度は、例えば、約33〜37°である。
また、上凸部112の範囲(高さ)は、凸部11全体の高さの10%以上を占めるように形成されることが好ましく、20%以上がさらに好ましい。また、50%以上でも構わない。さらに、上凸部112の範囲は凸部11全体の高さの80%以下が好ましい。これにより、結晶成長を抑制する上凸部112の傾斜面112aが広範囲に露出された状態となるため、サファイア基板10上に窒化物半導体を結晶成長させる際に、当該傾斜面112aからの窒化物半導体の結晶成長がより効果的に抑制される。
このように、サファイア基板10のc面側の表面に前記したような構成の凸部11が形成されていると、窒化物半導体が凸部11が形成されていない平坦面から主に結晶成長する。このとき、凸部11上には窒化物半導体がほとんど成長しないので、窒化物半導体を上方向のみならず横方向に成長させ、凸部11上で窒化物半導体が接合して平坦な層になるように成長させる。これによって、サファイア基板10上に成長される窒化物半導体層の表面に現れる転位を減少させることができ、結晶性の高い半導体を得ることができる。以下、サファイア基板10上における窒化物半導体の結晶成長メカニズムと凸部11との関係について、詳細に説明する。
サファイア基板10上に窒化物半導体(例えばGaN)を結晶成長させる場合、例えばその結晶成長が可能な結晶成長面(サファイアのc面)上で窒化物半導体結晶を成長させるが、前記したサファイア基板10とGaN結晶とは格子整合していないため(サファイア基板10の格子定数と窒化物半導体の格子定数に差があるため)、形成される結晶内において格子不整合による多数の転位が生じることになる。一方、前記した凸部11は、図3(b)および図3(c)に示すように、サファイア基板10の上面(c面)と平行ではない傾斜面112aを有している。
ここで、サファイア基板10のc面を、窒化物半導体の結晶成長が可能な「結晶成長面」としたとき、凸部11の傾斜面112aは、結晶成長面とは異なる面方位を有するため、「結晶成長抑制面」の役割を果たし、当該傾斜面112aにおける結晶成長が抑制されることになる。また、凸部11の傾斜面112aのうち窒化物半導体が結晶成長しやすい部分に、結晶成長抑制面と結晶成長抑制面とを繋ぐ稜線r1〜r3が形成されることになるので、このことからも傾斜面112aにおける結晶成長が抑制されることになる。そのため、サファイア基板10のc面上に凸部11が形成されている場合、結晶成長面の中に結晶成長抑制面が存在する状態で、結晶成長の際に窒化物半導体結晶が三次元成長する。
窒化物半導体はサファイア基板10との格子定数差により転位が発生するため、サファイア基板10の表面に直接またはバッファ層20を介して成長させた部分は多数の転位を含有する。しかし、前記した結晶成長抑制面(傾斜面112a)を覆うように横方向に結晶成長するときには新たな転位はほとんど発生しない。そのため、このような窒化物半導体を凸部11上で接合するように横方向にも成長させると、傾斜面112aからの成長が極めて小さいので、適切に凸部11に沿って結晶成長がなされることになる。その結果、凸部11から新たな転位の発生を抑制でき、また、窒化物半導体の成長方向に伸びる転位を凸部11上に集束させることができるため、表面に現れる転位が減少する。これにより、半導体層30の転位密度が減少して、結晶性が向上するため、発光効率を向上させることができる。
なお、サファイア基板10上の凸部11は、前記したような結晶性の向上効果の他にも、窒化物半導体素子1内部において横方向に伝搬する光を当該凸部11で反射して縦方向に伝搬させることで、窒化物半導体素子1の光取り出し効率を改善する効果も奏する。
次に、図1に示すように、バッファ層20は、サファイア基板10と当該サファイア基板10上に成長させる窒化物半導体との格子定数差を緩衝させるためのものである。バッファ層20は、サファイア基板10と半導体層30との間に形成されている。このバッファ層20は例えばAlNで構成される。バッファ層20は、後記するように、窒化物半導体素子用基板の製造方法のバッファ層形成工程において、例えば所定条件下でスパッタリングを行うことで形成することができる。
半導体層30は、窒化物半導体素子1における発光部を構成するものである。半導体層30は、図1に示すように、サファイア基板10上にバッファ層20を介して形成されており、n型半導体層31、活性層32およびp型半導体層33が下からこの順に積層された構造を有している。
半導体層30は、GaN,AlNもしくはInN,またはこれらの混晶であるIII−V族窒化物半導体(InXAlYGa1-X-YN(0≦X,0≦Y,X+Y≦1))から構成される。III族元素は、一部または全部にBを用いてもよく、V族元素は、Nの一部をP,As,Sbで置換した混晶であってもよい。
以上のような構成を備える窒化物半導体素子1は、サファイア基板10のc面上に底面が円形状で先端が三角錐状の凸部11が形成されているため、当該サファイア基板10上に窒化物半導体を結晶成長させる際に、R面近似の結晶成長を抑制する面が露出されていることで、凸部11の傾斜面112aからの窒化物半導体の結晶成長がより確実に抑制される。その結果、横方向にも成長する窒化物半導体が凸部11上において適正に接合することができ、安定して良質な結晶性を得ることができる。なお、本実施形態において結晶性とは転位密度および配向性を指す。本実施形態によればその両方か少なくともいずれか一方が良い(転位密度であれば低い、配向性であれば高い)窒化物半導体を得ることができる。また、窒化物半導体素子1は、結晶成長が凸部11上で適正に接合して形成されていることから、転位が少なく発光効率を向上させることができる。
[窒化物半導体素子の製造方法]
以下、本発明の実施形態に係る窒化物半導体素子1の製造方法について、図4および図5を参照しながら説明する。なお、以下では、窒化物半導体素子1がLEDである場合の製造方法を説明する。
まず窒化物半導体素子基板の製造方法について説明する。窒化物半導体素子用基板の製造方法は、図4(a)および図4(b)に示すマスク工程と、図4(c)〜図4(f)に示す第1エッチング工程と、図4(g)および図4(h)に示す第2エッチング工程と、をこの順で行う。なお、図4において、左側の図と右側の図はそれぞれ同じ工程を示す断面図と斜視図であり、隣り合う左右の図は同じ工程について視点を変えて示している。
マスク工程は、サファイア基板10上にマスクを設ける工程である。マスク工程では、具体的には図4(a)および図4(b)に示すように、凸部11が形成されていない平板状のサファイア基板10のc面側の表面に例えばSiO2を成膜し、パターニングすることで複数の円形のマスクMを配置する。
第1エッチング工程は、サファイア基板10をエッチングする工程である。第1エッチング工程では、具体的には図4(c)〜図4(f)に示すように、マスクMが配置されたサファイア基板10をドライエッチングすることで、当該サファイア基板10のc面側の表面に、底面が円形状で全体が円錐状または半球状等のドーム状の凸部11を複数形成する。なお、マスクの材料としてエッチングされない材料を用いてエッチングを行う場合には、円形に開口したマスクを使用してエッチングを行うと、凸部11は円柱状となる。しかし、本実施形態ではマスクMとしてエッチングされる材料を用いることで、この第1エッチング工程において、サファイア基板10上のマスクMもエッチングされ、マスクMが上面だけでなく側面からも徐々にエッチングされ、マスクMの径が小さくなるため、サファイア基板10上に凸部11が円柱状ではなく半球状等のドーム状にエッチングされる。凸部11が柱状や錐台形状等の上面(c面)のある形状であると、上面から窒化物半導体が成長してしまうため、半球状等の上面のない形状であることが好ましい。
ドライエッチングの具体的な手法としては、例えば気相エッチング、プラズマエッチング、反応性イオンエッチング等を用いることができ、その際のエッチングガスとしては、例えばCl系、F系ガス、例えばCl2,SiCl4,BCl3,HBr,SF6,CHF3,C48,CF4等の他、不活性ガスのAr等が挙げられる。
第2エッチング工程は、第1エッチング工程の後にサファイア基板10をさらにエッチングする工程である。第2エッチング工程では、具体的には図4(g)および図4(h)に示すように、第1エッチング工程によって円錐状または半球状等のドーム状の凸部11が形成されたサファイア基板10をウェットエッチングすることで、凸部11の底面を円形状に維持したまま、円錐状または半球状等のドーム状の凸部11の先端側を三角錐状に形成する。
第2エッチング工程では、ウェットエッチングの過程で円錐状または半球状等のドーム状の凸部11の先端部からエッチングが進み、上部から三角錐状になるようにエッチングされる。サファイア結晶SCにおいてウェットエッチングを行うと、R面に近い面が出やすいため、この第2エッチング工程を経ることで、図4(h)に示すように、サファイア結晶SCのR面近似の面が上凸部112の傾斜面112aに露出され、凸部11の先端が三角錐状となる。
ウェットエッチングのエッチング溶液としては、例えばリン酸もしくはピロリン酸、またはそれらに硫酸を加えた混酸、あるいは水酸化カリウムを用いることができる。また、ウェットエッチングの条件としては、例えばエッチング液の温度を150°〜300°、浸漬時間を1分〜60分とすることが好ましい。つまり、第2エッチング工程では、ウェットエッチングにより、傾斜面112aが所望の範囲で露出されるようにしている。
次に窒化物半導体素子1の製造方法について説明する。窒化物半導体素子1の製造方法は、前記した窒化物半導体素子用基板の製造方法(図4参照)の後に、図5(a)に示すバッファ層形成工程と、図5(b)に示す半導体層成長工程と、をこの順で行う。なお、窒化物半導体素子1は、前記した窒化物半導体素子用基板の製造方法(図4参照)とは異なる方法により、例えば図4(g)および図4(h)に示すような複数の凸部11が形成されたサファイア基板10を予め準備して基板準備工程とし、その基板準備工程の後に、図5(a)に示すバッファ層形成工程と、図5(b)に示す半導体層成長工程と、をこの順で行っても構わない。
バッファ層形成工程は、サファイア基板10上にバッファ層20を形成する工程である。バッファ層形成工程では、具体的には図5(a)に示すように、凸部11が形成されたサファイア基板10上に、例えばスパッタリングによってバッファ層20を形成する。
半導体層成長工程は、サファイア基板10の凸部11が形成された側の面上に半導体層30を成長させて発光素子構造を形成する工程である。半導体層成長工程では、具体的には図5(b)に示すように、バッファ層20を介して、凸部11が形成されたサファイア基板10のc面側の表面にn型半導体層31を結晶成長させる。続いて、n型半導体層31の上に活性層32を成長させ、さらにp型半導体層33を成長させ、活性層32を含む発光素子構造を形成する。なお、凸部11上で接合するまでは意図的に不純物を添加しないアンドープの窒化物半導体層を成長させ、その後、n型不純物を添加してn型の窒化物半導体層を成長させてもよい。また、凸部11上で接合される半導体層30は、GaNからなることが好ましい。また、発光素子構造に代えて、電界効果トランジスタ等の他の素子構造を形成することもできる。
以上の工程を経ることで、図5(b)に示すような窒化物半導体素子1を製造することができる。次に、窒化物半導体素子1が半導体発光素子(LEDチップ)である場合の具体例を、図5(c)および図5(d)に示す。図5(c)および図5(d)に示す窒化物半導体素子1Aは、凸部11を有するサファイア基板10と、その上に設けられたn型半導体層31、活性層32、p型半導体層33を有しており、部分的にn型半導体層31が露出されてn電極40が設けられ、p型半導体層33の表面に透明電極50およびp電極60が設けられている。これらの電極は、前記した半導体層成長工程の後に電極形成工程を行うことで形成することができる。すなわち、まずドライエッチング等によってp型半導体層33および活性層32の一部領域を除去してn型半導体層31の一部を露出させる。次に、露出させたn型半導体層31上にn電極40を形成し、p型半導体層33上に透明電極50を形成し、透明電極50上にp電極60を形成することで、図5(c)および図5(d)に示すような窒化物半導体素子1Aを製造することができる。なお、前記した半導体層成長工程の後に、前記した発光素子構造およびサファイア基板10を分割し、素子に個片化する個片化工程を含んでよい。このとき、電極形成工程は、半導体層成長工程の後であって個片化工程の前に行われる。
このように、窒化物半導体素子1の製造方法は、サファイア基板10のc面側の表面に、底面が円形状で、先端に結晶成長を抑制するR面近似の面からなる三角錐状の上凸部112を有する凸部11を形成することで、当該サファイア基板10上に窒化物半導体を結晶成長させる際に、凸部11の傾斜面112aからの窒化物半導体の結晶成長をより確実に抑制することができる。その結果、サファイア基板10の平坦面から横方向にも結晶成長しながら窒化物半導体が凸部11上に進行するときに、傾斜面112aに結晶成長した窒化物半導体による成長の阻害が発生しにくい。このため、平坦面から結晶成長した窒化物半導体が凸部11上で適正に接合しやすく、安定して良質な結晶性を得ることができる。
なお、本発明に係るサファイア基板10の効果をより詳細に確認するために、サファイア基板10上における凸部11と結晶成長との関係について、図6および図7を参照しながら説明する。ここで、図6および図7は、前記した窒化物半導体素子1の製造方法の半導体層成長工程における、成長途中の窒化物半導体を示している。
図6(a)および図6(b)に示すように、凸部11が形成されたサファイア基板10上にバッファ層20を介して窒化物半導体を結晶成長させると、凸部11の傾斜面112aが結晶成長抑制面の役割を果たすため、窒化物半導体は結晶成長抑制面(傾斜面112a)からは成長しにくく、主に結晶成長面(基板上面10a)から成長する。なお、前記したように、結晶成長抑制面はサファイア結晶SCのR面に近い面であり、結晶成長面はサファイア結晶SCのc面である(図2参照)。
より具体的には、図7(a)および図7(b)に示すように、凸部11の傾斜面112aに隣接する部分には若干の窒化物半導体30aが成長するものの、ほとんどの領域では成長しない。そのため、このまま結晶成長を進めると、基板上面(結晶成長面)から成長した窒化物半導体結晶が三次元成長し、傾斜面112a(結晶成長抑制面)を覆うように横方向にも結晶成長して、図1に示すような半導体層30が形成されることになる。このように、サファイア基板10上に凸部11の傾斜面112aを形成することで、サファイア基板10のc面からの横方向成長を妨害せず、結晶性を向上させることができる。
なお、凸部11の全体の高さに占める上凸部112の範囲は、凸部11の傾斜面112aに結晶成長する部分がサファイア基板10のc面からの窒化物半導体の横方向成長を著しく妨害しない程度であればよく、上凸部112の範囲が全体の高さの20%以上を占めることで、凸部11の傾斜面112aからの結晶成長をより抑制することができると考えられる。サファイア基板10のc面からの窒化物半導体の横方向成長を妨害しないのであれば、上凸部112は全体の高さの10%以上とすることが好ましく、20%以上がさらに好ましい。また、凸部11からの結晶成長をより確実に抑制するために、上凸部112を全体の50%以上にする構成としても構わない。また、凸部11の底面形状を円形に維持するために、上凸部112を全体の高さの80%以下とすることが好ましい。ここで、上凸部112の範囲の調整は、前記した第2エッチング工程におけるウェットエッチングの温度と浸漬時間を調整することで行うことができる。また、ウェットエッチングの溶液を調整することでも上凸部112の範囲の調整を行うことができる。
以上、本発明に係る窒化物半導体素子およびその製造方法について、発明を実施するための形態により具体的に説明したが、本発明の趣旨はこれらの記載に限定されるものではなく、特許請求の範囲の記載に基づいて広く解釈されなければならない。また、これらの記載に基づいて種々変更、改変等したものも本発明の趣旨に含まれることはいうまでもない。
1,1A 窒化物半導体素子
10 サファイア基板(窒化物半導体素子用基板)
10a 基板上面(結晶成長面)
11 凸部
111 下凸部
112 上凸部
112a 傾斜面(結晶成長抑制面)
20 バッファ層
30 半導体層
30a 窒化物半導体
31 n型半導体層
32 活性層
33 p型半導体層
40 n電極
50 透明電極
60 p電極
M マスク
SC サファイア結晶

Claims (7)

  1. サファイア基板のc面側の表面にマスクを設けてドライエッチングすることで、底面が円形状の凸部を複数形成する第1エッチング工程と、
    前記凸部が形成された前記サファイア基板をウェットエッチングすることで、前記凸部の底面を円形状に維持したまま先端を三角錐状に形成する第2エッチング工程と、
    前記サファイア基板の、底面が円形状であり先端が三角錐状である前記凸部が形成された側の面上に窒化物半導体からなる半導体層を成長させる半導体層成長工程と、
    を含む窒化物半導体素子の製造方法。
  2. 前記第2エッチング工程は、前記凸部のうち三角錐状に形成される部分である上凸部の高さが前記凸部全体の高さの10%以上を占めるように、前記サファイア基板をウェットエッチングする請求項1に記載の窒化物半導体素子の製造方法。
  3. 前記第1エッチング工程は、前記凸部の形状が円錐状またはドーム状になるようにドライエッチングする請求項1または請求項2に記載の窒化物半導体素子の製造方法。
  4. 底面が円形状で先端は頂点から3つの稜線が伸びた三角錐状であり、かつ前記稜線は上面視においてm軸方向に伸びている凸部を、c面側の表面に複数形成したサファイア基板を準備する基板準備工程と、
    前記サファイア基板の、底面が円形状であり先端が三角錐状である前記凸部が形成された側の面上に窒化物半導体からなる半導体層を成長させる半導体層成長工程と、
    を含む窒化物半導体素子の製造方法。
  5. 前記半導体層成長工程の前に、前記サファイア基板の前記凸部が形成された側の面上にバッファ層を形成するバッファ層形成工程を行う請求項1から請求項4のいずれか一項に記載の窒化物半導体素子の製造方法。
  6. c面側の表面に、底面が円形状であり、先端は頂点から3つの稜線が伸びた三角錐状であり、かつ前記稜線は上面視においてm軸方向に伸びている凸部が複数形成されたサファイア基板と、
    前記サファイア基板の、底面が円形状であり先端が三角錐状である前記凸部が形成された面上に設けられた窒化物半導体からなる半導体層と、
    を備える窒化物半導体素子。
  7. 前記凸部のうち前記稜線が存在する部分である上凸部の高さは、前記凸部全体の高さの10%以上を占める請求項6に記載の窒化物半導体素子。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6248786B2 (ja) * 2014-04-25 2017-12-20 日亜化学工業株式会社 窒化物半導体素子およびその製造方法
JP6415909B2 (ja) * 2014-09-17 2018-10-31 住友化学株式会社 窒化物半導体テンプレートの製造方法
JP6436694B2 (ja) * 2014-09-17 2018-12-12 住友化学株式会社 窒化物半導体テンプレートの製造方法
JP6375890B2 (ja) * 2014-11-18 2018-08-22 日亜化学工業株式会社 窒化物半導体素子及びその製造方法
JP6245239B2 (ja) * 2015-09-11 2017-12-13 日亜化学工業株式会社 半導体レーザ素子の製造方法
CN115351886A (zh) * 2015-10-16 2022-11-18 圣戈本陶瓷及塑料股份有限公司 具有复杂几何形状的透明陶瓷和其制造方法
DE102018116783A1 (de) * 2017-09-29 2019-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitersubstrat und Verfahren zum Fertigen von diesem
US20190103267A1 (en) * 2017-09-29 2019-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor substrate and method of manufacturing thereof
JP2019176124A (ja) * 2018-03-26 2019-10-10 日亜化学工業株式会社 半導体装置の製造方法、及び、半導体装置
US10600825B2 (en) * 2018-05-21 2020-03-24 Shenzhen China Star Optoelectronics Technology Co., Ltd. Manufacturing method for TFT array substrate and TFT array substrate
CN113921662B (zh) * 2021-09-29 2024-03-12 广东中图半导体科技股份有限公司 一种图形化复合衬底、制备方法及led外延片

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6531719B2 (en) * 1999-09-29 2003-03-11 Toyoda Gosei Co., Ltd. Group III nitride compound semiconductor device
JP5965095B2 (ja) * 1999-12-03 2016-08-10 クリー インコーポレイテッドCree Inc. 内部および外部光学要素による光取出しを向上させた発光ダイオード
JP4055503B2 (ja) * 2001-07-24 2008-03-05 日亜化学工業株式会社 半導体発光素子
EP1667241B1 (en) * 2003-08-19 2016-12-07 Nichia Corporation Semiconductor light emitting diode and method of manufacturing the same
JP4637781B2 (ja) * 2006-03-31 2011-02-23 昭和電工株式会社 GaN系半導体発光素子の製造方法
JP5082752B2 (ja) * 2006-12-21 2012-11-28 日亜化学工業株式会社 半導体発光素子用基板の製造方法及びそれを用いた半導体発光素子
JP4908381B2 (ja) * 2006-12-22 2012-04-04 昭和電工株式会社 Iii族窒化物半導体層の製造方法、及びiii族窒化物半導体発光素子、並びにランプ
JP5267462B2 (ja) 2007-08-03 2013-08-21 日亜化学工業株式会社 半導体発光素子及びその製造方法
WO2009139376A1 (ja) * 2008-05-14 2009-11-19 昭和電工株式会社 Iii族窒化物半導体発光素子の製造方法及びiii族窒化物半導体発光素子、並びにランプ
US8633501B2 (en) * 2008-08-12 2014-01-21 Epistar Corporation Light-emitting device having a patterned surface
KR101103882B1 (ko) * 2008-11-17 2012-01-12 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
WO2011027679A1 (ja) 2009-09-07 2011-03-10 エルシード株式会社 半導体発光素子
US8765501B2 (en) * 2010-03-01 2014-07-01 Applied Materials, Inc. Formation of group III-V material layers on patterned substrates
EP3352229A1 (en) * 2010-06-28 2018-07-25 Nichia Corporation Sapphire substrate and nitride semiconductor light emitting device
KR101671793B1 (ko) * 2010-07-01 2016-11-04 삼성전자주식회사 반도체 발광소자 및 그 제조방법
JP5635832B2 (ja) * 2010-08-05 2014-12-03 スタンレー電気株式会社 半導体発光装置
TWI429030B (zh) * 2011-05-16 2014-03-01 Sino American Silicon Prod Inc 發光二極體基板與發光二極體
JP5726640B2 (ja) * 2011-05-27 2015-06-03 株式会社東芝 窒化物半導体素子及び窒化物半導体層成長用基板
JP5724819B2 (ja) * 2011-10-17 2015-05-27 日立金属株式会社 窒化物半導体成長用基板及びその製造方法、窒化物半導体エピタキシャル基板、並びに窒化物半導体素子
JP2014056879A (ja) * 2012-09-11 2014-03-27 Rohm Co Ltd 半導体発光素子
TWM459528U (zh) * 2013-02-26 2013-08-11 Phecda Technology Co Ltd 發光元件基板以及發光元件
TWM469625U (zh) * 2013-02-26 2014-01-01 Phecda Technology Co Ltd 發光元件基板以及發光元件
TWM460410U (zh) * 2013-02-26 2013-08-21 Phecda Technology Co Ltd 發光元件基板以及發光元件
TWI543395B (zh) * 2013-04-01 2016-07-21 中國砂輪企業股份有限公司 圖案化光電基板及其製作方法
JP6183189B2 (ja) * 2013-12-02 2017-08-23 日亜化学工業株式会社 発光素子の製造方法
JP6248786B2 (ja) * 2014-04-25 2017-12-20 日亜化学工業株式会社 窒化物半導体素子およびその製造方法

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