JP6183189B2 - 発光素子の製造方法 - Google Patents

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Description

本発明は、発光素子の製造方法に関する。
近年、ＬＥＤ（発光ダイオード）素子はその適用用途の拡大に伴い、より高輝度化が求められている。このため、半導体層と接するサファイア基板の表面に、半導体層内を水平方向に伝播する光を素子外に取り出すことが可能な凸部を設けることが提案されている（例えば特許文献１及び特許文献２参照）。
また、ＬＥＤ素子をウエハから個片化する際の分割方法としては、レーザ光を対象となる部材（例えばサファイア基板）の表面又は内部に集光して分割するための起点となる変質部を形成した後、ウエハに外力を加えることにより変質部から割り溝やクラックを生じさせてウエハを割断する、レーザスクライブ（レーザダイシング）技術がある（特許文献３参照）。
特開２００８−１７７５２８号公報 特開２０１２−１６０５０２号公報 特開２００８−０９８４６５号公報
このようなＬＥＤ素子においては、レーザスクライブに用いるレーザ光によって、半導体層が損傷し、素子特性が劣化する場合がある。このようなレーザ光照射による半導体層への影響は、レーザ出力を抑えたり、レーザ照射回数を減らす事により抑制できるが、その反面、タクトタイムが増大したり、ウエハ分割時の未割断箇所の発生や分割後の素子の形状不均一などが原因となり歩留りが悪化する傾向にある。また、ウエハの厚みが厚いほど、ウエハの分割に必要なレーザ出力や照射回数も増大するため、半導体層が損傷するリスクが高まる。
本発明の実施形態の発光素子の製造方法は、第１の主面及び第２の主面を有する基板であって、第１の主面において複数の凸部及び凸部間を接続する谷部が設けられた基板と、第１の主面側に設けられた半導体構造と、を有するウエハを準備する工程と、第１分割予定線及び第２分割予定線に沿って第２の主面側からレーザ光を照射するレーザスクライブによってウエハを分割し、複数の発光素子を得る工程と、を備え、凸部は、複数の頂点を有する多角形状の底面と、頂点から伸びる稜線と、稜線間を繋ぐ側面と、を有する錐体状又は錐台状であり、谷部において複数の凸部のうち隣接する凸部の一側面によって囲まれる領域である包囲領域が、凸部の周囲に複数存在するように、凸部は規則的に配置されており、第１分割予定線及び第２分割予定線は、１つの凸部の周囲に存在する複数の包囲領域の中心をそれぞれ結ぶ直線と交差する方向に伸びる線である。
また、本発明の別の実施形態の発光素子の製造方法は、 第１の主面及び第２の主面を有する基板であって、第１の主面において複数の凸部及び凸部間を接続する谷部が設けられた基板と、第１の主面側に設けられた半導体構造と、を有するウエハを準備する工程と、第１分割予定線及び第２分割予定線に沿って第２の主面側からレーザ光を照射するレーザスクライブによってウエハを分割し、複数の発光素子を得る工程と、を備え、凸部は、円形状の底面と、底面に接続された側面と、を有する円錐状又は円錐台状であり、谷部において複数の凸部のうち隣接する凸部によって囲まれる領域である包囲領域が、凸部の周囲に複数存在するように、凸部は規則的に配置されており、包囲領域の中心と凸部との最短距離は、凸部の底面の半径よりも小さく、第１分割予定線及び第２分割予定線は、１つの凸部の周囲に存在する複数の包囲領域の中心をそれぞれ結ぶ直線と交差する方向に伸びる線である。
本発明の発光素子の製造方法によれば、半導体層の損傷が連続して発生することを抑制でき、歩留りを向上させることができる。
図１は、実施形態１の工程を説明する模式的な平面図である。 図２は、図１のＡ−Ａ線における断面図である。 図３は、図２の囲み部の拡大図である。 図４は、実施形態１における凸部の配置の一例を示す平面図である。 図５は、実施形態１における凸部の形状の一例を示す斜視図である。 図６は、実施形態１の工程を説明する模式的な平面図である。 図７は、図６のＢ−Ｂ線における断面図である。 図８は、図６のＣ−Ｃ線における断面図である。 図９は、実施形態１における凸部の配置の一例を示す平面図である。 図１０は、実施形態１における凸部と第１分割予定線及び第２分割予定線の関係の一例を示す平面図である。 図１１は、実施形態１の工程を説明する模式的な平面図である。 図１２は、図１１のＤ−Ｄ線における断面図である。 図１３は、従来構造の一例を示す平面図である。 図１４は、図１３のＥ−Ｅ線における断面図である。 図１５は、図１３の囲み部の拡大図である。 図１６は、凸部の変形例１を示す平面図である。 図１７は、凸部の変形例２を示す平面図である。 図１８は、実施形態２における凸部の配置の一例を示す平面図である。 図１９は、実施形態２における凸部と第１分割予定線及び第２分割予定線の関係の一例を示す平面図である。
本発明の実施形態における発光素子の製造方法は、第１の主面及び第２の主面を有する基板であって、第１の主面において複数の凸部及び凸部間を接続する谷部が設けられた基板と、第１の主面側に設けられた半導体構造と、を有するウエハを準備する工程と、第１分割予定線及び第２分割予定線に沿って第２の主面側からレーザ光を照射するレーザスクライブによってウエハを分割し、複数の発光素子を得る工程と、を備える。そして、谷部において、複数の凸部のうち隣接する凸部によって囲まれる領域である包囲領域が、凸部の周囲に複数存在するように、凸部が規則的に配置されており、第１分割予定線及び第２分割予定線は、１つの凸部の周囲に存在する複数の包囲領域の中心をそれぞれ結ぶ直線と交差する方向に伸びる線である。これによって、レーザスクライブによる半導体構造の損傷を低減することができる。また、１つの発光素子内で連続して半導体構造が損傷することを抑制できるため、歩留りを向上させることができる。
以下、図面を参照して、詳細に説明する。以下に示す各実施形態は、本発明の技術思想を具体化するための方法を例示するものであって、本発明を以下の実施形態に特定するものではない。さらに以下の説明において、同一の名称、符号については同一もしくは同質の部材を示しており、詳細説明を適宜省略する。
［実施形態１］
（ウエハ準備工程）
まず、図１〜図３に示すように、基板１１と、基板１１の一主面側に設けられた半導体構造１２を有するウエハ１０を準備する。図１は、本実施形態の工程を説明する模式的な平面図であり、ウエハ１０の一部を拡大した図である。図２は、図１のＡ−Ａ線における断面図であり、図３は、図２において楕円で囲んだ部分の拡大図である。図２及び図３に示すように、基板１１は、第１の主面１１ａと第２の主面１１ｂを有し、基板１１の第１の主面１１ａには、複数の凸部１３と凸部１３間を接続する谷部１４が設けられている。本実施形態では、後述する分割予定線が凸部１３の配列された方向からずれるため、図３のように分割予定線と平行な方向（発光素子４０の発光部４０ａと平行な方向）に沿って断面視した場合には、凸部１３の形状やサイズが不揃いなものとして観察される。
図４に示すように、本実施形態では、すべての凸部１３が同じ形状且つ同じサイズで形成されており、これらが規則的に配置されている。図４は、基板１の第１の主面１１ａの一部を拡大した図であり、凸部１３の配置の一例を示す平面図である。図５に示すように、実施形態１の凸部１３は、錐体状又は錐台状である。図５は、実施形態１における凸部１３の形状の一例を示す斜視図である。凸部１３は、複数の頂点１３ａを有する多角形状の底面１３ｂと、頂点１３ａから伸びる稜線１３ｃと、稜線１３ｃ間を繋ぐ側面１３ｄを有する。
谷部１４には、複数の凸部１３のうち隣接する凸部１３の一側面によって囲まれる領域である包囲領域１５がある。ここで、囲まれるとは、少なくとも３つの凸部１３の側面で包囲されることを指す。包囲領域１５は、凸部１３の周囲に複数存在する。図４では、一例として包囲領域１５を正三角形で示し、その中心を包囲領域の中心１５ａとした。包囲領域の中心１５ａは、包囲領域１５を囲む複数の凸部１３の中心をそれぞれ結んで成る図形の中心として特定することもできる。
（ウエハ分割工程）
次に、図６〜図８に示すように、第１分割予定線２１及び第２分割予定線２２に沿って第２の主面１１ｂ側からレーザ光３０を照射してレーザスクライブを行う。これによって、図９及び図１０に示すように、ウエハ１０を分割して複数の発光素子４０を得る。
図６は、本実施形態の工程を説明する模式的な平面図であり、図７は、図６のＢ−Ｂ線における断面図であり、図８は、図６のＣ−Ｃ線における断面図である。レーザスクライブでは、図７に示すように、第１分割予定線２１に沿ってレーザ光３０を照射することにより、基板１１に複数の第１変質部５１を形成し、図８に示すように、第２分割予定線２２に沿ってレーザ光３０を照射することにより、基板１１に複数の第２変質部５２を形成する。
第１分割予定線２１及び第２分割予定線２２は、１つの凸部１３の周囲に存在する複数の包囲領域１５の中心１５ａをそれぞれ結ぶ直線と交差する方向に伸びる線である。まず、図９に、凸部１３の配置の一例を平面図で示す。図９に示すように、１つの凸部１３の周囲には、包囲領域の中心１５ａが複数存在しており、これらをそれぞれ直線６１で結ぶことができる。そして、直線６１のいずれとも交差する方向に伸びる線を、第１分割予定線２１及び第２分割予定線２２として設定する。その一例を図１０に示す。図１０は、凸部１３と第１分割予定線２１及び第２分割予定線２２の関係の一例を示す平面図である。図１０において、第１分割予定線２１及び第２分割予定線２２は太線で示し、直線６１は細線で示す。この例では、包囲領域の中心１５ａを結ぶ直線６１が伸びる方向は６方向ある。図１０では、その６方向を１つの中心１５ａから伸びる直線６１として示している。図１０に示すように、第１分割予定線２１及び第２分割予定線２２は、直線６１のいずれとも交差する線である。なお、図１０では、凸部１３の位置を円で示している。
第１分割予定線２１及び第２分割予定線２２に沿ったレーザスクライブによって、図１１及び図１２に示すように、ウエハ１０を分割して複数の発光素子４０を得る。図１１は、本実施形態の工程を説明する模式的な平面図であり、図１２は、図１１のＤ−Ｄ線における断面図である。具体的には、第１変質部５１及び第２変質部５２に沿ってブレイキング等を行うことにより、ウエハ１０を分割することができる。基板１１の厚みやレーザ光３０の照射条件によっては、第１変質部５１及び／又は第２変質部５２を形成した際に基板１１が完全に分割されることがある。
以上の発光素子４０の製造方法によって、歩留りを向上させることができる。これについて、以下に詳しく述べる。
レーザスクライブでは、例えば、半導体構造１２が設けられた第１主面１１ａとは反対の側である第２主面１１ｂ側からレーザ光３０を照射する。これは、レーザ光３０の照射による半導体構造１２の損傷を避けるためである。しかし、この場合にも、半導体構造の端部に損傷がみられることがあった。その一例を図１３〜図１５に示す。図１３は、従来構造の一例を示す平面図であり、図１４は、図１３のＥ−Ｅ線における断面図であり、図１５は、図１３の囲み部の拡大図である。図１３〜図１５に示す従来構造の発光素子１４０は、基板１１１上に、ｎ型窒化物半導体層１１２ａ、発光層１１２ｂ、ｐ型窒化物半導体層１１２ｃが順に形成された半導体構造１１２を有する。レーザスクライブにおけるレーザ光の焦点位置は、基板１１１の下面寄りに設定されており、その位置に変質部１５１が形成される。また、基板１１１の上面には複数の凸部１１３が規則的な配置で設けられている。凸部１１３は図１５において破線で示す。
本発明者は、半導体構造１１２の損傷の傾向について調査するために、レーザ光の出力の高い損傷が発生しやすい条件でウエハにレーザ光を照射し、損傷が発生したウエハを観察した。その結果、本発明者は、損傷の位置と凸部１１３の配置の間に規則性があることを見出した。
典型的な例を図１５に示す。図１５に示すように、レーザスクライブによって生じた損傷痕１９０（黒色で示す）は、凸部１１３に囲まれた部分の直上に半導体構造１１２の端面がある場合に、際立って多く発生していた。凸部１１３の配置に沿って分割線を設定した従来構造の発光素子１４０において、損傷痕１９０が連続して発生しているのは、凸部１１３に囲まれた部分と半導体構造１１２の端面が一致する箇所が連続しているためであると考えられる。このような損傷が生じた発光素子１４０は、リークや低電圧破壊などを引き起こすことがある。量産工程においては、逆方向電流の検査によって規定値を超えるものを検出し、不良品として除外する。損傷箇所が増えるほど逆方向電流も増大する傾向にある。このため、図１５に示すように１つの発光素子１４０内に多数の損傷が生じた場合には、不良品となる可能性が極めて高い。なお、ここで示す半導体構造１１２の端面は、図１４に示すように、活性層１１２ｂ及びｐ型窒化物半導体層１１２ｃの端面である。特に、Ｍｇを含有したｐ型窒化物半導体層１１２ｃが損傷しやすい傾向にある。このような半導体構造１１２の損傷は、例えば、光学顕微鏡による外観観察や、フォトルミネッセンス（ＰＬ）強度測定、エミッション顕微鏡によるホットエレクトロン発光解析などによって確認することができる。
凸部１１３に囲まれた部分と半導体構造１１２の端面が一致する箇所において損傷が発生しやすい理由は、以下のとおりであると考察される。
レーザ光は、基板１１１の下面から照射され、変質部１５１が形成される位置を焦点位置として集光されるが、このとき、光は焦点位置から半導体構造１１２側へ向かって拡散する。基板１１１は例えばサファイア基板であり、基板１１１から半導体構造１１２へ進入する光は、それらの屈折率差によって凸部１１３の側面で屈折する。このため、基板１１１からの光は、凸部１１３に囲まれた部分の直上に集中しやすい。また、レーザ光を照射する際には、粘着シート等に半導体構造１１２を貼りつけるが、粘着シートの糊層と半導体構造１１２の端面の間には隙間ができやすい。通常、このような隙間は外気とほぼ同じであり、隙間を取り囲む糊層と半導体構造１１２はそれよりも屈折率が高い。屈折率の高い糊層及び半導体構造１１２の表面では臨界角反射が発生するので、このため、半導体構造１１２の端面付近に光が集中しやすいとも考えられる。
以上のことから、凸部１１３に囲まれた部分の直上に半導体構造１１２の端面が配置された場合には、半導体構造１１２の端面付近に極めて光が集中しやすく、これによって、半導体構造１１２の損傷が引き起こされやすいものと考えられる。特に、錐体状又は錐台状の凸部１３の場合には、サファイア基板１１からの光が主に側面１３ｄから出射されるため、側面１３ｄに囲まれた部分に光が集中しやすいと考えられる。
そこで、本実施形態では、上述したとおり、凸部１３に囲まれた部分と半導体構造１２の端面が一致する箇所が連続しないように、凸部１３に囲まれた包囲領域１５の中心１５ａを結ぶ直線６１と交差する方向に沿って第１分割予定線２１及び第２分割予定線２２を設定する。第１分割予定線２１及び第２分割予定線２２は、発光部４０ａの側面と、つまり、半導体構造１２の端面と、大部分においてほぼ平行に設けられる。このため、包囲領域の中心１５ａを結ぶ直線６１が伸びる方向、つまり包囲領域の中心１５ａが最短距離で連続する方向を避けてレーザスクライブを行うことで、半導体構造１２が損傷しやすい箇所が連続しないようにでき、損傷の連続的な発生を防止することできる。これにより、図１５に示すように半導体構造１２が損傷しやすい箇所が連続する場合と比較して、半導体構造１２に損傷が発生する確率を低減することができる。また、半導体構造１２に損傷が生じたとしても、１つの発光素子４０内で損傷が連続して発生しにくいため（つまり、損傷の発生箇所がウエハ内の特定の領域に集中することなく分散されるため）、発光素子４０の逆方向電流の増大を抑制することができ、歩留りを向上させることができる。
実施形態１の発光素子の製造方法において用いる各部材について、以下、詳細に説明する。後述する実施形態２においても、凸部の形状以外は同様の部材を用いてよい。
（基板１１）
基板１１として、半導体構造１２を成長可能な成長用基板を用いることができる。半導体構造１２が窒化物半導体であれば、基板１１の材料は、結晶構造が六方晶系であるものが好ましい。また、凸部１３によって特定の箇所に光が集中する問題は、基板１１が半導体構造１２と異なる材料からなる場合に発生しやすいと考えられる。このような異種基板としては、典型的にはサファイアが挙げられる。例えば、Ｃ面を主面とするサファイア基板を用いる。この場合、凸部１３が形成される前の主面がＣ面であって、凸部１３の形成後は谷部１４の底面や凸部１３の上面などの平坦な面にＣ面が現れる。
基板１１がＣ面を主面とするサファイア基板である場合、第１分割予定線２１及び第２分割予定線２２の両方がサファイア基板のＡ面及びＭ面の両方と交差するように凸部１３を配置することが好ましい。基板１１の分割面がＡ面及びＭ面と一致しないようにすることで、分割面が傾斜しにくくできる。基板１１の側面の主面に対する角度が垂直に近づくことで、分割する際の切りしろ（ストリート幅）を小さくでき、１つのウエハからより多くの発光素子を得ることができる。この場合、第１分割予定線２１及び第２分割予定線２２は、それぞれ、Ａ面及びＭ面との交差角度の最小値が１度以上１５度以下であることが好ましい。最小の交差角度を１５度付近に設定すれば、第１分割予定線２１及び第２分割予定線２２をＡ面とＭ面の中間位置に配置することができる。このため、実際のレーザスクライブ位置が第１分割予定線２１及び第２分割予定線２２からずれた場合であっても、割断した面がＡ面又はＭ面と一致しにくい。例えば、発光素子４０の側面の、Ａ面との最小の交差角度及びＭ面との最小の交差角度をそれぞれ１０〜１５度の間とする。基板１１はその主面にオフアングルを有していてもよい。基板１１の厚みは特に限定されないが、レーザ光３０の照射により過度に破壊されることなく、且つ確実に分割することを考慮すると、４０〜２００μｍ程度であることが適している。レーザスクライブの際にこのような厚み範囲となっていればよく、例えば、半導体構造１２を成長させた後で研磨等により基板１１を薄くすることで上述の厚み範囲としてもよい。
（半導体構造１２）
半導体構造１２は、例えば窒化物半導体からなる。具体的には、有機金属気相成長法（ＭＯＣＶＤ）等により、基板１１上にＩｎＸＡｌＹＧａ１−Ｘ−ＹＮ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ≦１）からなる半導体層を複数積層したものを用いることができる。図１〜図３に示すように、半導体構造１２は、基板１１の側から順に、第１導電型半導体層１２ａ（例えばｎ型半導体層）と、発光層１２ｂと、第２導電型半導体層１２ｃ（例えばｐ型半導体層）と、を有する。
基板１１が絶縁性である場合は、その一部領域において、第２導電型半導体層１２ｃ及び発光層１２ｂが除去されて第１導電型半導体層１２ａが露出されることで、第１導電型半導体層１２ａ及び第２導電型半導体層１２ｃにそれぞれ第１電極１６及び第２電極１７が形成される。第１電極１６及び第２電極１７は、積層膜ＩＴＯ等の透明導電性酸化物、Ｗ、Ａｌ、Ｔｉ、Ｃｒ、Ｒｈ、Ｐｔ、Ａｕ、Ｎｉ等の金属又は合金の単層又は多層で形成することができる。これらの電極１６，１７や半導体構造１２の表面を被覆するＳｉＯ２膜等の保護膜を設けてもよい。なお、半導体構造１２の厚みは、通常、基板１１よりも小さく、例えば３μｍ〜２０μｍ程度である。
第１分割予定線２１及び第２分割予定線２２は、個片化時の損傷を避けるために、通常、発光部４０ａ以外の領域のみ、つまり発光層１２ｂが存在しない領域のみを通過する線として設定する。このような領域は、例えば、第１導電型半導体層１２ａが露出した領域や基板１１が露出した領域である。
（凸部１３）
基板１１の表面には凸部１３が設けられる。凸部１３により半導体構造１２内を伝播する光の一部が凸部１３の表面で反射されて伝播方向が変化するため、光の取り出し効率を向上させることができる。凸部１３は、基板１１の表面の一部を除去することにより形成することができる。具体的には、適当な形状のマスクパターンを用いて、凸部となる部分以外をドライエッチング又はウェットエッチング等のエッチングにより除去する方法が挙げられる。例えば、多角形形状のマスクを用いてウェットエッチングをすると、多角形の辺に相当する部分が外側に湾曲した形状となり、多角形近似形状を容易に形成することができる。
図４に示すように、凸部１３は、例えば、三角格子の各格子点に対応する位置に配置される。三角格子は三角形の単位格子が二次元的に配置されたものである。三角格子の格子線は、隣接する格子点を結ぶ線であり、単位格子の辺を構成する線である。図４に示す例では、単位格子は正三角形である。このように配置した凸部１３によって、光の取り出し効率をさらに向上させることができる。なお、凸部１３を繋ぐ谷部１４は平坦な面であることが好ましい。
凸部１３の平面視形状（底面１３ｂの形状と等しい）は、多角形、又は、多角形の辺が曲線に置換された多角形近似形であることが好ましい。図４に示す凸部１３の平面視形状は、正三角形の辺が曲線に置換された、正三角形の近似形状である。三角形又はその近似形状の凸部１３は、上述した三角格子配置において高密度に配置しやすいため、光取り出し効率の向上の点から好ましい。凸部１３は、すべての凸部１３を同じ向きで配置してよい。また、最短距離で隣接する凸部１３は、平面視において、一方の凸部１３の稜線１３ｃの延長線上に、他方の凸部１３の側面１３ｄが位置するように配置すると、高密度に配置しやすい。例えば、図４に示すように、凸部１３の平面視形状が三角形状又はその近似形状である場合には、凸部１３の頂点１３ａが側面１３ｄに面するように整列させればよい。
凸部１３の底面１３ｂの形状は、三角形状、四角形状、又は六角形状であることが好ましい。ここで、三角形状等とは、三角形等の辺が曲線に置換された近似形状を含む。底面１３ｂを三角形状とした場合には、凸部１３は、三角錐状又は三角錐台状である。ここで、三角錐状又は三角錐台状とは、三角錐又は三角錐台の近似形状を含み、例えば、三角錐又は三角錐台の構成面や構成辺が曲面に置換された形状や、側面１３ｄの傾斜角度が途中で変化する形状などを採用することができる。角錐又は多角錐台の近似形状は、少なくとも稜線１３ｃを有する形状である。例えば、三角錐又は三角錐台の近似形状であれば、３つの稜線を有する。稜線１３ｃは直線に限らず、曲線であってもよい。
凸部の側面１３ｄは、平坦な面であることが適している。側面１３ｄが凹凸の少ない平らな面であれば、基板１１からの光は半導体構造１２に進入する際に散乱されにくく、特定の場所へ集光しやすいと考えられる。側面１３ｄは、例えば、倍率１万倍で観察したＳＥＭ像において凹凸が確認されない程度であればよい。また、多角形の角錐又は錐台の場合は、少なくとも稜線１３ｃが判別できる程度に側面１３ｄが平坦であることが好ましい。
凸部１３の形状の別の例を図１６及び図１７に示す。凸部１３は、図１６及び図１７に示す形状を底面とする錐体状又は錐台状で形成することができる。図１６は、凸部１３の変形例１を示す平面図であり、凸部１３の平面視形状（底面の形状）は正方形である。図１６に示すように、正方形の凸部１３の場合は、例えば正方格子状に配置することができる。この場合、４つの凸部１３の側面に囲まれた領域が包囲領域１５であり、その中心１５ａを結ぶ直線６１が伸びる方向が４方向ある。正方格子状の配置の場合は、包囲領域の中心１５ａと凸部１３の側面の距離が比較的大きくなるが、一方で、１つの包囲領域１５に面する凸部１３の側面の数を多くできる。
また、図１７は、凸部１３の変形例２を示す平面図であり、凸部１３の平面視形状は正六角形である。この例では、凸部１３を正三角格子状に配置しており、３つの凸部１３の側面に囲まれた領域が包囲領域１５である。包囲領域の中心１５ａを結ぶ直線６１が伸びる方向は６方向ある。１つの凸部１３を構成する側面の数が増えると、１つの側面から出射する光の強さが相対的に小さくなるため、１つの凸部１３の側面の数は、１０以下が好ましく、さらには６以下が好ましい。例えば、底面１３ｂの形状を、角数が１０以下や６以下の多角形又はその近似形状とすればよい。
凸部１３を高密度に配置すると、光取り出し効率が向上する一方で、包囲領域１５においてレーザ光３０が集中した際の光の強度が大きくなり、半導体構造１２が損傷しやすくなる。しかし、本実施形態の製造方法によれば、半導体構造１２の損傷による歩留りの低下を抑制することができるので、良好な歩留りを維持しながら、発光素子４０の光取り出し効率を向上させることができる。高密度配置と製造の容易性の兼ね合いから、凸部１３間の最短距離（谷部１４が最も狭くなる箇所の幅）は、０．２〜５μｍ程度、さらには０．２〜１μｍ程度が挙げられる。また、包囲領域の中心１５ａと凸部１３との最短距離は、１０μｍ以下、さらには０．２〜１０μｍ程度が挙げられる。また、包囲領域の中心１５ａと凸部１３との最短距離は、平面視で凸部１３の中心と包囲領域の中心１５ａを結ぶ直線において、凸部１３の中心から側面１３ｄまでの距離よりも小さいものとすることができる。
図１０に示すように、包囲領域１５の中心を結ぶ直線６１と第１分割予定線２１が交差する角度のうち最小の交差角度である第１角度θ１と、直線６１と第２分割予定線２２が交差する角度のうち最小の交差角度である第２角度θ２は、いずれも０より大きい。製造時のずれを考慮すると、第１角度θ１及び第２角度θ２は１度以上であることが好ましい。つまり、第１分割予定線２１及び第２分割予定線２２は、１つの凸部１３の周囲に存在する複数の包囲領域の中心１５ａをそれぞれ結ぶ直線６１と、１度以上で交差する方向に伸びる線であることが好ましい。交差角度は、３度以上とすることがさらに好ましい。
また、第１分割予定線２１及び第２分割予定線２２は、隣り合う直線６１の中間付近に配置することが好ましい。つまり、第１分割予定線２１及び第２分割予定線２２は、１つの凸部１３の周囲に存在する複数の包囲領域の中心１５ａをそれぞれ結ぶ直線６１のうち、隣り合う二直線の中間を通過する中間線と同じ方向に伸びる線であるか、もしくは、この中間線に対して、５度以下で交差する方向に伸びる線であることが好ましい。図１０に示す例では、直線６１が３０度ずつ傾いているため、第１分割予定線２１及び第２分割予定線２２と直線６１が成す角の角度θ１，θ２を共に１５度に設定すれば、第１分割予定線２１及び第２分割予定線２２を直線６１の中間位置に配置することができる。このため、実際のレーザスクライブ位置が第１分割予定線２１及び第２分割予定線２２からずれた場合であっても、直線６１と一致しにくい。この場合、例えば、レーザ光が破線状に照射されたレーザスクライブラインと直線６１の最小の交差角度は７〜１５度程度となる。
凸部１３の底面のサイズ、例えば、隣接する頂点１３ａを結ぶ線の距離又は任意の頂点１３ａ間の最長距離は、０．１μｍ〜５μｍ程度が挙げられる。底面１３ｂと側面１３ｄの成す角は、３０〜８０度程度が挙げられ、４０〜７０度程度が好ましい。側面１３ｄが傾斜していることで、半導体構造１２内を伝播する光の伝播方向を半導体構造１２の表面側へ変化させやすいため、光の取り出し効率をさらに向上させることができる。その一方で、側面１３ｄが傾斜していると、垂直の場合と比較して、発光層１２ｂや第２導電型半導体層１２ｃなどレーザ光３０によって損傷しやすい部分に基板１１からの光が集まりやすい。しかし、本実施形態の製造方法によれば、損傷による歩留り低下を抑制しながら、光取り出し効率の向上を図ることができる。また、錐体状又は錐台状の構成面が曲面であってもよい。例えば、図５に示す凸部１３は、側面が曲面で構成された三角錐台状であって、その下底と上底はともに三角形近似形状であり、上底が下底よりも曲率が大きく円形に近い。
凸部１３の高さは、例えば、０．２μｍ程度以上、基板１１上に設けられる半導体構造１２の総厚さ以下であることが適している。さらには第１導電型半導体層１２ａの膜厚より小さいことが適している。発光素子４０の発光波長をλとしたとき、高さがλ／４以上であることが好ましい。光を十分に散乱又は回折することができるとともに、半導体構造１２の横方向における電流の流れを良好に維持し、発光効率を確保することができる。
（第１分割予定線２１、第２分割予定線２２）
図６に示すように、第１分割予定線２１及び第２分割予定線２２はそれぞれ、一定の間隔で平行に並ぶ線である。第１分割予定線２１と第２分割予定線２２は交差している。矩形の発光素子４０を得る場合には、第１分割予定線２１と第２分割予定線２２は直交させる。例えば、長方形の発光素子４０を得る場合には第１分割予定線２１が並ぶ間隔と第２分割予定線２２が並ぶ間隔を異なるものとし、正方形の発光素子４０を得る場合にはそれらの間隔を等しくする。
（レーザ光３０）
基板１１に第１変質部５１及び第２変質部５２を形成するレーザ光３０は、基板１１を透過可能な波長のものが用いられる。例えば、基板１１がサファイア基板である場合は、ピーク波長が２５０〜１１００ｎｍのものを用いることができる。一例として、ピーク波長が１０００ｎｍ〜１１００ｎｍ程度のレーザ光３０を用いてレーザスクライブする。第１変質部５１及び第２変質部５２を形成する際のレーザ光３０の照射条件等は、同じものを用いることができる。第１変質部５１及び第２変質部５２を形成するレーザ光３０は、そのパルス幅が１００フェムト秒以上５００ナノ秒以下であることが好ましく、さらには１０ピコ秒以下であることが好ましい。多光子吸収による変質部５１，５２を形成することで、レーザ光３０の焦点位置に生じる加工部から亀裂が広がりやすく、ウエハを精度よく分割しやすい。また、多光子吸収による加工であれば基板１１が変色しないため、変色部における光吸収による発光素子の出力低下を防止できる。レーザ光のパルスエネルギは０．５〜１０μＪ程度とすることができる。
レーザ光の焦点位置は、第２主面１１ｂよりも基板１１の内側寄りが好ましく、且つ、第１主面１１ａよりも第２主面１１ｂに近い位置に設定することが好ましい。例えば第２主面１１ｂから５〜５０μｍ程度内側の位置に１０μｍ以下のスポット径にて焦点を結ぶように設定する。レーザ光３０は、平面視においてその焦点位置が第１分割予定線２１及び第２分割予定線２２に重なるように狙って走査する。同じ分割予定線において焦点の深さを変えて複数回走査してもよい。しかしこの場合、平面視したときに複数の割断起点（レーザの焦点位置）が完全に一致するようにレーザを照射することは極めて困難であり、割断面はそれぞれの割断起点に対応した不連続な面になる。よって、１回の走査で分割可能な程度に亀裂が発生する照射条件とすることがより好ましい。
なお、図７等におけるレーザ光３０は、レーザ光３０の光路の一例を模式的に示すものであり、本実施形態のレーザ光３０はこれに限られるものではない。例えば、フェムト秒レーザを透明材料の内部に集光すると、集光した位置からしばらくの距離を進む間はビームが一定のビーム径を保って伝播する自己束縛フィラメンテーション（Self-trapped filamentation）と呼ばれる現象が発生する場合があると考えられている。
（発光素子４０）
発光素子４０の外形は、通常、略直方体であり、その場合、平面視形状は略正方形や略長方形などの略矩形である。例えば図１１及び図１２に示す例では、発光素子４０はその平面視形状が長方形形状の略直方体である。発光素子４０の平面視形状が、長方形形状などの長辺と短辺を含む形状である場合には、仮に短辺が包囲領域の中心１５ａが連続する方向と一致して半導体構造１２の損傷が連続したとしても、発光素子４０の全周に占める短辺の割合が小さいため逆方向電流の増大幅が比較的小さい。このことから、長辺を形成する分割予定線のみを包囲領域の中心１５ａが連続する方向からずらすこともできる。ただし、好ましくは、発光素子４０のすべての辺を形成する分割予定線を、上述のように包囲領域の中心１５ａが連続する方向からずらしてレーザスクライブを行う。
［実施形態２］
実施形態２の発光素子の製造方法について、図１８及び図１９を用いて説明する。実施形態２では、凸部７３の形状が異なる以外は実施形態１と同様である。
（ウエハ準備工程）
実施形態１と同様に、基板１１と、基板１１の一主面側に設けられた半導体構造１２を有するウエハ１０を準備する。基板１１は、第１の主面１１ａと第２の主面１１ｂを有し、基板１１の第１の主面１１ａには、図１８に示すように、複数の凸部７３と凸部７３間を接続する谷部１４が設けられている。図１８は、実施形態２における基板１１の第１の主面１１ａの一部を拡大した図であり、凸部７３の配置の一例を示す平面図である。
実施形態２の凸部７３は、円錐状又は円錐台状であり、円形状の底面と底面に接続された側面を有する。図１８に示すように、本実施形態では、すべての凸部７３が同じ形状且つ同じサイズで形成されており、これらが規則的に配置されている。谷部１４には、複数の凸部７３のうち隣接する凸部７３によって囲まれる領域である包囲領域１５がある。ここで、囲まれるとは、少なくとも３つの凸部７３で包囲されることを指す。包囲領域７５は、凸部７３の周囲に複数存在する。包囲領域の中心７５ａと凸部７３の最短距離ｄ１は、凸部７３の底面の半径ｄ２よりも小さい。なお、図４では、一例として包囲領域７５を円形で示し、その円の中心を包囲領域の中心７５ａとしたが、包囲領域の中心７５ａは、包囲領域７５を囲む複数の凸部７３の中心をそれぞれ結んで成る図形の中心として特定することもできる。
（ウエハ分割工程）
実施形態１と同様に、第１分割予定線２１及び第２分割予定線２２に沿って第２の主面１１ｂ側からレーザ光３０を照射してレーザスクライブを行う。これによって、ウエハ１０を分割して複数の発光素子４０を得る。図１９に示すように、第１分割予定線２１及び第２分割予定線２２は、１つの凸部７３の周囲に存在する複数の包囲領域７５の中心７５ａをそれぞれ結ぶ直線と交差する方向に伸びる線である。図１９は、実施形態２における凸部７３と第１分割予定線２１及び第２分割予定線２２の関係の一例を示す平面図である。図１９において、第１分割予定線２１及び第２分割予定線２２は太線で示し、直線６２は細線で示す。この例では、包囲領域の中心７５ａを結ぶ直線６２が伸びる方向は６方向ある。図１９において、その６方向を１つの中心７５ａから伸びる直線６２として示す。図１９に示すように、第１分割予定線２１及び第２分割予定線２２は、直線６２のいずれとも交差する方向に伸びる線である。
凸部７３が円錐状又は円錐台状である場合においても、光が集中しやすい箇所は、実施形態１の場合と同様に、多数の凸部７３で囲まれた部分であると考えられる。ただし、凸部７３におけるサファイア基板１１からの光の出射強度は、いずれの向きにおいてもほぼ等しい。したがって、特に、包囲領域の中心７５ａと凸部７３の最短距離ｄ１が凸部７３の底面の半径ｄ２よりも小さくなる程度に凸部７３が密集している場合に、包囲領域の中心７５ａ付近における光密度が高くなりやすく、このような包囲領域の中心７５ａと半導体構造１２の端部が一致した場合に損傷が発生しやすい傾向にある。
そこで、実施形態２の発光素子の製造方法では、図１９に示すように、第１分割予定線２１及び第２分割予定線２２が、凸部７３の側面に囲まれた包囲領域７５の中心７５ａを連続して通過しないように設定し、レーザスクライブを行う。これによって、半導体構造１２の損傷の発生確率を低減でき、また、１つの発光素子４０内において損傷が連続して発生しにくいため歩留りを向上させることができる。
なお、凸部７３の配置やサイズ、側面の傾きなどは、上述の凸部１３と同様のものを採用することができる。ただし、距離ｄ１を凸部７３の底面の半径ｄ２よりも小さくするには、三角格子状の配置、特に正三角格子状の配置が適している。また、包囲領域の中心１５ａと凸部１３との最短距離ｄ１は、好ましくは１０μｍ以下、さらに好ましくは５μｍ以下、より一層好ましくは１μｍ以下とする。また、距離ｄ１の下限値は、凸部７３同士が接触しない程度とする。凸部７３間の最短距離（谷部１４が最も狭くなる箇所の幅）は、０．２〜５μｍ程度、０．５〜５μｍ程度が挙げられる。
１０ ウエハ
１１ 基板
１１ａ 第１の主面、１１ｂ 第２の主面
１２ 半導体構造
１２ａ 第１導電型半導体層、１２ｂ 発光層、１２ｃ 第２導電型半導体層
１３，７３ 凸部
１３ａ 頂点、１３ｂ 底面、１３ｃ 稜線、１３ｄ 側面
１４ 谷部
１５，７５ 包囲領域、１５ａ，７５ａ 包囲領域の中心
１６ 第１電極
１７ 第２電極
２１ 第１分割予定線
２２ 第２分割予定線
３０ レーザ光
４０ 発光素子、４０ａ 発光部
５１ 第１変質部
５２ 第２変質部
６１，６２ 包囲領域の中心を結ぶ直線
θ１ 第１角度
θ２ 第２角度
ｄ１ 包囲領域の中心と凸部の距離
ｄ２ 凸部の底面の半径

Claims (13)

  1. 第１の主面及び第２の主面を有する基板であって、前記第１の主面において複数の凸部及び前記凸部間を接続する谷部が設けられた基板と、前記第１の主面側に設けられた半導体構造と、を有するウエハを準備する工程と、
    第１分割予定線及び第２分割予定線に沿って前記第２の主面側からレーザ光を照射するレーザスクライブによってウエハを分割し、複数の発光素子を得る工程と、を備え、
    前記凸部は、複数の頂点を有する多角形状の底面と、前記頂点から伸びる稜線と、前記稜線間を繋ぐ側面と、を有する錐体状又は錐台状であり、
    前記谷部において複数の前記凸部のうち隣接する前記凸部の一側面によって囲まれる領域である包囲領域が、前記凸部の周囲に複数存在するように、前記凸部は規則的に配置されており、
    前記第１分割予定線及び前記第２分割予定線は、１つの前記凸部の周囲に存在する複数の前記包囲領域の中心をそれぞれ結ぶ直線と交差する方向に伸びる線である
    ことを特徴とする発光素子の製造方法。
  2. 前記凸部の前記底面の形状は、三角形状、四角形状、又は六角形状であることを特徴とする請求項１に記載の発光素子の製造方法。
  3. 前記凸部は、三角錐状又は三角錐台状であることを特徴とする請求項１又は２に記載の発光素子の製造方法。
  4. 最短距離で隣接する前記凸部は、平面視において、一方の前記凸部の前記稜線の延長線上に、他方の前記凸部の前記側面が位置するように配置されていることを特徴とする請求項３に記載の発光素子の製造方法。
  5. 前記包囲領域の中心と前記凸部との最短距離は、１０μｍ以下であることを特徴とする請求項１〜４のいずれか１項に記載の発光素子の製造方法。
  6. 第１の主面及び第２の主面を有する基板であって、前記第１の主面において複数の凸部及び前記凸部間を接続する谷部が設けられた基板と、前記第１の主面側に設けられた半導体構造と、を有するウエハを準備する工程と、
    第１分割予定線及び第２分割予定線に沿って前記第２の主面側からレーザ光を照射するレーザスクライブによってウエハを分割し、複数の発光素子を得る工程と、を備え、
    前記凸部は、円形状の底面と、前記底面に接続された側面と、を有する円錐状又は円錐台状であり、
    前記谷部において複数の前記凸部のうち隣接する前記凸部によって囲まれる領域である包囲領域が、前記凸部の周囲に複数存在するように、前記凸部は規則的に配置されており、前記包囲領域の中心と前記凸部との最短距離は、前記凸部の前記底面の半径よりも小さく、
    前記第１分割予定線及び前記第２分割予定線は、１つの前記凸部の周囲に存在する複数の前記包囲領域の中心をそれぞれ結ぶ直線と交差する方向に伸びる線である
    ことを特徴とする発光素子の製造方法。
  7. 前記包囲領域の中心と前記凸部との最短距離は、１０μｍ以下であることを特徴とする請求項６に記載の発光素子の製造方法。
  8. 前記凸部は、三角格子の各格子点に対応する位置に配置されていることを特徴とする請求項１〜７のいずれか１項に記載の発光素子の製造方法。
  9. 前記凸部の前記側面は、平坦な面であることを特徴とする請求項１〜８のいずれか１項に記載の発光素子の製造方法。
  10. 前記第１分割予定線及び前記第２分割予定線は、１つの前記凸部の周囲に存在する複数の前記包囲領域の中心をそれぞれ結ぶ直線と、１度以上で交差する方向に伸びる線であることを特徴とする請求項１〜９のいずれか１項に記載の発光素子の製造方法。
  11. 前記第１分割予定線及び前記第２分割予定線は、１つの前記凸部の周囲に存在する複数の前記包囲領域の中心をそれぞれ結ぶ直線のうち、隣り合う二直線の中間を通過する中間線と同じ方向に伸びる線であるか、もしくは、前記中間線に対して、５度以下で交差する方向に伸びる線であることを特徴とする請求項１〜１０のいずれか１項に記載の発光素子の製造方法。
  12. 前記基板はサファイアからなり、前記半導体構造は窒化物半導体からなることを特徴とする請求項１〜１１のいずれか１項に記載の発光素子の製造方法。
  13. 前記半導体構造の厚みは、３μｍ〜２０μｍであることを特徴とする請求項１〜１２のいずれか１項に記載の発光素子の製造方法。
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* Cited by examiner, † Cited by third party
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JP6248786B2 (ja) * 2014-04-25 2017-12-20 日亜化学工業株式会社 窒化物半導体素子およびその製造方法
JP6156402B2 (ja) 2015-02-13 2017-07-05 日亜化学工業株式会社 発光装置
US9873170B2 (en) * 2015-03-24 2018-01-23 Nichia Corporation Method of manufacturing light emitting element

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4055503B2 (ja) * 2001-07-24 2008-03-05 日亜化学工業株式会社 半導体発光素子
US7915714B2 (en) 2006-04-27 2011-03-29 Panasonic Corporation Semiconductor light emitting element and wafer
JP2007294804A (ja) 2006-04-27 2007-11-08 Matsushita Electric Ind Co Ltd 半導体発光素子およびウエハ
JP5232375B2 (ja) * 2006-10-13 2013-07-10 アイシン精機株式会社 半導体発光素子の分離方法
JP5082752B2 (ja) 2006-12-21 2012-11-28 日亜化学工業株式会社 半導体発光素子用基板の製造方法及びそれを用いた半導体発光素子
WO2009020033A1 (ja) * 2007-08-03 2009-02-12 Nichia Corporation 半導体発光素子及びその製造方法
WO2009054088A1 (ja) 2007-10-23 2009-04-30 Panasonic Corporation 半導体発光素子およびそれを用いた半導体発光装置とその製造方法
JP2009184860A (ja) 2008-02-04 2009-08-20 Mitsubishi Chemicals Corp 基板およびエピタキシャルウェハ
TWI375337B (en) * 2008-09-11 2012-10-21 Huga Optotech Inc Semiconductor light-emitting device
JP5533179B2 (ja) * 2010-04-16 2014-06-25 豊田合成株式会社 レチクル、パターン加工基板の製造方法、半導体積層基板の製造方法および半導体発光素子の製造方法
JP5370262B2 (ja) 2010-05-18 2013-12-18 豊田合成株式会社 半導体発光チップおよび基板の加工方法
EP3352229A1 (en) * 2010-06-28 2018-07-25 Nichia Corporation Sapphire substrate and nitride semiconductor light emitting device
TWI540756B (zh) * 2010-08-06 2016-07-01 Nichia Corp 藍寶石基板及半導體發光元件
JP5707978B2 (ja) * 2011-01-31 2015-04-30 日亜化学工業株式会社 半導体発光素子用基板およびその製造方法、並びにその基板を用いた半導体発光素子
JP5747743B2 (ja) 2011-08-31 2015-07-15 日亜化学工業株式会社 発光素子の製造方法
JP2013247147A (ja) 2012-05-23 2013-12-09 Hamamatsu Photonics Kk 加工対象物切断方法、加工対象物、及び、半導体素子

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