WO2022251986A1 - 芯片封装结构、其制备方法及终端设备 - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title claims abstract description 53
- 238000002360 preparation method Methods 0.000 title abstract description 20
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 213
- 239000010703 silicon Substances 0.000 claims abstract description 213
- 238000000034 method Methods 0.000 claims abstract description 17
- 229910000679 solder Inorganic materials 0.000 claims description 61
- 239000011810 insulating material Substances 0.000 claims description 39
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 238000005476 soldering Methods 0.000 claims description 3
- 238000003466 welding Methods 0.000 claims description 3
- 238000000465 moulding Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 23
- 239000010410 layer Substances 0.000 description 185
- 238000010586 diagram Methods 0.000 description 13
- 241000724291 Tobacco streak virus Species 0.000 description 7
- 239000000463 material Substances 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000004033 plastic Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 239000011241 protective layer Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 230000005226 mechanical processes and functions Effects 0.000 description 1
- 235000012149 noodles Nutrition 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
Definitions
- a third redistribution layer coupled to the through-silicon via and a second solder ball coupled to the third redistribution layer are arranged on one side of the vertical silicon bridge; the other side of the vertical silicon bridge A first micro-bump coupled with the through-silicon via is arranged on one side.
- the vertical silicon bridge prepares TSVs on the passive wafer (wafer), the process is mature and stable, the reliability is high, and there is no risk of disconnection and short circuit (open/short) yield.
- the size of the through-silicon vias in the vertical silicon bridge can be made below 100um to realize high-density signal interconnection.
- the third rewiring layer provided in the vertical silicon bridge contains metal wiring, which can enrich wiring functions.
- wrapping the second chip 12 with the second insulating material 52 means that the second insulating material 52 wraps the side of the second chip 12, and, in some embodiments described below, the second insulating material 52 will also cover the second chip 12 The upper surface of the second chip 12 is in a sealed state.
- FIG. 3 exemplarily shows a schematic cross-sectional structure diagram of a vertical silicon bridge provided by an embodiment of the present application.
- the specific structure of the vertical silicon bridge 30 may include: a silicon base 301, a through-silicon hole 31 penetrating through the thickness direction of the silicon base 301, and the through-silicon hole 31 is plated with a metal layer or filled with Metal pillars such as copper pillars (copper pillar) protrude from the surface of the silicon base 301 on one side to form the first micro-bump 32, and the third rewiring provided on the other side of the silicon base 301 and coupled with the through-silicon via 31 layer 33 , and the second solder ball 34 coupled to the third redistribution layer 33 .
- Metal pillars such as copper pillars (copper pillar) protrude from the surface of the silicon base 301 on one side to form the first micro-bump 32
- the third rewiring provided on the other side of the silicon base 301 and coupled with the through-sili
- CMP may be used to polish the first micro-bumps 32 that expose the surface of the vertical silicon bridge 30 .
- the vertical silicon bridge 30 has a through-silicon hole 31, and a third redistribution layer 33 coupled to the through-silicon hole 31 is arranged on one side of the vertical silicon bridge 30, As well as the second solder ball 34 coupled to the third redistribution layer 33 , the other side of the vertical silicon bridge 30 is provided with the first micro-bump 32 coupled to the TSV 31 .
Abstract
本申请公开了一种芯片封装结构、其制备方法及终端设备。芯片封装结构包括第一芯片、第二芯片、第一重布线层、第二重布线层和垂直硅桥；其中，第一芯片和垂直硅桥并排设置在第一重布线层上，第二重布线层设置在垂直硅桥和第一芯片上，第二芯片设置在第二重布线层上；第一芯片与第一重布线层耦接，第二芯片与第二重布线耦接；垂直硅桥具有硅通孔，垂直硅桥在无源晶圆上制备大量的硅通孔来完成高密度走线，工艺成熟且稳定，可靠性高，不存在断开和短路良率的风险。第二芯片依次通过第二重布线层、硅通孔、第一重布线层与第一芯片实现垂直互联，在垂直硅桥内的硅通孔的尺寸可以配合第二芯片的物理通道尺寸，实现高密度信号互联。
Description
本申请涉及芯片封装技术领域，尤其涉及一种芯片封装结构、其制备方法及终端设备。
随着电子设备普及率快速提升、电子设备市场的蓬勃发展，越来越要求电子产品在具有高性能、多功能、高可靠性以及便捷性的同时要向着小型化、薄型化的方向演进。这样的需求对芯片的封装提出了更好、更轻、更薄、封装密度更高、更好的电性能和热性能、更高的可靠性以及更高的性价比要求。
为满足不断更新的电子设备发展需求，不同的封装形式被提出。三维集成电路(3-Dimentional Integrated Circuit，3D IC)封装技术是一种利用不同芯片的堆叠，将多颗芯片进行三维空间的垂直整合，从而应对半导体制程在电子及材料物理极限的限制。
通常芯片堆叠需要引线键合(wirebond)或硅通孔(through silicon via，TSV)，wirebond常用于多层快闪存储器(NAND flash)，TSV常用于高带宽存储器(high bandwidth memory，HBM)和硅中介板(silicon interposer)等场合。相比于wirebond，TSV的寄生电容、电感、电阻较小且供电路径短，TSV具备更优良的电性能，更高的互联带宽，应用更为广泛。
通常，如果需要通过TSV进行芯片堆叠，需要在底层芯片(bottom die)上制备TSV。参照图1a，bottom die 01使用无源芯片时，即bottom die没有任何功能，只提供机械制程和信号引出，例如应用于晶圆级封装(chip on wafer on substrate，COWOS)，bottom die的TSV主要用于上层芯片02(top die)之间的水平互联，水平互联无法满足部分产品对面积的苛刻要求。参照图1b，bottom die使用有源芯片时，即bottom die具有一定的功能，例如应用于高带宽存储器(high bandwidth memory，HBM)，其结构为存储器(memory)，每一层芯片内都有TSV，各层芯片之间通过微凸块(micro bump，uBump)互联，在有源芯片内制备TSV不仅占用了面积，而且制备TSV难度较大，对每一代工艺TSV的避开区域(keep out zone，KOZ)要求都不尽相同，需要较长时间验证，风险较高，成本较大，不适用于先进逻辑制程。
发明内容
本申请实施例提供了一种芯片封装结构、其制备方法及终端设备，用以降低工艺复杂度、技术难度及封装成本。
第一方面，本申请提供了一种芯片封装结构，包括：第一芯片、第二芯片、第一重布线层、第二重布线层和垂直硅桥；其中，第一芯片和垂直硅桥并排设置在第一重布线层上，第二重布线层设置在垂直硅桥和第一芯片上，第二芯片设置在第二重布线层上；第一芯片与第一重布线层耦接，第二芯片与第二重布线耦接；垂直硅桥具有硅通孔，硅通孔分别与第一重布线层和第二重布线耦接，使得第二芯片依次通过第二重布线层、硅通孔、第一重布线层与第一芯片实现垂直互联。
本申请实施例提供的芯片封装结构，通过将单独的垂直硅桥与第一芯片并排放置，将第二芯片垂直堆叠于垂直硅桥和第一芯片的上方，第一芯片和第二芯片之间的信号通过垂 直硅桥实现垂直方向的导通，通过第一重布线层和第二重布线层实现水平方向的导通。垂直硅桥在无源晶圆(wafer)上制备硅通孔，工艺成熟且稳定，可靠性高，不存在断开和短路(open/short)良率的风险。在垂直硅桥内的硅通孔的尺寸可以做到100um以下，并且，可以非常容易的实现20um甚至更小的尺寸，以配合第二芯片的物理通道尺寸，实现高密度信号互联。垂直硅桥通过在硅基上蚀刻出大量的硅通孔来完成高密度走线，从而实现第二芯片和第一芯片的堆叠封装，垂直硅桥、第一芯片和第二芯片共同形成封装体。
在本申请一个可能的实现方式中，芯片封装结构中还可以包括耦接于第一重布线层和第二重布线层之间的垂直互连件，垂直互连件与垂直硅桥相互独立设置，垂直互连件可以实现第一重布线层和第二重布线层之间低密度垂直互联。
在本申请一个可能的实现方式中，芯片封装结构中还可以包括与第二芯片并排设置在第二重布线层上的第三芯片，第三芯片与第二重布线层耦接。通过将第一芯片和垂直硅桥并排设置在第一层，第二芯片和第三芯片并排设置在第二层，实现芯片的两层垂直堆叠，可集成度高，垂直堆叠后的占用面积小，成本低，是未来高密度系统级封装(system in a package，SIP)集成的重要技术。
在本申请一个可能的实现方式中，芯片封装结构中还可以包括第一绝缘材料和第二绝缘材料；第一绝缘材料包裹第一芯片和垂直硅桥构成塑封结构，第二绝缘材料包裹第二芯片构成塑封结构。当存在第三芯片时，第二绝缘材料还会包裹第三芯片构成塑封结构。
在本申请一个可能的实现方式中，芯片封装结构中还可以包括设置于第一重布线层背离第一芯片和垂直硅桥一侧表面的第一焊球(solder ball)，第一焊球与第一重布线层耦接。第一焊球用于实现第一芯片和第二芯片与外部(如PCB、其它芯片等)的互连，使得芯片封装结构可以直接通过第一焊球与外部互连，信号和供电可以直接从第一焊球输出，信号完整性和电源完整性(signal integrity power integrity，SIPI)的性能最佳，并且不需要基板，进而降低了芯片封装结构的封装厚度，同时提高了散热性能。
在本申请一个可能的实现方式中，垂直硅桥的一侧设置与硅通孔耦接的第三重布线层，以及与第三重布线层耦接的第二焊球；垂直硅桥的另一侧设置与硅通孔耦接的第一微凸块。垂直硅桥在无源晶圆(wafer)上制备硅通孔，工艺成熟且稳定，可靠性高，不存在断开和短路(open/short)良率的风险。在垂直硅桥内的硅通孔的尺寸可以做到100um以下，实现高密度信号互联。在垂直硅桥内设置的第三重布线层含有金属走线，可以丰富走线功能。
在本申请一个可能的实现方式中，芯片与重布线层之间可以通过焊接固定连接，垂直硅桥可以面朝下设置。具体地，第一芯片的有源面面向第一重布线层，第一芯片在有源面一侧设置与第一重布线层焊接的第三焊球；第二芯片的有源面面向第二重布线层，第二芯片在有源面一侧设置与第二重布线层焊接的第四焊球；垂直硅桥通过第二焊球与第一重布线层焊接，并通过第一微凸块与第二重布线层耦接。
在本申请一个可能的实现方式中，可以先固定芯片，之后重布线层可以直接制作在芯片的上表面实现连接，垂直硅桥可以面朝上设置。具体地，第一芯片的有源面面向第一重布线层，第一芯片在有源面一侧设置与第一重布线层耦接的第二微凸块；第二芯片的有源面面向第二重布线层，第二芯片在有源面一侧设置与第二重布线层耦接的第三微凸块；垂直硅桥通过第二焊球与第二重布线层焊接，通过第一微凸块与第一重布线层耦接。
在本申请一个可能的实现方式中，可以先固定第二芯片，之后在第二芯片的有源面一侧制作第二重布线层，因此，第二芯片背离第二重布线层的一侧可以具有第二连接膜(die attach film，DAF)。
在本申请一个可能的实现方式中，在第二重布线层制备完成后，第一芯片可以通过第一连接膜固定于第二重布线层面向第一芯片一侧的表面，以便在第一芯片的有源面一侧制作第一重布线层。
第二方面，本申请提供了一种芯片封装结构的制备方法，包括：首先形成垂直硅桥，垂直硅桥具有硅通孔，垂直硅桥的一侧设置与硅通孔耦接的第三重布线层，以及与第三重布线层耦接的第二焊球，垂直硅桥的另一侧设置与硅通孔耦接的第一微凸块；然后在第一载板上形成第一重布线层；接着在第一重布线层上通过第一芯片的第三焊球焊接第一芯片，通过垂直硅桥的第二焊球焊接垂直硅桥；之后采用第一绝缘材料塑封第一芯片和垂直硅桥，并露出垂直硅桥的第一微凸块；然后形成与垂直硅桥的第一微凸块耦接的第二重布线层；接着在第二重布线层上通过第二芯片的第四焊球焊接第二芯片；之后采用第二绝缘材料塑封第二芯片；去除第一载板后在第一重布线层的一侧形成第一焊球。
在本申请一个可能的实现方式中，在形成第一重布线层之后，且在采用第一绝缘材料塑封第一芯片和垂直硅桥之前，还可以包括：在第一重布线层上形成垂直互连件。
第三方面，本申请提供了另一种芯片封装结构的制备方法，包括：首先形成垂直硅桥，垂直硅桥具有硅通孔，垂直硅桥的一侧设置与硅通孔耦接的第三重布线层，以及与第三重布线层耦接的第二焊球，垂直硅桥的另一侧设置与硅通孔耦接的第一微凸块；然后在第一载板上通过第二连接膜固定第二芯片，第二芯片的第三微凸块位于背离第一载板的一侧；接着采用第二绝缘材料塑封第二芯片，并露出第二芯片的第三微凸块；之后形成与第二芯片的第三微凸块耦接的第二重布线层；然后在第二重布线层上通过第一连接膜固定第一芯片，并通过垂直硅桥的第二焊球焊接垂直硅桥，第一芯片的第二微凸块位于远离第一载板的一侧；接着采用第一绝缘材料塑封第一芯片和垂直硅桥，并露出第一芯片的第二微凸块和垂直硅桥的第一微凸块；之后形成与第一芯片的第二微凸块和垂直硅桥的第一微凸块耦接的第一重布线层；在第一重布线层上形成第一焊球，去除第一载板。
在本申请一个可能的实现方式中，在形成第二重布线层之后，且在采用第一绝缘材料塑封第一芯片和垂直硅桥之前，还可以包括：在第二重布线层上形成垂直互连件。
第四方面，本申请还提供了一种终端设备，终端设备包括电路板以及设置在电路板上的本申请第一方面的各实现方式提供的芯片封装结构。
图1a为现有一种芯片堆叠结构的剖面结构示意图；
图1b为现有另一种芯片堆叠结构的剖面结构示意图；
图2为本申请一实施例提供的芯片封装结构的剖面结构示意图；
图3为本申请一实施例提供的芯片封装结构中垂直硅桥的剖面结构示意图；
图4为本申请一实施例提供的芯片封装结构中垂直硅桥的制备过程的剖面结构示意图；
图5为本申请另一实施例提供的芯片封装结构的剖面结构示意图；
图6为本申请一实施例提供的芯片封装结构的制备方法的流程示意图；
图7为本申请一实施例提供的芯片封装结构的制备过程的剖面结构示意图；
图8为本申请另一实施例提供的芯片封装结构的剖面结构示意图；
图9为本申请另一实施例提供的芯片封装结构的制备方法的流程示意图；
图10为本申请另一实施例提供的芯片封装结构的制备过程的剖面结构示意图。
附图标记：
01-底层芯片；02-上层芯片；11-第一芯片；12-第二芯片；13-第三芯片；21-第一重布线层；22-第二重布线层；30-垂直硅桥；31-硅通孔；32-第一微凸块；33-第三重布线层；34-第二焊球；40-垂直互连件；60-第一焊球；51-第一绝缘材料；52-第二绝缘材料；71-第一连接膜；72-第二连接膜；100-第一载板；200-第二载板；111-第二微凸块；121-第三微凸块；112-第三焊球；122-第四焊球；21a-介质层；21b-导电层；301-硅基；321-绝缘层；322-保护层；323-氧化层；S-有源面。
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。
以下实施例中所使用的术语只是为了描述特定实施例的目的，而并非旨在作为对本申请的限制。如在本申请的说明书和所附权利要求书中所使用的那样，单数表达形式“一个”、“一种”、“所述”、“上述”、“该”和“这一”旨在也包括例如“一个或多个”这种表达形式，除非其上下文中明确地有相反指示。
在本说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。
另外，在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。本申请中所描述的表达位置与方向的词，均是以附图为例进行的说明，但根据需要也可以做出改变，所做改变均包含在本申请保护范围内。本申请的附图仅用于示意相对位置关系不代表真实比例。
本申请实施例提出的芯片封装结构可以应用于各种终端设备中，例如可以应用于智能手机、智能电视、智能电视机顶盒、个人电脑(personal computer，PC)、可穿戴设备、智能宽带等终端设备。应注意，本申请实施例提出的芯片封装结构旨在包括但不限于应用在这些和任意其它适合类型的终端设备中。下面结合附图对本申请提供的芯片封装结构、其制备方法及终端设备进行详细说明。
图2示例性示出了本申请实施例提供的一种芯片封装结构的剖面结构示意图。参照图2在本申请一个实施例中，芯片封装结构可以包括：第一芯片11、第二芯片12、第一重布线层21、第二重布线层22和垂直硅桥30；其中，第一芯片11和垂直硅桥30并排设置在第一重布线层21上，第二重布线层22设置在垂直硅桥30和第一芯片11上，第二芯片12设置在第二重布线层22上；第一芯片11与第一重布线层21耦接，第二芯片12与第二重布线22耦接；垂直硅桥30具有硅通孔31，硅通孔31分别与第一重布线层21和第二重布线22耦接，使得第二芯片12依次通过第二重布线层22、硅通孔31、第一重布线层21与第一芯片11实现垂直互联。需要说明的是，本申请中提到的垂直互联是指在竖直方向(芯片的厚度方向)实现电气连通。
本申请实施例提供的芯片封装结构，通过将单独的垂直硅桥30与第一芯片11并排放置，将第二芯片12垂直堆叠于垂直硅桥30和第一芯片11的上方，第一芯片11和第二芯片12之间的信号通过垂直硅桥30实现垂直方向的导通，通过第一重布线层21和第二重布线层22实现水平方向的导通。垂直硅桥30在无源晶圆(wafer)上制备硅通孔31，工艺成熟且稳定，可靠性高，不存在断开和短路(open/short)良率的风险。在垂直硅桥30内的硅通孔31的尺寸可以做到100um以下，并且，可以非常容易的实现20um甚至更小的尺寸，以配合第二芯片12的物理通道尺寸，实现高密度信号互联。本申请提供的垂直硅桥30通过在硅基上蚀刻出大量的硅通孔31来完成高密度走线，从而实现第二芯片12和第一芯片11的堆叠封装，垂直硅桥30、第一芯片11和第二芯片12共同形成封装体。
可继续参照图2，在本申请该实施例中，还可以包括耦接于第一重布线层21和第二重布线层22之间的垂直互连件40，垂直互连件40与垂直硅桥30相互独立设置，垂直互连件40可以实现第一重布线层21和第二重布线层22之间低密度垂直互联。在具体实施时，垂直互连件40可以是绝缘层通孔(through insulator via，TIV)，在TIV内填充铜柱等导电材料实现信号传输。垂直互连件40的深宽比(Aspect ratio，AR)较高，制作工艺难度相对较大，受工艺技术能力的限制，垂直互连件40特征尺寸较大，互联密度低，垂直互连件40的密度低于在垂直硅桥30中的硅通孔31的密度，因此，对于带宽需求不高的芯片之间的垂直互联，可以采用垂直互连件40实现。
可继续参照图2，在本申请该实施例中，还可以包括与第二芯片12并排设置在第二重布线层22上的第三芯片13，第三芯片13与第二重布线层22耦接。根据第三芯片13所需的互联密度，第三芯片13可以通过垂直硅桥30实现与第一芯片11的垂直互联，也可以通过垂直互连件40实现与第一芯片11的垂直互联，在此不做限定。通过将第一芯片11和垂直硅桥30并排设置在第一层，第二芯片12和第三芯片13并排设置在第二层，实现芯片的两层垂直堆叠，可集成度高，垂直堆叠后的占用面积小，成本低，是未来高密度系统级封装(system in a package，SIP)集成的重要技术。
在本申请中提到的第一芯片11、第二芯片12和第三芯片13一般为裸片(die)，裸片是芯片未封装前的晶粒，每一个裸片就是一个具有独立功能的尚未封装的芯片，它可由一个或多个电路组成。具体的裸片包括但不限于专用集成电路(application specific integrated circuit，ASIC)、内存裸片以及模拟裸片等。裸片通常由硅基和布设于硅基上的电路层组成，电路层中一般形成有晶体管等半导体器件和各种功能电路。一般将裸片中电路层所处的一侧表面称为有源面，裸片中硅基所处的一侧表面称为无源面。在本申请该实施例中，第一芯片11例如可以是传感单边处理器(sensor edge processor，SEP)，第二芯片12例如可以是带宽I/O标准存储器(wide I/O memory，WIO)，第三芯片13例如可以是电源管理单元(power management unit，PMU)和无源器件，无源器件的主板面积大约在40mm
2左右。
可继续参照图2，在本申请该实施例中，还可以包括第一绝缘材料51和第二绝缘材料52；第一绝缘材料51包裹第一芯片11和垂直硅桥30构成塑封结构，第二绝缘材料52包裹第二芯片12构成塑封结构。当存在第三芯片13时，第二绝缘材料52还会包裹第三芯片13构成塑封结构。值得注意的是，在本申请中，第一绝缘材料51包裹第一芯片11和垂直硅桥30指的是第一绝缘材料51包覆第一芯片11的侧面和垂直硅桥30的侧面，并且，在下述一些实施例中，第一绝缘材料51还会覆盖第一芯片11的上表面，使第一芯片11和垂直硅桥30处于密封状态。同样，第二绝缘材料52包裹第二芯片12指的是第二绝缘 材料52包覆第二芯片12的侧面，并且，在下述一些实施例中，第二绝缘材料52还会覆盖第二芯片12的上表面，使第二芯片12处于密封状态。
可继续参照图2，在本申请该实施例中，还可以包括设置于第一重布线层21背离第一芯片11和垂直硅桥30一侧表面的第一焊球60(solder ball)，第一焊球60与第一重布线层21耦接。第一焊球60用于实现第一芯片11和第二芯片12与外部(如PCB、其它芯片等)的互连，使得芯片封装结构可以直接通过第一焊球60与外部互连，信号和供电可以直接从第一焊球60输出，信号完整性和电源完整性(signal integrity power integrity，SIPI)的性能最佳，并且不需要基板，进而降低了芯片封装结构的封装厚度，同时提高了散热性能。
在具体实施时，第一重布线层21和第二重布线层22作为重布线层(redistribution layer，RDL)也可以称为再布线层。可继续参照图2，在本申请该实施例中，第一重布线层21可以由介质层21a和至少一层导电层21b组成，导电层21b上设置有电路布线，介质层21a中则会设置有介质穿孔用于连通不同层上的电路布线。介质层21a的材料一般为聚酰亚胺，导电层21b的材质一般金属。本申请对第一重布线层21中包括的导电层21b的层数不作限定，可以根据实际需求进行设计。图2仅是以第一重布线层21包括一层导电层21b为例进行示意说明。同样，第二重布线层22与第一重布线层21相同，也可以由介质层和至少一层导电层组成，对第二重布线层22的内部结构可以参照第一重布线层21的描述，在此不做赘述。
图3示例性示出了本申请实施例提供的垂直硅桥的剖面结构示意图。参照图3，在本申请该实施例中，垂直硅桥30的具体结构可以包括：硅基301，贯穿硅基301厚度方向的硅通孔31，硅通孔31内镀有金属层或填充有金属柱例如铜柱(copper pillar)且在一侧凸出于硅基301表面构成第一微凸块32，在硅基301的另一侧设置且与硅通孔31耦接的第三重布线层33，以及与第三重布线层33耦接的第二焊球34。
垂直硅桥30在无源晶圆(wafer)上制备硅通孔31，工艺成熟且稳定，可靠性高，不存在断开和短路(open/short)良率的风险。在垂直硅桥30内的硅通孔31的尺寸可以做到100um以下，实现高密度信号互联。在垂直硅桥30内设置的第三重布线层33含有金属走线，可以丰富走线功能。
可继续参照图3，在本申请该实施例中，垂直硅桥30内可以集成深沟电容器(deep trench capacitor，DTC)，以改善电源完整性的性能，进一步地，垂直硅桥30内还可以设置集成稳压器(integrated voltage regular，IVR)等部件。
图4示例性示出了本申请实施例提供的垂直硅桥的制备方法中各制备过程的结构示意图。参照图4，在本申请该实施例中，垂直硅桥30的具体制作流程可以包括以下步骤：
1、在硅基301上制作出大量的硅通孔31，并在硅基301的表面制备第一微凸块32，在第一微凸块32上采用氧化硅或氮化硅形成绝缘层321，在绝缘层321上采用聚酰亚胺(polyimide，PI)形成保护层322，保护层322起增加厚度和保护的作用。
2、在保护层322的一侧采用环氧材料(epoxy)添加第一载板100。
3、将硅基301倒转180°，使第一载板100位于下方。
4、蚀刻硅基301的表面，露出硅通孔31一侧的第一微凸块32。
5、在硅基301的表面形成氧化层323，氧化层323包裹露出的第一微凸块32。
6、采用化学机械抛光工艺(chemical-mechanical polishing，CMP)磨平氧化层323的表面，露出硅通孔31端部的第一微凸块32表面。
7、在氧化层323表面制作第三重布线层33和第二焊球34。
8、去除第一载板100，将完成制作的垂直硅桥30倒转180°，使第二焊球34位于下方。
为了方便后续描述，可以将垂直硅桥30具有第三重布线层33的一侧作为垂直硅桥30的有源面，将具有第一微凸块32的一侧作为垂直硅桥30的无源面。结合本申请提供的芯片封装结构的不同制备工序，在芯片封装结构中垂直硅桥30的有源面可以面朝上(face up)设置，也可以面朝下(face down)设置。相应地，结合本申请提供的芯片封装结构的不同制备工序，重布线层和芯片之间可以通过焊接的方式固定连接，也可以通过层叠膜层制作的方式固定连接，下面结合具体制作工序进行详细描述。
图5示例性示出了本申请实施例提供的芯片封装结构的一种具体结构示意图。参照图5，在本申请一个实施例中，芯片与重布线层之间可以通过焊接固定连接，垂直硅桥30可以面朝下设置。具体地，第一芯片11的有源面S面向第一重布线层21，第一芯片11在有源面S一侧设置与第一重布线层21焊接的第三焊球112；第二芯片12的有源面S面向第二重布线层22，第二芯片12在有源面S一侧设置与第二重布线层22焊接的第四焊球122；垂直硅桥30通过第二焊球34与第一重布线层21焊接，并通过第一微凸块32与第二重布线层22耦接。
图6示例性示出了本申请实施例所提供的一种芯片封装结构的制备方法的流程示意图；图7示例性示出了图6的制备方法中各制备过程的结构示意图。参照图6和图7，该制备方法主要包括以下步骤：
S101、参照图4示出的各步骤，形成垂直硅桥30，垂直硅桥30具有硅通孔31，垂直硅桥30的一侧设置与硅通孔31耦接的第三重布线层33，以及与第三重布线层33耦接的第二焊球34，垂直硅桥30的另一侧设置与硅通孔31耦接的第一微凸块32。
S102、在第一载板100上形成第一重布线层21。
S103、在第一重布线层21上通过第一芯片11的第三焊球112焊接第一芯片11，通过垂直硅桥30的第二焊球34焊接垂直硅桥30。具体地，第一芯片11和垂直硅桥30均面朝下放置。
S104、采用第一绝缘材料51塑封第一芯片11和垂直硅桥30，并露出垂直硅桥30的第一微凸块32。具体可以采用CMP方式研磨露出垂直硅桥30表面的第一微凸块32。
S105、形成与垂直硅桥30的第一微凸块32耦接的第二重布线层22。具体地，可以塑封后的第一芯片11和垂直硅桥30的上表面直接制作构成第二重布线层22的各膜层。
S106、在第二重布线层22上通过第二芯片12的第四焊球122焊接第二芯片12。可选地，还可以根据需要在第二重布线层22上焊接第三芯片13。具体地，第二芯片12和第三芯片13均面朝下放置。
S107、采用第二绝缘材料52塑封第二芯片12。
S108、去除第一载板100后在第一重布线层21的一侧形成第一焊球60。
可选地，可继续参照图6和图7，在本申请该实施例中，还可以包括：
S109、在第一焊球60一侧堆叠第二载板200。第二载板200可以为重布线层、基板或者硅中介板(interposer)等设置有的线路的任意结构，在此不作限定。
可选地，在本申请该实施例中，在上述步骤S102形成第一重布线层21之后，且上述步骤S103在采用第一绝缘材料51塑封第一芯片11和垂直硅桥30之前，参照图7，还可 以包括：在第一重布线层21上形成垂直互连件40的步骤。具体地，垂直互连件40可以是绝缘通孔(through insulator via，TIV)。
图8示例性示出了本申请实施例提供的芯片封装结构的另一种具体结构示意图。参照图8，在本申请另一个实施例中，可以先固定芯片，之后重布线层可以直接制作在芯片的上表面实现连接，垂直硅桥30可以面朝上设置。具体地，第一芯片11的有源面S面向第一重布线层21，第一芯片11在有源面S一侧设置与第一重布线层21耦接的第二微凸块111；第二芯片12的有源面S面向第二重布线层22，第二芯片12在有源面S一侧设置与第二重布线层22耦接的第三微凸块121；垂直硅桥30通过第二焊球34与第二重布线层34焊接，通过第一微凸块32与第一重布线层21耦接。
可继续参照图8，在本申请该实施例中，可以先固定第二芯片12，之后在第二芯片12的有源面一侧制作第二重布线层22，因此，第二芯片12背离第二重布线层22的一侧可以具有第二连接膜72(die attach film，DAF)。或者，在最终完成制备后，也可以选择去除第二连接膜72。
可继续参照图8，在本申请该实施例中，在第二重布线层22制备完成后，第一芯片11可以通过第一连接膜71固定于第二重布线层22面向第一芯片11一侧的表面，以便在第一芯片11的有源面一侧制作第一重布线层21。
图9示例性示出了本申请实施例所提供的另一种芯片封装结构的制备方法的流程示意图；图10示例性示出了图9的制备方法中各制备过程的结构示意图。参见图9和图10，该制备方法主要包括以下步骤：
S201、参照图4示出的各步骤，形成垂直硅桥30，垂直硅桥30具有硅通孔31，垂直硅桥30的一侧设置与硅通孔31耦接的第三重布线层33，以及与第三重布线层33耦接的第二焊球34，垂直硅桥30的另一侧设置与硅通孔31耦接的第一微凸块32。
S202、在第一载板100上通过第二连接膜72固定第二芯片12，第二芯片12的第三微凸块121位于背离第一载板100的一侧。具体可以在第一载板100上先覆盖一层第二连接膜72，之后在所需固定第二芯片12的位置固定另一层第二连接膜72，这两层第二连接膜72的材质可以不同，以便后续剥离第一载板100。
可选地，还可以根据需要在第一载板100上固定第三芯片13。第二芯片12和第三芯片13均为面朝上放置。
S203、采用第二绝缘材料52塑封第二芯片12，并露出第二芯片12的第三微凸块121。具体可以采用CMP方式研磨露出第二芯片12的第三微凸块121。
S204、形成与第二芯片12的第三微凸块121耦接的第二重布线层22。具体地，可以塑封后的第二芯片12的上表面直接制作构成第二重布线层22的各膜层。
S205、在第二重布线层22上通过第一连接膜71固定第一芯片11，并通过垂直硅桥30的第二焊球34焊接垂直硅桥30，第一芯片11的第二微凸块111位于远离第一载板100的一侧。具体地，第一芯片11面朝上放置，垂直硅桥30面朝下放置。
S206、采用第一绝缘材料51塑封第一芯片11和垂直硅桥30，并露出第一芯片11的第二微凸块111和垂直硅桥30的第一微凸块32。具体可以采用CMP方式研磨露出第一芯片11的第二微凸块111和垂直硅桥30的第一微凸块32。
S207、形成与第一芯片11的第二微凸块111和垂直硅桥30的第一微凸块32耦接的第一重布线层21。具体地，可以塑封后的第一芯片11和垂直硅桥30的上表面直接制作构成 第一重布线层21的各膜层。
S208、在第一重布线层21上形成第一焊球60，去除第一载板100。
可选地，可继续参照图9和图10，在本申请该实施例中，还可以包括：
S209、去除第二连接膜72。
可选地，在本申请该实施例中，在上述步骤S204在形成第二重布线层之后，且在上述步骤S206采用第一绝缘材料塑封第一芯片和垂直硅桥之前，参照图10，还可以包括：在第二重布线层22上形成垂直互连件40的步骤。具体地，垂直互连件40可以是绝缘通孔(through insulator via，TIV)。
基于相同的技术构思，本申请还提供了一种终端设备，该电子设备包括电路板以及设置在所述电路板上的上述任一技术方案中的芯片封装结构。本申请实施例提出的终端设备包括但不限于智能手机、智能电视、智能电视机顶盒、个人电脑(personal computer，PC)、可穿戴设备、智能宽带等，此处不进行一一列举。由于该终端设备解决问题的原理与前述一种芯片封装结构相似，因此该终端设备的实施可以参见前述芯片封装结构的实施，重复之处不再赘述。
显然，本领域的技术人员可以对本申请实施例进行各种改动和变型而不脱离本申请实施例的范围。这样，倘若本申请实施例的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
Claims (15)
- 一种芯片封装结构，其特征在于，包括：第一重布线层；第一芯片，设置在所述第一重布线层上，且与所述第一重布线层耦接；垂直硅桥，与所述第一芯片并排设置在所述第一重布线层上，所述垂直硅桥具有硅通孔，所述硅通孔与所述第一重布线层耦接；第二重布线层，设置在所述垂直硅桥和所述第一芯片上，且与所述硅通孔耦接；第二芯片，设置在所述第二重布线层上，且与所述第二重布线层耦接；其中，所述第二芯片依次通过所述第二重布线层、所述硅通孔、所述第一重布线层与所述第一芯片垂直互联。
- 如权利要求1所述的芯片封装结构，其特征在于，还包括垂直互连件，耦接于所述第一重布线层和所述第二重布线层之间。
- 如权利要求1所述的芯片封装结构，其特征在于，还包括第三芯片，与所述第二芯片并排设置在所述第二重布线层上，且与所述第二重布线层耦接。
- 如权利要求1所述的芯片封装结构，其特征在于，还包括第一焊球，设置于所述第一重布线层背离所述第一芯片和所述垂直硅桥一侧的表面，且与所述第一重布线层耦接。
- 如权利要求1所述的芯片封装结构，其特征在于，还包括第一绝缘材料和第二绝缘材料；所述第一绝缘材料包裹所述第一芯片和所述垂直硅桥，所述第二绝缘材料包裹所述第二芯片。
- 如权利要求1-5任一项所述的芯片封装结构，其特征在于，所述垂直硅桥的一侧设置与所述硅通孔耦接的第三重布线层，以及与所述第三重布线层耦接的第二焊球；所述垂直硅桥的另一侧设置与所述硅通孔耦接的第一微凸块。
- 如权利要求6所述的芯片封装结构，其特征在于，所述垂直硅桥通过所述第二焊球与所述第一重布线层焊接，所述垂直硅桥通过所述第一微凸块与所述第二重布线层耦接；所述第一芯片的有源面面向所述第一重布线层，所述第一芯片在有源面一侧设置与所述第一重布线层焊接的第三焊球；所述第二芯片的有源面面向所述第二重布线层，所述第二芯片在有源面一侧设置与所述第二重布线层焊接的第四焊球。
- 如权利要求6所述的芯片封装结构，其特征在于，所述垂直硅桥通过所述第二焊球与所述第二重布线层焊接，所述垂直硅桥通过所述第一微凸块与所述第一重布线层耦接；所述第一芯片的有源面面向所述第一重布线层，所述第一芯片在有源面一侧设置与所 述第一重布线层耦接的第二微凸块；所述第二芯片的有源面面向所述第二重布线层，所述第二芯片在有源面一侧设置与所述第二重布线层耦接的第三微凸块。
- 如权利要求8所述的芯片封装结构，其特征在于，所述第一芯片通过第一连接膜固定于所述第二重布线层面向所述第一芯片一侧的表面。
- 如权利要求9所述的芯片封装结构，其特征在于，所述第二芯片背离所述第二重布线层的一侧具有第二连接膜。
- 一种终端设备，其特征在于，包括：电路板以及设置在所述电路板上的如权利要求1-10任一项所述的芯片封装结构。
- 一种芯片封装结构的制备方法，其特征在于，包括：形成垂直硅桥，所述垂直硅桥具有硅通孔，所述垂直硅桥的一侧设置与所述硅通孔耦接的第三重布线层，以及与所述第三重布线层耦接的第二焊球，所述垂直硅桥的另一侧设置与所述硅通孔耦接的第一微凸块；在第一载板上形成第一重布线层；在所述第一重布线层上通过第一芯片的第三焊球焊接所述第一芯片，通过所述垂直硅桥的第二焊球焊接所述垂直硅桥；采用第一绝缘材料塑封所述第一芯片和所述垂直硅桥，并露出所述垂直硅桥的第一微凸块；形成与所述垂直硅桥的第一微凸块耦接的第二重布线层；在所述第二重布线层上通过第二芯片的第四焊球焊接所述第二芯片；采用第二绝缘材料塑封所述第二芯片；去除所述第一载板后在所述第一重布线层的一侧形成第一焊球。
- 如权利要求12所述的制备方法，其特征在于，在形成所述第一重布线层之后，且在采用第一绝缘材料塑封所述第一芯片和所述垂直硅桥之前，还包括：在所述第一重布线层上形成垂直互连件。
- 一种芯片封装结构的制备方法，其特征在于，包括：形成垂直硅桥，所述垂直硅桥具有硅通孔，所述垂直硅桥的一侧设置与所述硅通孔耦接的第三重布线层，以及与所述第三重布线层耦接的第二焊球，所述垂直硅桥的另一侧设置与所述硅通孔耦接的第一微凸块；在第一载板上通过第二连接膜固定第二芯片，所述第二芯片的第三微凸块位于背离所述第一载板的一侧；采用第二绝缘材料塑封所述第二芯片，并露出所述第二芯片的第三微凸块；形成与所述第二芯片的第三微凸块耦接的第二重布线层；在所述第二重布线层上通过第一连接膜固定第一芯片，并通过所述垂直硅桥的第二焊 球焊接所述垂直硅桥；所述第一芯片的第二微凸块位于远离所述第一载板的一侧；采用第一绝缘材料塑封所述第一芯片和所述垂直硅桥，并露出所述第一芯片的第二微凸块和所述垂直硅桥的第一微凸块；形成与所述第一芯片的第二微凸块和所述垂直硅桥的第一微凸块耦接的第一重布线层；在所述第一重布线层上形成第一焊球，去除所述第一载板。
- 如权利要求14所述的制备方法，其特征在于，在形成所述第二重布线层之后，且在采用第一绝缘材料塑封所述第一芯片和所述垂直硅桥之前，还包括：在所述第二重布线层上形成垂直互连件。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202180086852.5A CN116648780A (zh) | 2021-05-29 | 2021-05-29 | 芯片封装结构、其制备方法及终端设备 |
| PCT/CN2021/097053 WO2022251986A1 (zh) | 2021-05-29 | 2021-05-29 | 芯片封装结构、其制备方法及终端设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2021/097053 WO2022251986A1 (zh) | 2021-05-29 | 2021-05-29 | 芯片封装结构、其制备方法及终端设备 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2022251986A1 true WO2022251986A1 (zh) | 2022-12-08 |
Family
ID=84323758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/CN2021/097053 WO2022251986A1 (zh) | 2021-05-29 | 2021-05-29 | 芯片封装结构、其制备方法及终端设备 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN116648780A (zh) |
| WO (1) | WO2022251986A1 (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN112802820A (zh) * | 2021-01-15 | 2021-05-14 | 上海航天电子通讯设备研究所 | 基于硅铝合金垂直互连封装基板和lcp重布线的三维封装结构及制备方法 |
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- 2021-05-29 CN CN202180086852.5A patent/CN116648780A/zh active Pending
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| Publication number | Publication date |
|---|---|
| CN116648780A (zh) | 2023-08-25 |
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