CN208014692U - 芯片封装体及电子总成 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 81
- 229910000679 solder Inorganic materials 0.000 claims description 15
- 230000005611 electricity Effects 0.000 claims description 7
- 238000004806 packaging method and process Methods 0.000 abstract description 5
- 238000005538 encapsulation Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 238000003466 welding Methods 0.000 description 3
- 238000001914 filtration Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
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Abstract
本实用新型公开一种芯片封装体及电子总成。该芯片封装体包括封装基板、芯片、多个导电接点及被动元件。封装基板具有第一基板面及相对于第一基板面的第二基板面。芯片接合至第一基板面。这些导电接点设置于第二基板面并适于连接至一电路板。被动元件具有一对电极。各电极较靠近封装基板的一侧连接至第二基板面。各电极较远离封装基板的另一侧适于连接至电路板。此外,提出的电子总成包含电路板及前述芯片封装体,其安装在电路板上。本实用新型通过将被动元件设置在电路板与封装基板之间并连接电路板与封装基板,以提供从电路板到芯片的电气负载的较短路径,因而提供更好的电气效能。此外,也可减少电路板及封装的布局空间或减少芯片封装体的尺寸。
Description
技术领域
本实用新型涉及一种芯片封装体,且特别是涉及一种应用于半导体集成电路芯片的芯片封装体以及包含此芯片封装体的电子总成。
背景技术
芯片封装技术的常见类型是倒装封装,其是将半导体集成电路芯片经由倒装接合方式安装在封装基板上,并经由导电接点(例如焊料球等)连接至下一层级的元件,例如电路板(PCB)。为了高效能的需求,在电路板上也需要安装多个被动元件(例如电容元件、电阻元件及电感元件等),而这些被动元件需要靠近芯片封装体,例如中央处理器(CPU)。
然而,当被动元件的数量很多时,将这些被动元件安装在封装基板的顶面会占据很大的布局空间。为了高效能的需求,封装基板及电路板也会安装很多被动元件,这减少电路板及封装的布局空间或增加芯片封装体的尺寸。
实用新型内容
本实用新型的目的在于提供一种芯片封装体,用以提高更好的电气效能。
本实用新型的再一目的在于提供一种电子总成,用以提高更好的电气效能。
为达上述目的,本实用新型的一种芯片封装体包括一封装基板、一芯片、多个导电接点及一被动元件。封装基板具有一第一基板面及相对于第一基板面的一第二基板面。芯片接合至第一基板面。这些导电接点设置于第二基板面并适于连接至一电路板。被动元件具有一对电极。各电极较靠近封装基板的一侧连接至第二基板面。各电极较远离封装基板的另一侧适于连接至电路板。
该芯片具有一主动面及多个导电凸块,该些导电凸块设置于该动面,且该芯片的该主动面经由该些导电凸块接合至该第一基板面。
该被动元件为电容元件。
该被动元件的数量为多个,且该些被动元件相互重叠及相互焊接。
该些被动元件为电容元件,且该些被动元件具有不同的电容值。
该芯片封装体还包括:多个第一导电弹性件,各该第一导电弹性件设置于对应的该电极,以电接触该第二基板面。
各该电极经由一焊料块连接至该第二基板面,且该焊料块包覆各该第一导电弹性件。
该芯片封装体还包括:多个第二导电弹性件,各该第二导电弹性件设置于对应的该电极,以适于电接触该电路板。
本实用新型的一种电子总成包括一电路板及安装至电路板的一芯片封装体。芯片封装体包括一封装基板、一芯片、多个导电接点及一被动元件。封装基板具有一第一基板面及相对于第一基板面的一第二基板面。芯片接合至第一基板面。这些导电接点设置于第二基板面并连接至电路板。被动元件具有一对电极。被动元件经由各电极较靠近封装基板的一侧连接至第二基板面,且这些被动元件经由各电极较远离封装基板的另一侧连接至电路板。
该芯片具有一主动面及多个导电凸块,该些导电凸块设置于该动面,且该芯片的该主动面经由该些导电凸块接合至该第一基板面。
该被动元件为电容元件。
该被动元件的数量为多个,且该些被动元件相互重叠及相互焊接。
该些被动元件为电容元件,且该些被动元件具有不同的电容值。
该芯片封装体还包括:多个第一导电弹性件,各该第一导电弹性件设置于对应的该电极,以电接触该第二基板面。
各该电极经由一焊料块连接至该第二基板面,且该焊料块包覆各该第一导电弹性件。
该芯片封装体还包括:多个第二导电弹性件,各该第二导电弹性件设置于对应的该电极,以电接触该电路板。基于上述,在本实用新型的优点在于,将被动元件设置在电路板与封装基板之间,并连接电路板与封装基板,这提供从电路板到芯片的电气负载的较短路径,因而提供更好的电气效能。此外,也可减少电路板及封装的布局空间或减少芯片封装体的尺寸。
为让本实用新型的上述特征和优点能更明显易懂,下文特举实施例,并配合所附的附图作详细说明如下。
附图说明
图1为本实用新型的一实施例的一种电子总成的剖面示意图;
图2为本实用新型的另一实施例的一种电子总成的剖面示意图;
图3为本实用新型的另一实施例的一种电子总成的剖面示意图;
图4为本实用新型的另一实施例的成组的被动元件的立体图。
符号说明
50:电子总成
52:电路板
100:芯片封装体
110:封装基板
120:芯片
120a:主动面(有源面)
122:导电凸块
130:导电接点
140:被动元件(无源元件)
142:电极
150:第一导电弹性件
160:第二导电弹性件
170:焊料块
具体实施方式
请参考图1,在本实施例中,电子总成50包括一电路板52及一芯片封装体100。芯片封装体100安装至电路板52。芯片封装体100包括一封装基板110、一芯片120(例如半导体集成电路元件)、多个导电接点130及一被动元件140。封装基板110具有一第一基板面及相对于第一基板面的一第二基板面。芯片120接合至第一基板面。这些导电接点130设置于第二基板面并连接至电路板52。被动元件140同样设置于第二基板面并连接至电路板52。被动元件140具有一对电极142。被动元件140经由各电极142较靠近封装基板110的一侧连接(例如焊接)至第二基板面,且这些被动元件140经由各电极142较远离封装基板110的另一侧连接(例如焊接)至电路板52。前述的焊接是经由焊料来同时达成结构连接及电连接。
在本实施例中,芯片120具有一主动面120a及多个导电凸块122(例如焊料凸块),这些导电凸块122设置于动面,且芯片120的主动面120a经由这些导电凸块122接合至第一基板面。在本实施例中,这些导电接点130可为焊料球,以同时达成结构连接及电连接。在本实施例中,被动元件140为电容元件,而在其他实施例中,被动元件140也可为电阻元件或电感元件。在本实施例中,被动元件140可位于芯片120的正下方,而在其他实施例中,也可依照实际需求来调整被动元件140的数量及分布。
请参考图2,相较于图1的封装基板110下方的单一的被动元件140,在本实施例中,在封装基板110下的同一位置的被动元件140的数量为多个(例如两个)。这些被动元件140相互重叠,且各被动元件140的成对的电极142分别相互焊接。为了过滤低频及高频的噪声,特别是高效能的需求,当这些被动元件140为电容元件时,这些被动元件140可以具有不同的电容值。此外,相互堆叠的同一组的被动元件140的一端的电极142可将封装基板110的电源接垫连接至电路板52的电源接垫,而相互堆叠的同一组的被动元件140的另一端的电极142可将封装基板110的接地接垫连接至电路板52的接地接垫。
请参考图3,相较于图2的封装基板110下方的成组的被动元件140,在本实施例中,芯片封装体100还包括多个第一导电弹性件150,各第一导电弹性件150设置于对应的电极142,以电接触第二基板面。此外,各电极142可经由一焊料块170连接至第二基板面,且焊料块170包覆各第一导电弹性件150。另外,芯片封装体100还包括多个第二导电弹性件160,各第二导电弹性件160设置于对应的电极142,以电接触电路板52。在本实施例中,可将一段金属线接合至电极142并弯折成所需形状,以构成第一导电弹性件150或第二导电弹性件160。同一电极142的一侧可设置多个第一导电弹性件150,而同一电极142的另一侧也可设置多个第二导电弹性件160,如图4所示。
综上所述,在本实用新型中,将被动元件设置在电路板与封装基板之间,并连接电路板与封装基板,这提供从电路板到芯片的电气负载的较短路径,因而提供更好的电气效能。此外,也可减少电路板及封装的布局空间或减少芯片封装体的尺寸。
虽然结合以上实施例已公开了本实用新型,然而其并非用以限定本实用新型,任何所属技术领域中具有通常知识者,在不脱离本实用新型的精神和范围内,可作些许的更动与润饰,故本实用新型的保护范围应当以附上的权利要求所界定的为准。
Claims (16)
1.一种芯片封装体,其特征在于,该芯片封装体包括:
封装基板,具有第一基板面及相对于该第一基板面的第二基板面;
芯片,接合至该第一基板面;
多个导电接点,设置于该第二基板面并适于连接至一电路板;以及
被动元件,具有一对电极,其中各该电极较靠近该封装基板的一侧连接至该第二基板面,且各该电极较远离该封装基板的另一侧适于连接至该电路板。
2.如权利要求1所述的芯片封装体,其特征在于,该芯片具有一主动面及多个导电凸块,该些导电凸块设置于该动面,且该芯片的该主动面经由该些导电凸块接合至该第一基板面。
3.如权利要求1所述的芯片封装体,其特征在于,该被动元件为电容元件。
4.如权利要求1所述的芯片封装体,其特征在于,该被动元件的数量为多个,且该些被动元件相互重叠及相互焊接。
5.如权利要求1所述的芯片封装体,其特征在于,该些被动元件为电容元件,且该些被动元件具有不同的电容值。
6.如权利要求1所述的芯片封装体,其特征在于,该芯片封装体还包括:
多个第一导电弹性件,各该第一导电弹性件设置于对应的该电极,以电接触该第二基板面。
7.如权利要求6所述的芯片封装体,其特征在于,各该电极经由一焊料块连接至该第二基板面,且该焊料块包覆各该第一导电弹性件。
8.如权利要求1所述的芯片封装体,其特征在于,该芯片封装体还包括:
多个第二导电弹性件,各该第二导电弹性件设置于对应的该电极,以适于电接触该电路板。
9.一种电子总成,其特征在于,该电子总成包括:
电路板:以及
芯片封装体,安装至该电路板,该芯片封装体包括:
封装基板,具有第一基板面及相对于该第一基板面的第二基板面;
芯片,接合至该第一基板面;
多个导电接点,设置于该第二基板面并连接至该电路板;以及
被动元件,具有一对电极,其中该被动元件经由各该电极较靠近该封装基板的一侧连接至该第二基板面,且该些被动元件经由各该电极较远离该封装基板的另一侧连接至该电路板。
10.如权利要求9所述的电子总成,其特征在于,该芯片具有一主动面及多个导电凸块,该些导电凸块设置于该动面,且该芯片的该主动面经由该些导电凸块接合至该第一基板面。
11.如权利要求9所述的电子总成,其特征在于,该被动元件为电容元件。
12.如权利要求9所述的电子总成,其特征在于,该被动元件的数量为多个,且该些被动元件相互重叠及相互焊接。
13.如权利要求9所述的电子总成,其特征在于,该些被动元件为电容元件,且该些被动元件具有不同的电容值。
14.如权利要求9所述的电子总成,其特征在于,该芯片封装体还包括:
多个第一导电弹性件,各该第一导电弹性件设置于对应的该电极,以电接触该第二基板面。
15.如权利要求14所述的电子总成,其特征在于,各该电极经由一焊料块连接至该第二基板面,且该焊料块包覆各该第一导电弹性件。
16.如权利要求9所述的电子总成,其特征在于,该芯片封装体还包括:
多个第二导电弹性件,各该第二导电弹性件设置于对应的该电极,以电接触该电路板。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW106215115U TWM556019U (zh) | 2017-10-13 | 2017-10-13 | 晶片封裝體及電子總成 |
TW106215115 | 2017-10-13 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN208014692U true CN208014692U (zh) | 2018-10-26 |
Family
ID=62015558
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201820063344.0U Active CN208014692U (zh) | 2017-10-13 | 2018-01-15 | 芯片封装体及电子总成 |
Country Status (2)
Country | Link |
---|---|
CN (1) | CN208014692U (zh) |
TW (1) | TWM556019U (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI827335B (zh) * | 2022-11-03 | 2023-12-21 | 矽品精密工業股份有限公司 | 電子封裝件及其製法 |
-
2017
- 2017-10-13 TW TW106215115U patent/TWM556019U/zh unknown
-
2018
- 2018-01-15 CN CN201820063344.0U patent/CN208014692U/zh active Active
Also Published As
Publication number | Publication date |
---|---|
TWM556019U (zh) | 2018-02-21 |
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Date | Code | Title | Description |
---|---|---|---|
GR01 | Patent grant | ||
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