CN220400584U - 芯片封装基板、芯片封装结构和芯片模组 - Google Patents
芯片封装基板、芯片封装结构和芯片模组 Download PDFInfo
- Publication number
- CN220400584U CN220400584U CN202321459791.5U CN202321459791U CN220400584U CN 220400584 U CN220400584 U CN 220400584U CN 202321459791 U CN202321459791 U CN 202321459791U CN 220400584 U CN220400584 U CN 220400584U
- Authority
- CN
- China
- Prior art keywords
- chip
- substrate
- pads
- pad
- size
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 72
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 23
- 239000002184 metal Substances 0.000 claims description 24
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 2
- 238000003466 welding Methods 0.000 claims description 2
- 229910000679 solder Inorganic materials 0.000 description 8
- 238000000034 method Methods 0.000 description 5
- 238000005336 cracking Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 229910000831 Steel Inorganic materials 0.000 description 1
- 238000004100 electronic packaging Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
本实用新型涉及一种芯片封装基板、芯片封装结构和芯片模组。该芯片封装基板，包括：基板、设置在基板的底面的多个焊盘，多个焊盘包括处于基板顶角的至少一个顶角区域的至少一个第一焊盘和处于基板的其他区域的多个第二焊盘，第一焊盘的尺寸大于第二焊盘的尺寸。不删掉芯片四个角落的管脚，通过增大焊盘的尺寸来避免应力带来的影响。同时也可以使四个角处的所有管脚都定义为功能管脚，提高了管脚的使用率，降低了芯片的成本。且可以避免因增大芯片尺寸而增加成本。
Description
技术领域
本实用新型涉及电子封装领域，尤其涉及一种芯片封装基板、芯片封装结构和芯片模组。
背景技术
球状引脚栅格阵列封装技术(Ball Grid Array，BGA)芯片封装的一种技术。在封装底部，引脚都成球状并排列成一个类似于格子的图案。由于封装底部包括很多焊盘和相应的焊球，在应力作用下，四个角处的焊球容易开裂，影响芯片的可靠性。为了减少应力影响，相关技术中的设计方案是在设计时去掉四个角落的管脚，并且把四个角处的几个管脚定义为无功能管脚或者地脚。
实用新型内容
技术问题
有鉴于此，本实用新型要解决的技术问题是，如何不增加特殊工艺和成本情况下，保留封装底部四个角落的管脚，增大管脚的使用率，避免因增大芯片尺寸而增加成本。
解决方案
为了解决上述技术问题，根据本实用新型的一实施例，提供了一种种芯片封装基板，用于芯片封装，包括：基板、设置在所述基板的底面的多个焊盘；
所述多个焊盘包括处于所述基板的至少一个顶角区域的至少一个第一焊盘和处于所述基板的其他区域的多个第二焊盘，所述第一焊盘的尺寸大于所述第二焊盘的尺寸。
对于上述芯片封装基板，在一种可能的实现方式中，所述至少一个顶角区域的至少一个第一焊盘的尺寸一致。
对于上述芯片封装基板，在一种可能的实现方式中，所述至少一个顶角区域的至少一个第一焊盘的尺寸不一致。
对于上述芯片封装基板，在一种可能的实现方式中，一个顶角区域的至少一个第一焊盘的尺寸与所述第一焊盘与基板顶角的距离成负相关关系。
对于上述芯片封装基板，在一种可能的实现方式中，所述一个顶角区域的至少一个第一焊盘的数量为3个或6个。
对于上述芯片封装基板，在一种可能的实现方式中，所述至少一个顶角区域的所有第一焊盘所连接的芯片信号输出引脚为特殊引脚，所述芯片封装基板的底面还包括至少一个焊盘金属层，所述特殊引脚对应的顶角区域的第一焊盘通过焊盘金属层电气连接；所述特殊引脚为接地引脚或电源引脚。
为了解决上述技术问题，根据本实用新型的一实施例，提供了一种芯片封装结构，包括：至少一个芯片和上述芯片封装基板，
各所述芯片固定在基板的顶面，且各所述芯片的各信号输出引脚通过金属引线与所述顶面的金属导电层电气连接，所述基板的底面上的各焊盘通过所述基板与对应的信号输出引脚电气连接。
对于上述芯片封装结构，在一种可能的实现方式中，所述至少一个顶角区域的所有第一焊盘所连接的信号输出引脚为特殊引脚，所述特殊引脚包括电源引脚或接地引脚。
对于上述芯片封装结构，在一种可能的实现方式中，所述至少一个顶角区域的各所述第一焊盘所连接的信号输出引脚的类型不一致。
为了解决上述技术问题，根据本实用新型的一实施例，提供了一种芯片模组，包括：至少一个如权上述芯片封装结构和印制电路板，
所述印制电路板的顶面设置有至少一个用于安装对应的芯片封装结构的安装区域，每个所述安装区域设置有多个芯片焊盘，各所述芯片焊盘的尺寸与对应安装的芯片封装结构的对应焊盘的尺寸一致；
各所述芯片封装结构固定在对应的安装区域，且所述芯片封装结构的各焊盘通过匹配尺寸的焊球与所在安装区域的对应芯片焊盘焊接固定。
有益效果
通过本实用新型提供的芯片封装基板、芯片封装结构和芯片模组，能够不删掉芯片四个角落的管脚，通过增大焊盘的尺寸来避免应力带来的影响。同时也可以使四个角处的所有管脚都定义为功能管脚，提高了管脚的使用率，降低了芯片的成本。且可以避免因增大芯片尺寸而增加成本。
根据下面参考附图对示例性实施例的详细说明，本实用新型的其它特征及方面将变得清楚。
附图说明
包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本实用新型的示例性实施例、特征和方面，并且用于解释本实用新型的原理。
图1A示出根据本实用新型一实施例的芯片封装基板的侧视图。
图1B示出根据本实用新型一实施例的芯片封装基板的侧视图。
图2A-图2D出根据本实用新型一实施例的芯片封装基板的俯视图。
图3出根据本实用新型一实施例的芯片封装结构的侧视图。
图4、图5出根据本实用新型一实施例的芯片模组的侧视图。
具体实施方式
以下将参考附图详细说明本实用新型的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
另外，为了更好的说明本实用新型，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本实用新型同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本实用新型的主旨。
相关技术中，为减少芯片受到的应力影响，有一类方案采取的解决方式是删掉四个角落的管脚(每个角各1个)，但带来的问题是减少了管脚的数目，四个角处的几个管脚信号定义为无功能或者地，而没法定义为其他功能信号，大大降低了BGA管脚的使用率。随着芯片要求的功能越来越多，管脚的浪费会导致芯片的尺寸增大，从而提高芯片的成本。
为解决上述问题，本实用新型提供了一种芯片封装基板、芯片封装结构和芯片模组，不删掉芯片四个角落的管脚，通过增大焊盘的尺寸来避免应力带来的影响。同时也可以使四个角处的所有管脚都定义为功能管脚，提高了管脚的使用率，降低了芯片的成本。且可以避免因增大芯片尺寸而增加成本。
如图1A、图2A-图2C所示，本实用新型实施例所提供的芯片封装基板100包括：基板10以及设置在所述基板10的底面设置有多个焊盘30。
在一些实施例中，如图1B所示，芯片封装基板100还可以包括：设置在所述基板10的顶面的金属导电层20。在一些实施例中，金属导电层20可以包括多个芯片引脚焊盘，各芯片引脚焊盘用于与需要安装在芯片封装基板100的顶面的芯片的信号输出引脚电气连接。如图1B、图2A-图2C、图3所示，所述金属导电层20用于与固定在所述基板10的顶面的芯片40电气连接。所述金属导电层20中各芯片引脚焊盘与各所述焊盘30通过所述基板10电气连接。其中，金属导电层20中各芯片引脚焊盘和各焊盘30可以借助基板10的中布线和金属柱实现电气连接，或者金属导电层20中各芯片引脚焊盘和各焊盘30可以借助基板10的中金属柱实现电气连接，本实用新型对此不作限制。
如图1A、图2A-图2C所示，所述多个焊盘30包括处于所述基板10顶角的至少一个顶角区域的至少一个第一焊盘301和处于所述基板10的其他区域的多个第二焊盘302，所述第一焊盘301的尺寸大于所述第二焊盘302的尺寸。
在一些实施例中，可以根据实际需要对第一焊盘301的数量进行设置。例如，如图2A、图2C所示，一个顶角区域的至少一个第一焊盘301的数量可以是6个。如图2B所示，一个顶角区域的至少一个第一焊盘301的数量可以是3个。本领域技术人员可以根据芯片封装的应力分布影响对一个顶角区域的至少一个第一焊盘的数量进行设置，本实用新型对此不作限制。
在一些实施例中，所述至少一个顶角区域的至少一个第一焊盘301的尺寸一致。其中，多个焊盘30中各第一焊盘301的尺寸可以如图2B、图2C所示是一致的。
在一些实施例中，所述至少一个顶角区域的至少一个第一焊盘301的尺寸不一致。其中，多个焊盘30中第一焊盘301的尺寸也可以是不一致的，一个顶角区域的至少一个第一焊盘301的尺寸与所述第一焊盘301与基板顶角的距离成负相关关系。例如，由于靠近基板10顶角的应力分布特性，可以设置所述多个第一焊盘301中靠近所述基板10顶角的第一焊盘301的尺寸大于远离所述基板10顶角的第一焊盘301的尺寸，如图2C中处于顶角的4个第一焊盘301的尺寸为A1，其余第一焊盘301的尺寸为A2，A1＞A2。
由于基板100四周均被使用，可以显著提高焊盘的可布置面积，如图2A所示的示例，就可以使得焊盘的可布置面积增加4×M。
在一些实施例中，所述至少一个顶角区域的所有第一焊盘301所连接的芯片信号输出引脚为特殊引脚，所述特殊引脚可以为接地引脚或电源引脚。例如，图2A中的多个第一焊盘301所连接的芯片40的信号输出引脚(图中未示出)的类型可以完全一致，各第一焊盘301所连接的芯片40的信号输出引脚均为电源引脚、或均为接地引脚。
在一些实施例中，若所述多个第一焊盘301所连接的芯片40的信号输出引脚的类型完全一致，如图2D所述芯片封装基板100还可以包括至少一个焊盘金属层70，各所述焊盘金属层70覆盖在每个所述顶角区域的上方，所述特殊引脚对应的顶角区域的第一焊盘301通过焊盘金属层70电气连接。也即，各所述焊盘金属层70覆盖在对应顶角的多个第一焊盘301以及基板10底面的第一焊盘301之间的空置区域。这样，在进行如图5所示的芯片模组300的组装过程中，可以直接利用至少一个焊盘金属层70、多个第二焊盘302实现与印制电路板50之间的焊接，增大了焊盘的面积，提高了芯片封装结构200与印制电路板50之间的结合力，降低了顶角焊球H2开裂的风险。并且，四角的大焊盘70为电源或地时，增大的焊盘面积可以提高芯片封装结构的载流能力，减少功耗，且提高散热能力。
在一些实施例中，至少一个顶角区域的各第一焊盘301所连接的芯片40的信号输出引脚的类型也可以是不一致的。这样，就可以提高芯片引脚的利用率。
本实用新型所提供的芯片封装基板100，通过扩大基板10顶角的焊盘的尺寸，解决应力影响问题，降低顶角焊盘开裂的可能性，提高了后续芯片封装的可用管脚数量的同时，还可以保证芯片的可靠性。
如图3所示，本实用新型实施例还提供了一种芯片封装结构200，该芯片封装结构200包括上述芯片封装基板100和至少一个芯片40(图3中仅以一个芯片作为示例)。其中，各所述芯片40固定在基板10的顶面，且各所述芯片40的各信号输出引脚(图中未示出)通过金属引线(图中未示出)与所述顶面的金属导电层20电气连接，所述基板10的底面上的各焊盘30通过所述基板10与对应的信号输出引脚电气连接。
如图4、图5所示，本实用新型实施例还提供了一种芯片模组300，该芯片模组300可以包括上述芯片封装结构200和印制电路板50。其中，为简明图4、图5中仅以芯片模组300的一个芯片封装结构200与印制电路板50之间的安装进行示意。
所述印制电路板50的顶面设置有至少一个用于安装对应的芯片封装结构200的安装区域，每个所述安装区域设置有多个芯片焊盘60，各所述芯片焊盘60的尺寸与对应安装的芯片封装结构200的对应焊盘的尺寸一致。例如，如图4所示，在芯片封装结构200的焊盘30为如图2A所示的布置时，每个所述安装区域的多个芯片焊盘60可以分设为第一芯片焊盘601和第二芯片焊盘602，其中，第一芯片焊盘601的尺寸与第一焊盘301匹配，第二芯片焊盘602的尺寸与第二焊盘302的尺寸匹配。例如，如图5所示，在芯片封装结构200的焊盘30为如图2D所示的布置时，每个所述安装区域的多个芯片焊盘60可以分设为第三芯片焊盘603和第二芯片焊盘602，其中，第三芯片焊盘603的尺寸与对应的焊盘金属层70匹配，第二芯片焊盘602的尺寸与第二焊盘302的尺寸匹配。这样，可以保证芯片模组300组装的顺利进行。
如图4、图5所示，各所述芯片封装结构200固定在对应的安装区域，且所述芯片封装结构200的各焊盘30通过匹配尺寸的焊球(如焊球H1、焊球H2)与所在安装区域的对应芯片焊盘60焊接固定，实现电气连接。
在一些实施例中，在芯片模组300的组装过程中，当芯片封装结构200通过焊球焊接到印刷电路板50上时，可根据钢网控制2种不同焊球的高度，使得全部焊球的高度一致，保证片封装结构200与印刷电路板50之间的顺利焊接。
需要说明的是，尽管以上述实施例作为示例介绍了芯片封装基板、芯片封装结构和芯片模组如上，但本领域技术人员能够理解，本实用新型应不限于此。事实上，用户完全可根据个人喜好和/或实际应用场景灵活设定各部分，只要符合本实用新型的技术方案即可。
以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种芯片封装基板，其特征在于，包括：基板、设置在所述基板的底面的多个焊盘；
所述多个焊盘包括处于所述基板的至少一个顶角区域的至少一个第一焊盘和处于所述基板的其他区域的多个第二焊盘，所述第一焊盘的尺寸大于所述第二焊盘的尺寸。
2.根据权利要求1所述的芯片封装基板，其特征在于，所述至少一个顶角区域的至少一个第一焊盘的尺寸一致。
3.根据权利要求1所述的芯片封装基板，其特征在于，所述至少一个顶角区域的至少一个第一焊盘的尺寸不一致。
4.根据权利要求1所述的芯片封装基板，其特征在于，一个顶角区域的至少一个第一焊盘的尺寸与所述第一焊盘与基板顶角的距离成负相关关系。
5.根据权利要求1所述的芯片封装基板，其特征在于，所述一个顶角区域的至少一个第一焊盘的数量为3个或6个。
6.根据权利要求1所述的芯片封装基板，其特征在于，所述至少一个顶角区域的所有第一焊盘所连接的芯片信号输出引脚为特殊引脚，所述芯片封装基板的底面还包括至少一个焊盘金属层，所述特殊引脚对应的顶角区域的第一焊盘通过焊盘金属层电气连接；所述特殊引脚为接地引脚或电源引脚。
7.一种芯片封装结构，其特征在于，包括：至少一个芯片和如权利要求1-6任意一项所述的芯片封装基板，
各所述芯片固定在基板的顶面，且各所述芯片的各信号输出引脚通过金属引线与所述顶面的金属导电层电气连接，所述基板的底面上的各焊盘通过所述基板与对应的信号输出引脚电气连接。
8.根据权利要求7所述的芯片封装结构，其特征在于，所述至少一个顶角区域的所有第一焊盘所连接的信号输出引脚为特殊引脚，所述特殊引脚包括电源引脚或接地引脚。
9.根据权利要求7所述的芯片封装结构，其特征在于，所述至少一个顶角区域的各所述第一焊盘所连接的信号输出引脚的类型不一致。
10.一种芯片模组，其特征在于，包括：至少一个如权利要求7-9任意一项所述的芯片封装结构和印制电路板，
所述印制电路板的顶面设置有至少一个用于安装对应的芯片封装结构的安装区域，每个所述安装区域设置有多个芯片焊盘，各所述芯片焊盘的尺寸与对应安装的芯片封装结构的对应焊盘的尺寸一致；
各所述芯片封装结构固定在对应的安装区域，且所述芯片封装结构的各焊盘通过匹配尺寸的焊球与所在安装区域的对应芯片焊盘焊接固定。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202321459791.5U CN220400584U (zh) | 2023-06-08 | 2023-06-08 | 芯片封装基板、芯片封装结构和芯片模组 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202321459791.5U CN220400584U (zh) | 2023-06-08 | 2023-06-08 | 芯片封装基板、芯片封装结构和芯片模组 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN220400584U true CN220400584U (zh) | 2024-01-26 |
Family
ID=89605299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202321459791.5U Active CN220400584U (zh) | 2023-06-08 | 2023-06-08 | 芯片封装基板、芯片封装结构和芯片模组 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN220400584U (zh) |
-
2023
- 2023-06-08 CN CN202321459791.5U patent/CN220400584U/zh active Active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6534879B2 (en) | Semiconductor chip and semiconductor device having the chip | |
| US6515870B1 (en) | Package integrated faraday cage to reduce electromagnetic emissions from an integrated circuit | |
| US10991638B2 (en) | Semiconductor package system | |
| US20150022985A1 (en) | Device-embedded package substrate and semiconductor package including the same | |
| US7023085B2 (en) | Semiconductor package structure with reduced parasite capacitance and method of fabricating the same | |
| KR101652386B1 (ko) | 집적회로 칩 및 이의 제조방법과 집적회로 칩을 구비하는 플립 칩 패키지 및 이의 제조방법 | |
| JP2002184933A (ja) | 半導体装置 | |
| KR20140057979A (ko) | 반도체 패키지 및 반도체 패키지의 제조 방법 | |
| US20150270242A1 (en) | Semiconductor packages and methods of fabricating the same | |
| US20060091517A1 (en) | Stacked semiconductor multi-chip package | |
| KR102451167B1 (ko) | 반도체 패키지 | |
| KR20110066701A (ko) | 패키지 기판 및 이를 구비한 반도체 패키지 | |
| CN114464585B (zh) | 一种半导体基板、半导体器件、集成电路系统和电子设备 | |
| CN220400584U (zh) | 芯片封装基板、芯片封装结构和芯片模组 | |
| CN111613589A (zh) | 基于扇出型的封装结构、芯片及其制作方法 | |
| US7227258B2 (en) | Mounting structure in integrated circuit module | |
| US20020066592A1 (en) | Ball grid array package capable of increasing heat-spreading effect and preventing electromagnetic interference | |
| US6894385B1 (en) | Integrated circuit package having bypass capacitors coupled to bottom of package substrate and supporting surface mounting technology | |
| JP2006049720A (ja) | 電子回路装置 | |
| JP2001203298A (ja) | 半導体装置およびその製造方法 | |
| JP4370993B2 (ja) | 半導体装置 | |
| TWI781863B (zh) | 平面式多晶片裝置 | |
| CN211529945U (zh) | 集成多个芯片及元件的系统级封装 | |
| CN212342619U (zh) | 一种圆片级芯片扇出三维堆叠封装结构 | |
| CN210866176U (zh) | 封装结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |