KR20170033964A - 재배선 패드를 갖는 반도체 소자 - Google Patents

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Abstract

본 발명은 재배선 패드를 갖는 반도체 소자에 관한 것으로, 반도체 기판 상에 제공된 복수개의 전기적 패드들; 그리고 상기 전기적 패드들과 전기적으로 연결되고 외부단자가 접속되는 복수개의 재배선 패드들을 포함한다. 상기 복수개의 재배선 패드들은 제1 전기적 신호의 전달 경로인 복수개의 제1 재배선 패드, 그리고 상기 제1 전기적 신호와 상이한 제2 전기적 신호의 전달 경로인 적어도 하나의 제2 재배선 패드를 포함한다. 상기 복수개의 제1 재배선 패드들은 상기 반도체 기판 상에서 적어도 두 개의 열들을 지어 배열되고, 상기 적어도 하나의 제2 재배선 패드는 상기 반도체 기판 상에서 상기 적어도 두 개의 제1 전기적 패드의 열들 사이에 배치된다.

Description

재배선 패드를 갖는 반도체 소자{SEMICONDUCTOR DEVICES HAVING REDISTRIBUTION PADS}
본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로는 재배선 패드를 갖는 반도체 소자에 관한 것이다.
반도체의 고성능 및 고밀도회가 진행됨에 따라 고속신호 전송 및 최소크기의 반도체 소자 내지 반도체 패키지를 제조할 수 있는 기술이 발전하고 있다. 이의 하나로서 재배선을 활용하므로써 반도체 소자의 크기를 축소하고 전기적 특성을 향상시키는 것이 일반적이다.
본 발명의 목적은 반도체 소자의 크기를 줄일 수 있는 반도체 소자를 제공함에 있다.
본 발명의 다른 목적은 전기적 특성이 향상된 반도체 소자를 제공함에 있다.
본 발명의 또 다른 목적은 재배선 패드들의 배열을 개선시킨 반도체 소자를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 재배선 패드를 갖는 반도체 소자는 입출력 패드를 적어도 2열 배열하고, 2열의 입출력 패드들 사이에 파워/접지 패드들을 배열한 것을 일 특징으로 한다.
본 발명은 전기적 패드와 재배선 패드 사이의 재배선의 길이를 축소시켜 전기적 특성을 향상시키는 것을 다른 특징으로 한다.
본 발명은 패드의 배열을 개선시켜 반도체 소자의 크기를 줄일 수 있을 뿐만 아니라 원활한 파워 공급이 가능한 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자는: 반도체 기판 상에 제공된 복수개의 전기적 패드들; 그리고 상기 전기적 패드들과 전기적으로 연결되고 외부단자가 접속되는 복수개의 재배선 패드들을 포함할 수 있다. 상기 복수개의 재배선 패드들은: 제1 전기적 신호의 전달 경로인 복수개의 제1 재배선 패드; 그리고 상기 제1 전기적 신호와 상이한 제2 전기적 신호의 전달 경로인 적어도 하나의 제2 재배선 패드를 포함할 수 있다. 상기 복수개의 제1 재배선 패드들은 상기 반도체 기판 상에서 적어도 두 개의 열들을 지어 배열될 수 있고, 상기 적어도 하나의 제2 재배선 패드는 상기 반도체 기판 상에서 상기 적어도 두 개의 제1 전기적 패드의 열들 사이에 배치될 수 있다.
일례의 소자에 있어서, 상기 반도체 기판은: 상기 반도체 기판의 센터를 가로지르는 방향을 따라 연장된 적어도 하나의 주변 영역; 그리고 상기 주변 영역을 사이에 두고 격리된 적어도 두 개의 셀 영역들을 포함할 수 있다. 상기 제1 및 제2 재배선 패드들은 상기 주변 영역 상에 상기 주변 영역의 연장 방향을 따라 배열될 수 있다.
일례의 소자에 있어서, 상기 전기적 패드들은 상기 주변 영역 상에 제공될 수 있다.
일례의 소자에 있어서, 상기 제2 재배선 패드에 전기적으로 연결되는 적어도 하나의 보조 패드를 더 포함할 수 있다.
일례의 소자에 있어서, 상기 보조 패드는 상기 셀 영역 상에 제공될 수 있다.
일례의 소자에 있어서, 상기 전기적 패드들은 상기 셀 영역 상에 제공될 수 있다.
일례의 소자에 있어서, 상기 전기적 패드들 중 일부들은 상기 셀 영역 상에 제공될 수 있고, 상기 전기적 패드들 중 다른 일부들은 상기 주변 영역 상에 제공될 수 있다.
일례의 소자에 있어서, 상기 제1 전기적 신호는 입출력 신호를 포함할 수 있고, 상기 제2 전기적 신호는 파워 신호와 접지 신호 중 적어도 어느 하나를 포함할 수 있다.
일례의 소자에 있어서, 상기 반도체 기판은: 상기 반도체 기판의 복수개의 모서리 영역을 차지하는 복수개의 셀 영역들; 그리고 상기 셀 영역들을 격리시키는 열십자 형태의 주변 영역을 포함할 수 있다. 상기 제1 및 제2 재배선 패드들은 상기 주변 영역 상에서 제1 방향을 따라 배열될 수 있다.
일례의 소자에 있어서, 상기 제1 및 제2 재배선 패드들은 상기 주변 영역 상에서 상기 제1 방향과 교차하는 제2 방향을 따라 더 배열될 수 있다.
일례의 소자에 있어서, 상기 반도체 기판은: 상기 반도체 기판의 어느 한 변에 인접한 에지 영역을 차지하며 상기 어느 한 변의 연장 방향을 따라 연장된 적어도 하나의 주변 영역; 그리고 상기 주변 영역에 의해 점유되지 아니한 상기 반도체 기판의 다른 영역을 차지하는 적어도 하나의 셀 영역을 포함할 수 있다. 상기 제1 및 제2 재배선 패드들은 상기 주변 영역 상에서 상기 주변 영역이 연장되는 방향을 따라 배열될 수 있다.
일례의 소자에 있어서, 상기 반도체 기판은: 상기 반도체 기판의 센터를 차지하는 셀 영역; 그리고 상기 반도체 기판의 주변을 따라 연장되어 상기 셀 영역을 에워싸는 고리 형태의 주변 영역을 포함할 수 있다. 상기 제1 및 제2 재배선 패드들은 상기 주변 영역 상에서 상기 고리 형태를 따라 배열될 수 있다.
일례의 소자에 있어서, 상기 제1 전기전 신호는 입출력 신호를 포함할 수 있고, 상기 제2 전기적 신호는 파워 신호와 접지 신호 중 적어도 하나를 포함할 수 있다.
일례의 소자에 있어서, 상기 복수개의 재배선 패드들은 상기 반도체 기판 상에서 상기 적어도 두 개의 제1 전기적 패드의 열들 사이에 배치된 적어도 하나의 더미 패드를 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자는: 반도체 기판 상에 제공된 복수개의 전기적 패드들; 그리고 상기 복수개의 전기적 패드들에 전기적으로 연결되고 외부단자가 접속되는 복수개의 재배선 패드들을 포함할 수 있다. 상기 복수개의 전기적 패드들은: 제1 전기적 신호의 전달 경로로 제공되는 복수개의 제1 전기적 패드들과; 그리고 상기 제1 전기적 신호와 상이한 제2 전기적 신호의 전달 경로로 제공되는 복수개의 제2 전기적 패드들을 포함할 수 있다. 상기 복수개의 재배선 패드들은: 상기 복수개의 제1 패드들과 전기적으로 연결되는 복수개의 제1 재배선 패드들과; 그리고 상기 복수개의 제2 전기적 패드들과 전기적으로 연결되는 복수개의 제2 재배선 패드들을 포함할 수 있다. 상기 제1 재배선 패드들은 적어도 두 개의 열들을 지어 배열될 수 있고, 상기 제2 패드들은 상기 적어도 두 개의 제1 전기적 패드의 열들 사이에 배치될 수 있다.
일례의 소자에 있어서, 상기 제1 재배선 패드들은 상기 반도체 기판의 센터 상에서 상기 반도체 기판의 센터를 가로지르는 제1 방향을 따라 배열될 수 있고, 상기 제2 재배선 패드들은 상기 반도체 기판의 센터 상에서 상기 적어도 두 개의 제1 전기적 패드의 열들 사이에서 상기 제1 방향을 따라 배열될 수 있다.
일례의 소자에 있어서, 상기 제1 전기적 패드들은 상기 반도체 기판의 센터 상에서 상기 제1 방향을 따라 적어도 두 개의 열들을 지어 배열될 수 있고, 상기 제2 전기적 패드들은 상기 반도체 기판의 센터 상에서 상기 제1 방향을 따라 배열되어 상기 제1 전기적 패드들 사이에 배치될 수 있다.
일례의 소자에 있어서, 상기 복수개의 재배선 패드들은 상기 제2 재배선 패드들과 전기적으로 연결된 복수개의 보조 패드들을 더 포함할 수 있다.
일례의 소자에 있어서, 상기 보조 패드들은 상기 제1 방향을 따라 배열될 수 있다.
일례의 소자에 있어서, 상기 반도체 기판은 적어도 하나의 셀 영역과 적어도 하나의 주변 영역을 포함할 수 있고, 상기 제1 및 제2 재배선 패드들은 상기 주변 영역 상에 제공될 수 있다.
일례의 소자에 있어서, 상기 제1 및 제2 전기적 패드들은 상기 주변 영역 상에 제공될 수 있다.
일례의 소자에 있어서, 상기 복수개의 재배선 패드들은 상기 제2 재배선 패드들과 전기적으로 연결된 복수개의 보조 패드들을 더 포함할 수 있다. 상기 보조 패드들은 상기 제2 전기적 신호의 전달 경로로 제공될 수 있다.
일례의 소자에 있어서, 상기 보조 패드들은 상기 셀 영역 혹은 상기 주변 영역 상에 제공될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자는: 표면 상에 복수개의 입출력 패드들과 복수개의 파워 패드들이 제공된 반도체 소자를 포함할 수 있다. 상기 입출력 패드들은 상기 반도체 소자의 표면 상에서 제1 방향을 따라 연장된 제1 열과 제2 열을 지어 배열될 수 있고, 상기 파워 패드들은 상기 반도체 소자의 표면 상에서 상기 제1 및 제2 열들 사이에서 상기 제1 방향을 따라 연장된 제3 열을 지어 배열될 수 있다.
일례의 소자에 있어서, 상기 반도체 소자는 셀 영역과 주변 영역을 포함할 수 있고, 상기 입출력 패드들과 상기 파워 패드들 중 적어도 어느 하나들은 상기 주변 영역에 상당하는 상기 반도체 소자의 표면 상에 제공될 수 있다.
일례의 소자에 있어서, 상기 주변 영역은 상기 반도체 소자의 센터를 상기 제1 방향을 따라 가로지르는 센터 영역에 상당할 수 있고, 상기 셀 영역은 상기 센터 영역을 사이에 두고 상기 제1 방향과 교차하는 제2 방향을 따라 이격된 상기 반도체 소자의 양측 에지 영역에 상당할 수 있다.
일례의 소자에 있어서, 상기 파워 패드들 각각에 전기적으로 연결된 적어도 하나의 보조 파워 패드를 더 포함할 수 있다. 상기 파워 패드와 상기 파워 패드에 전기적으로 연결된 적어도 하나의 보조 파워 패드는 전기적으로 일체로 동작하는 싱글 패드를 구성할 수 있다.
일례의 소자에 있어서, 상기 반도체 소자 내에 제공된 복수개의 전기적 패드들을 더 포함할 수 있다. 상기 입출력 패드들과 상기 파워 패드들 중 적어도 어느 하나들은 상기 전기적 패드들과 전기적으로 연결되고 외부단자들이 접속되는 재배선 패드들일 수 있다.
일례의 소자에 있어서, 상기 반도체 소자는 셀 영역과 주변 영역을 포함할 수 있다. 상기 전기적 패드들 중 적어도 어느 하나는 상기 주변 영역에 제공될 수 있다.
일례의 소자에 있어서, 상기 입출력 패드와 상기 파워 패드 중 적어도 어느 하나는 상기 전기적 패드와 동일하거나 큰 크기를 가질 수 있다.
본 발명에 의하면, 파워/접지 패드들을 입출력 패드들이 구성하는 열들 사이에 배열하므로써 패드들이 차지하는 면적을 줄일 수 있다. 이에 따라 반도체 소자의 크기를 줄이므로써 전자 제품의 축소화 경향에 능동적으로 대처할 수 있는 효과가 있다. 아울러, 전기적 패드와 재배선 패드 사이의 재배선 길이를 줄여 배선 길이의 증가에 따른 반도체 소자의 특성이 열화되는 문제점을 해결할 수 있다.
도 1a는 본 발명의 일례에 따른 반도체 소자를 도시한 단면도이다.
도 1b는 본 발명의 일례에 따른 반도체 소자에 있어서 전기적 패드와 재배선 패드를 도시한 평면도이다.
도 1c 및 1d는 도 1b의 다른 예들을 도시한 평면도들이다.
도 1e는 도 1a의 다른 예를 도시한 단면도이다.
도 2a는 본 발명의 일례에 따른 패드들의 배치를 도시한 평면도이다.
도 2b는 도 2a의 다른 예를 도시한 평면도이다.
도 3은 비교예에 따른 반도체 소자에 있어서 패드들의 배치를 도시한 평면도이다.
도 4a 내지 12a는 본 발명의 일례에 따른 패드들의 배치를 도시한 평면도들이다.
도 4b 내지 12b는 도 4a 내지 12a의 다른 예들을 도시한 평면도들이다.
이하, 본 발명에 따른 재배선 패드를 갖는 반도체 소자를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<반도체 소자의 일례>
도 1a는 본 발명의 일례에 따른 반도체 소자를 도시한 단면도이다. 도 1b는 본 발명의 일례에 따른 반도체 소자에 있어서 전기적 패드와 재배선 패드를 도시한 평면도이다. 도 1c 및 1d는 도 1b의 다른 예들을 도시한 평면도들이다. 도 1e는 도 1a의 다른 예를 도시한 단면도이다.
도 1a를 참조하면, 반도체 소자(100)는 상면(111a)과 하면(111b)을 포함하며 상면(111a) 상에 하나 혹은 그 이상의 전기적 패드들(120)이 마련된 반도체 기판(110), 반도체 기판(110)의 상면(111a)을 덮는 보호막(112)과 절연막(114), 절연막(114) 상에 제공되고 전기적 패드(120)와 전기적으로 연결된 재배선(130), 그리고 재배선(130)을 덮는 솔더 마스크막(118)을 포함할 수 있다. 반도체 소자(100)는 가령 인쇄회로기판(PCB) 상에 플립칩 본딩되어 반도체 패키지를 구성할 수 있다.
반도체 기판(110)의 상면(111a)은 전기적 패드(120)에 전기적으로 연결되는 회로패턴이 형성되는 활성면일 수 있고, 하면(111b)은 비활성면일 수 있다. 회로패턴은 가령 메모리 회로, 로직 회로, 혹은 이들의 조합을 포함할 수 있다. 전기적 패드들(120)은 후술한 바와 같이 반도체 기판(110)의 상면(111a)의 센터나 에지에 하나 혹은 그 이상의 열을 지어 배열될 수 있다.
재배선(130)은 솔더 마스크막(118)의 선택적 제거에 의해 형성될 수 있는 개구(117)에 의해 개방될 수 있는 재배선 패드(140)를 포함할 수 있다. 개구(117)는 전도체로 구성된 외부단자(150)에 의해 채워질 수 있다. 외부단자(150)는 금속 필라(150a), 그리고 금속 필라(150a)의 상단에 제공된 솔더(150b)로 구성된 범프를 포함할 수 있다. 다른 예로, 외부단자(150)는 솔더볼을 포함할 수 있다. 재배선(130)을 덮는 절연막(116)이 더 제공될 수 있다.
전기적 패드(120)는 보호막(112)과 절연막(114)의 선택적 제거에 의해 형성될 수 있는 개구(125)에 의해 개방될 수 있다. 재배선(130)은 개구(125)에 채워져 전기적 패드(120)에 접속되는 수직 패턴(130a), 그리고 수직 패턴(130a)으로부터 수평하게 연장된 수평 패턴(130b)으로 구분될 수 있다. 수평 패턴(130b)은 직선적으로 혹은 구부러진 형태로 연장될 수 있다. 수평 패턴(130b)의 일부는 전술한 바와 같이 외부단자(150)가 접속되는 재배선 패드(140)를 구성할 수 있다.
전기적 패드(120)의 크기 내지 면적은 재배선 패드(140)의 크기 내지 면적과 동일하거나 작을 수 있다. 예컨대, 도 1b에 도시된 것처럼, 전기적 패드(120)와 재배선 패드(140)가 정사각형의 평면을 갖는 경우, 재배선 패드(140)의 한 변의 길이(L2)는 적어도 전기적 패드(120)의 한 변의 길이(L1)의 약 1배 내지 3배일 수 있다.
다른 예로, 도 1c에 도시된 바와 같이, 전기적 패드(120)와 재배선 패드(140)가 정사각형의 평면을 갖는 경우, 재배선 패드(140)의 단축 변의 길이(L2a)는 적어도 전기적 패드(120)의 단축 변의 길이(L1a)의 약 1배 내지 3배일 수 있다. 또 다른 예로, 도 1d에 도시된 바와 같이, 전기적 패드(120)와 재배선 패드(140)가 원형의 평면을 갖는 경우, 재배선 패드(140)의 지름(D2)은 적어도 전기적 패드(120)의 지름(D1)의 약 1배 내지 3배일 수 있다. 전기적 패드(120)와 재배선 패드(140)는 상기 사각형이나 원형에 한정되지 아니하며, 임의의 형상의 평면을 가질 수 있다.
반도체 소자(100)의 다른 예로서, 도 1e에 도시된 것처럼, 반도체 소자(100a)는 반도체 기판(110)의 상면(111a)을 덮는 층간절연막(190), 적어도 반도체 기판(110)을 관통하며 전기적 패드(120)에 전기적으로 연결된 관통전극(170), 관통전극(170)과 전기적으로 연결된 재배선(130), 그리고 재배선(130)을 덮는 하부 보호막(180)을 포함할 수 있다. 관통전극(170)은 층간절연막(190)의 적어도 일부를 더 관통할 수 있다.
반도체 기판(110)의 상면(111a)은 전기적 패드(120)에 전기적으로 연결된 회로 패턴이 배치되는 활성면일 수 있고, 하면(111b)은 재배선(130)이 제공된 비활성면일 수 있다. 전기적 패드(120)는 금속 배선(195)에 전기적으로 연결될 수 있고, 금속 배선(195)에 접속되는 외부단자(197)와 전기적으로 연결될 수 있다. 재배선(130)의 일부는 하부 보호막(180)의 선택적 제거에 의해 형성될 수 있는 개구(187)에 의해 노출될 수 있는 재배선 패드(140)로 활용될 수 있다. 재배선 패드(140)에 가령 솔더볼과 같은 외부단자(150)가 접속될 수 있다.
반도체 소자(100)의 재배선 패드(140)와 전기적 패드(120)는 이하에서 후술한 바와 같이 다앙한 형태로 배열될 수 있다. 이하의 설명은 반도체 소자(100a)의 재배선 패드(140)와 전기적 패드(120)의 배열에 동일하거나 유사하게 적용될 수 있다.
<전기적 패드와 재배선 패드의 배치의 일례>
도 2a는 본 발명의 일례에 따른 패드들의 배치를 도시한 평면도이다. 도 2b는 도 2a의 다른 예를 도시한 평면도이다. 도 3은 비교예에 따른 반도체 소자에 있어서 패드들의 배치를 도시한 평면도이다.
도 2a를 참조하면, 반도체 소자(100)는 적어도 하나의 제1 영역(110a)과 적어도 하나의 제2 영역(110b)을 포함할 수 있다. 제1 영역(110a)은 셀 어레이가 제공된 반도체 기판(110)의 셀 영역을 가리킬 수 있고, 제2 영역(110b)은 주변 회로가 제공된 반도체 기판(110)의 주변 영역을 가리킬 수 있다.
일례로, 반도체 소자(100)의 센터는 제1 방향(X)을 따라 연장되는 제2 영역(110b)에 해당할 수 있고, 반도체 소자(100)의 나머지 부분은 제2 영역(110b)을 사이에 두고 제2 방향(Y)을 따라 이격된 복수개의 제1 영역들(110a)에 해당할 수 있다. 다른 예로, 제1 영역(110a)은 재배선 패드들(140)이 배치되지 않는 영역을 가리킬 수 있고, 제2 영역(110b)은 재배선 패드들(140)이 배치되는 영역을 가리킬 수 있다.
재배선 패드들(140)은 제2 영역(110b) 상에 제공될 수 있다. 다시 말해, 반도체 소자(100)는 센터 패드 구조를 가질 수 있다. 재배선 패드들(140)은 반도체 소자(100)의 동작에 필요한 입출력 신호들이 인가되는 복수개의 입출력 패드들(142), 그리고 파워 신호와 접지 신호 중 적어도 어느 하나가 인가되는 하나 혹은 그 이상의 파워 패드들(144)을 포함할 수 있다. 다른 예로, 재배선 패드들(140)은 적어도 하나의 제1 영역(110a) 상에 더 제공될 수 있다.
입출력 패드들(142)은 가령 제1 방향(X)을 따라 적어도 두 개의 열을 지어 배치될 수 있다. 파워 패드들(144)은 제1 방향(X)을 따라 적어도 두 개의 열을 지어 배열된 입출력 패드들(142) 사이에 제공될 수 있다. 파워 패드들(144)은 제1 방향(X)을 따라 일렬 배열될 수 있다.
예컨대, 재배선 패드들(140)은 반도체 소자(100)의 센터 상에서 제1 방향(X)을 따라 적어도 3열 배열될 수 있다. 입출력 패드들(142)은 양측 바깥에서 제1 방향(X)을 따라 2개의 열을 지어 배열될 수 있고 파워 패드들(144)은 2개의 입출력 패드들(142)의 열들 가운데에서 제1 방향(X)을 따라 일렬 배열될 수 있다. 입출력 패드들(142)과 파워 패드들(144)은 제2 방향(Y)을 따라 정렬될 수 있다.
반도체 소자(100)에 있어서 입출력 패드들(142)과 파워 패드들(144)은 도 1a에 도시된 바와 같이 반도체 기판(110)의 상면(111a), 즉 활성면 위의 반도체 소자(100)의 표면에 제공될 수 있다. 다른 예로, 반도체 소자(100a)에 있어서 입출력 패드들(142)과 파워 패드들(144)은 도 1e에 도시된 바와 같이 반도체 기판(110)의 하면(111b), 즉 비활성면 위의 반도체 소자(100a)의 표면 상에 제공될 수 있다.
본 실시예와 다르게, 도 3에 도시된 바와 같이, 재배선 패드들(140)을 반도체 소자(100)의 센터 상에서 제1 방향(X)을 따라 2열로 배열할 수 있다. 하나 혹은 그 이상의 파워 패드들(144)은 같은 열에 속하는 입출력 패드들(142) 사이에 배치될 수 있다. 이 경우, 파워 패드들(144)과 입출력 패드들(142)이 차지하는 길이(Sp)가 본 실시예에 비해 길어질 수 있다.
본 실시예에 따르면, 도 2a에 도시된 것처럼, 하나 혹은 그 이상의 파워 패드들(144)이 입출력 패드들(142)이 구성하는 적어도 2개의 열들 사이에 배열되므로 반도체 소자(100)의 제1 방향을 따르는 길이(S)가 줄어들 수 있다. 길이(S)의 축소는 반도체 소자(100)의 크기 내지 면적의 축소에 이바지할 수 있다. 이에 더하여, 도 1b 내지 1d를 참조하여 전술한 것처럼, 전기적 패드(120)의 크기를 최소화하므로써 반도체 소자(100) 자체의 크기를 줄일 수 있다.
도 2a를 다시 참조하면, 전기적 패드들(120)은 제2 영역(110b)에 상당하는 반도체 소자(100)의 내부에 배치될 수 있다. 예컨대, 재배선 패드들(140)과 전기적 패드들(120)이 제2 영역(110b) 상에 함께 배치되므로써 재배선 패드(140)와 전기적 패드(120) 사이에서의 재배선(130)의 길이가 줄어들 수 있다. 재배선(130)의 길이 축소는 전기적 저항 내지 인덕턴스의 감소로 이어질 수 있어 신호 잡음(signal noise)이 줄어들 수 있다. 전기적 패드들(120)은 입출력 패드들(142)과 파워 패드들(144) 사이에서 제1 방향(X)을 따라 일렬 배열될 수 있다.
도 2b를 참조하면, 반도체 소자(100)는 파워 패드(144)와 전기적으로 연결된 적어도 하나의 보조 파워 패드(144a)를 더 포함할 수 있다. 일례로, 파워 패드들(144) 각각에 2개의 보조 파워 패드들(144a)이 전기적으로 연결될 수 있다. 보조 파워 패드들(144a)은 가령 제1 영역(110a) 상에 제공될 수 있다. 다른 예로, 보조 파워 패드들(144a)은 제2 영역(110b) 상에 제공될 수 있다. 보조 파워 패드들(144a)은 제1 방향(X)을 따라 일렬 배열될 수 있다. 보조 파워 패드들(144a)과 파워 패드(144)는 제2 방향(Y)을 따라 지그재그 형태로 배열될 수 있다.
파워 패드(144)에 적어도 하나의 보조 파워 패드(144a)가 전기적으로 연결되어 전기적으로 싱글 패드로 작용할 수 있다. 이처럼 싱글 패드를 구성하는 복수개의 파워 패드들(144,144a)을 통해 파워 신호가 인가되므로써 반도체 소자(100)로의 원활한 파워 공급이 가능해질 수 있다.
<전기적 패드와 재배선 패드의 배치의 일례들>
도 4a 내지 12a는 본 발명의 일례에 따른 패드들의 배치를 도시한 평면도들이다. 도 4b 내지 12b는 도 4a 내지 12a의 다른 예들을 도시한 평면도들이다. 이하에선, 도 2a 혹은 2b에 도시된 구조와 상이한 점들에 대해 상설하고 동일한 점들에 대해서는 생략하거나 개설한다.
도 4a를 참조하면, 반도체 소자(100)는 적어도 하나의 더미 패드(145)를 더 포함할 수 있다. 가령, 복수개의 더미 패드들(145)이 파워 패드들(144)과 함께 동일한 열을 이룰 수 있다. 더미 패드들(145)은 제1 방향(X)을 따라 열을 지어 파워 패드들(144) 사이에 제공될 수 있다. 도 4b에 도시된 것처럼, 반도체 소자(100)는 파워 패드들(144) 각각에 전기적으로 연결된 적어도 하나의 보조 파워 패드(144a)를 더 포함할 수 있다. 이에 따라, 반도체 소자(100)에 원활한 파워 공급이 가능해질 수 있다. 본 명세서에 개시된 모든 실시예는 전술한 적어도 하나의 더미 패드(145)를 더 포함할 수 있다.
도 5a를 참조하면, 파워 패드(144)와 입출력 패드(142)는 제2 방향(Y)을 따라 지그재그 형태로 배열될 수 있다. 도 5b에 도시된 것처럼, 파워 패드(144)에 전기적으로 연결된 적어도 하나의 보조 파워 패드들(144a)이 더 제공될 수 있다. 보조 파워 패드들(144a)은 제1 영역(110a) 상에 제공될 수 있다. 보조 파워 패드들(144a)과 파워 패드(144)는 제2 방향(Y)을 따라 일렬 배열될 수 있다.
도 6a를 참조하면, 전기적 패드들(120)은 제1 영역(110a) 상에 제공될 수 있다. 가령, 파워 패드(144)와 입출력 패드(142)에 전기적으로 연결된 전기적 패드들(120)은 제1 영역(110a) 상에 제공될 수 있다. 도 6b에 도시된 것처럼, 보조 파워 패드들(144a)은 전기적 패드들(120)과 함께 제1 영역(110a) 상에 제공될 수 있다.
도 7a를 참조하면, 전기적 패드들(120) 중 일부들은 제1 영역(110a) 상에 제공될 수 있고, 다른 일부들은 제2 영역(110b) 상에 제공될 수 있다. 일례로, 입출력 패드들(142)과 전기적으로 연결된 제1 전기적 패드들(122)은 제1 영역(110a) 상에 제공될 수 있고, 파워 패드들(144)과 전기적으로 연결된 제2 전기적 패드들(124)은 제2 영역(110b) 상에 제공될 수 있다. 도 7b에서처럼, 보조 파워 패드(144a)는 제2 영역(110b) 상에 제공된 제2 전기적 패드들(124)과 연결되어 파워 패드(144)와 전기적으로 연결될 수 있다.
도 8a를 참조하면, 입출력 패드들(142)과 전기적으로 연결된 제1 전기적 패드들(122)은 제2 영역(110b) 상에 제공될 수 있고, 파워 패드들(144)과 전기적으로 연결된 제2 전기적 패드들(124)은 제1 영역(110a) 상에 제공될 수 있다. 도 8b에서처럼, 보조 파워 패드(144a)는 제1 영역(110a) 상에 제공된 제2 전기적 패드들(124)과 연결되어 파워 패드(144)와 전기적으로 연결될 수 있다.
도 9a를 참조하면, 반도체 소자(100)는 반도체 소자(100)의 모서리들을 차지하는 복수개의 제1 영역들(110a), 그리고 제1 영역들(110a)을 격리하는 가령 열십자 형태의 제2 영역(110b)을 포함할 수 있다. 재배선 패드들(140)은 제2 영역(110b) 상에서 일방향, 가령 제1 방향(X)을 따라 적어도 3열 배열될 수 있다. 전기적 패드들(120)은 재배선 패드들(140)과 함께 제2 영역(110b) 상에 제공될 수 있다. 도 9b에서처럼, 보조 파워 패드들(144a)이 더 제공된 경우, 보조 파워 패드들(144a) 중 일부들은 제1 영역들(110a) 상에 제공될 수 있고 다른 일부들은 제2 영역(110b) 상에 제공될 수 있다. 전기적 패드들(120)은 모두 제2 영역(110b) 상에 제공될 수 있다. 다른 예로, 전기적 패드들(120)은 도 6a에 도시된 것처럼 모두 제1 영역(110a) 상에 제공될 수 있다. 또는 전기적 패드들(120)은 도 7a 혹은 도 8a에 도시된 것처럼 일부들은 제1 영역(110a) 상에 제공되고 다른 일부들은 제2 영역(110b) 상에 제공될 수 있다.
도 10a를 참조하면, 재배선 패드들(140)은 열십자 형태의 제2 영역(110b) 상에 제1 방향(X) 및 제2 방향(Y)을 따라 연장되는 열십자 형태로 배열될 수 있다. 도 10b에서처럼, 보조 파워 패드들(144a)이 더 제공된 경우, 보조 파워 패드들(144a) 중 일부들은 제1 영역들(110a) 상에 제공될 수 있고 다른 일부들은 제2 영역(110b) 상에 제공될 수 있다. 전기적 패드들(120)은 도 6a처럼 모두 제2 영역(110b) 상에 제공되거나, 또는 도 7a 혹은 도 8a에 도시된 것처럼 일부들은 제1 영역(110a) 상에 제공되고 다른 일부들은 제2 영역(110b) 상에 제공될 수 있다.
도 11a를 참조하면, 반도체 소자(100)의 일부 영역을 차지하는 제1 영역(110a)과 나머지 일부 영역을 차지하는 제2 영역(110b)을 포함할 수 있다. 일례로, 제2 영역(110b)은 반도체 소자(100)의 어느 한 변에 인접하고 어느 한 변이 연장되는 방향, 가령 제1 방향(X)을 따라 연장될 수 있다. 재배선 패드들(140)은 제2 영역(110b) 상에 제1 방향(X)을 따라 적어도 3열 배열될 수 있다. 도 11b에서처럼, 보조 파워 패드들(144a)이 더 제공된 경우, 보조 파워 패드들(144a)은 제1 영역(110a) 상에 제공될 수 있다. 전기적 패드들(120)은 재배선 패드들(140)과 함께 제2 영역(110b) 상에 제공될 수 있다. 다른 예로, 전기적 패드들(120)은 도 6a에서처럼 모두 제1 영역(110a) 상에 제공될 수 있고, 이와 달리 도 7a 또는 도 8a에서처럼 일부들은 제1 영역(110a) 상에 제공되고 다른 일부들은 제2 영역(110b) 상에 제공될 수 있다.
도 12a를 참조하면, 반도체 소자(100)는 반도체 소자(100)의 센터를 차지하는 제1 영역(110a)을 에워싸는 고리 형태의 제2 영역(110b)을 포함할 수 있다. 재배선 패드들(140)은 제2 영역(110b) 상에 고리 형태로 배열될 수 있다. 도 12b에서처럼, 보조 파워 패드들(144a)이 더 제공된 경우, 보조 파워 패드들(144a)은 제1 영역(110a) 상에 제공될 수 있다. 전기적 패드들(120)은 모두 제2 영역(110b) 상에 제공될 수 있다. 다른 예로, 전기적 패드들(120)은 도 6a에서처럼 모두 제1 영역(110a) 상에 제공될 수 있고, 혹은 도 7a 또는 도 8a에서처럼 일부들은 제1 영역(110a) 상에 제공되고 다른 일부들은 제2 영역(110b) 상에 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 반도체 기판 상에 제공된 복수개의 전기적 패드들; 그리고
    상기 전기적 패드들과 전기적으로 연결되고 외부단자가 접속되는 복수개의 재배선 패드들을 포함하고,
    상기 복수개의 재배선 패드들은:
    제1 전기적 신호의 전달 경로인 복수개의 제1 재배선 패드; 그리고
    상기 제1 전기적 신호와 상이한 제2 전기적 신호의 전달 경로인 적어도 하나의 제2 재배선 패드를 포함하고,
    상기 복수개의 제1 재배선 패드들은 상기 반도체 기판 상에서 적어도 두 개의 열들을 지어 배열되고, 상기 적어도 하나의 제2 재배선 패드는 상기 반도체 기판 상에서 상기 적어도 두 개의 제1 전기적 패드의 열들 사이에 배치된 반도체 소자.
  2. 제1항에 있어서,
    상기 반도체 기판은:
    상기 반도체 기판의 센터를 가로지르는 방향을 따라 연장된 적어도 하나의 주변 영역; 그리고
    상기 주변 영역을 사이에 두고 격리된 적어도 두 개의 셀 영역들을 포함하고,
    상기 제1 및 제2 재배선 패드들은 상기 주변 영역 상에 상기 주변 영역의 연장 방향을 따라 배열된 반도체 소자.
  3. 제2항에 있어서,
    상기 전기적 패드들은 상기 셀 영역 상에 제공된 반도체 소자.
  4. 제2항에 있어서,
    상기 전기적 패드들 중 일부들은 상기 셀 영역 상에 제공되고, 상기 전기적 패드들 중 다른 일부들은 상기 주변 영역 상에 제공된 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 전기적 신호는 입출력 신호를 포함하고, 상기 제2 전기적 신호는 파워 신호와 접지 신호 중 적어도 어느 하나를 포함하는 반도체 소자.
  6. 제1항에 있어서,
    상기 반도체 기판은:
    상기 반도체 기판의 복수개의 모서리 영역을 차지하는 복수개의 셀 영역들; 그리고
    상기 셀 영역들을 격리시키는 열십자 형태의 주변 영역을 포함하고,
    상기 제1 및 제2 재배선 패드들은 상기 주변 영역 상에서 제1 방향을 따라 배열된 반도체 소자.
  7. 제1항에 있어서,
    상기 반도체 기판은:
    상기 반도체 기판의 어느 한 변에 인접한 에지 영역을 차지하며 상기 어느 한 변의 연장 방향을 따라 연장된 적어도 하나의 주변 영역; 그리고
    상기 주변 영역에 의해 점유되지 아니한 상기 반도체 기판의 다른 영역을 차지하는 적어도 하나의 셀 영역을 포함하고,
    상기 제1 및 제2 재배선 패드들은 상기 주변 영역 상에서 상기 주변 영역이 연장되는 방향을 따라 배열된 반도체 소자.
  8. 제1항에 있어서,
    상기 반도체 기판은:
    상기 반도체 기판의 센터를 차지하는 셀 영역; 그리고
    상기 반도체 기판의 주변을 따라 연장되어 상기 셀 영역을 에워싸는 고리 형태의 주변 영역을 포함하고,
    상기 제1 및 제2 재배선 패드들은 상기 주변 영역 상에서 상기 고리 형태를 따라 배열된 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 전기전 신호는 입출력 신호를 포함하고, 상기 제2 전기적 신호는 파워 신호와 접지 신호 중 적어도 하나를 포함하는 반도체 소자.
  10. 제1항에 있어서,
    상기 복수개의 재배선 패드들은 상기 반도체 기판 상에서 상기 적어도 두 개의 제1 전기적 패드의 열들 사이에 배치된 적어도 하나의 더미 패드를 더 포함하는 반도체 소자.
  11. 반도체 기판 상에 제공된 복수개의 전기적 패드들; 그리고
    상기 복수개의 전기적 패드들에 전기적으로 연결되고 외부단자가 접속되는 복수개의 재배선 패드들을 포함하고,
    상기 복수개의 전기적 패드들은:
    제1 전기적 신호의 전달 경로로 제공되는 복수개의 제1 전기적 패드들과; 그리고
    상기 제1 전기적 신호와 상이한 제2 전기적 신호의 전달 경로로 제공되는 복수개의 제2 전기적 패드들을 포함하고,
    상기 복수개의 재배선 패드들은:
    상기 복수개의 제1 패드들과 전기적으로 연결되는 복수개의 제1 재배선 패드들과; 그리고
    상기 복수개의 제2 전기적 패드들과 전기적으로 연결되는 복수개의 제2 재배선 패드들을 포함하고,
    상기 제1 재배선 패드들은 적어도 두 개의 열들을 지어 배열되고, 상기 제2 패드들은 상기 적어도 두 개의 제1 전기적 패드의 열들 사이에 배치된 반도체 소자.
  12. 제11항에 있어서,
    상기 제1 재배선 패드들은 상기 반도체 기판의 센터 상에서 상기 반도체 기판의 센터를 가로지르는 제1 방향을 따라 배열되고,
    상기 제2 재배선 패드들은 상기 반도체 기판의 센터 상에서 상기 적어도 두 개의 제1 전기적 패드의 열들 사이에서 상기 제1 방향을 따라 배열된 반도체 소자.
  13. 제11항에 있어서,
    상기 복수개의 재배선 패드들은 상기 제2 재배선 패드들과 전기적으로 연결된 복수개의 보조 패드들을 더 포함하는 반도체 소자.
  14. 제11항에 있어서,
    상기 반도체 기판은 적어도 하나의 셀 영역과 적어도 하나의 주변 영역을 포함하고,
    상기 제1 및 제2 재배선 패드들은 상기 주변 영역 상에 제공된 반도체 소자.
  15. 제14항에 있어서,
    상기 복수개의 재배선 패드들은 상기 제2 재배선 패드들과 전기적으로 연결된 복수개의 보조 패드들을 더 포함하고,
    상기 보조 패드들은 상기 제2 전기적 신호의 전달 경로로 제공되는 반도체 소자.
  16. 표면 상에 복수개의 입출력 패드들과 복수개의 파워 패드들이 제공된 반도체 소자를 포함하고,
    상기 입출력 패드들은 상기 반도체 소자의 표면 상에서 제1 방향을 따라 연장된 제1 열과 제2 열을 지어 배열되고,
    상기 파워 패드들은 상기 반도체 소자의 표면 상에서 상기 제1 및 제2 열들 사이에서 상기 제1 방향을 따라 연장된 제3 열을 지어 배열된 반도체 소자.
  17. 제16항에 있어서,
    상기 반도체 소자는 셀 영역과 주변 영역을 포함하고,
    상기 입출력 패드들과 상기 파워 패드들 중 적어도 어느 하나들은 상기 주변 영역에 상당하는 상기 반도체 소자의 표면 상에 제공된 반도체 소자.
  18. 제16항에 있어서,
    상기 파워 패드들 각각에 전기적으로 연결된 적어도 하나의 보조 파워 패드를 더 포함하고,
    상기 파워 패드와 상기 파워 패드에 전기적으로 연결된 적어도 하나의 보조 파워 패드는 전기적으로 일체로 동작하는 싱글 패드를 구성하는 반도체 소자.
  19. 제16항에 있어서,
    상기 반도체 소자 내에 제공된 복수개의 전기적 패드들을 더 포함하고,
    상기 입출력 패드들과 상기 파워 패드들 중 적어도 어느 하나들은 상기 전기적 패드들과 전기적으로 연결되고 외부단자들이 접속되는 재배선 패드들인 반도체 소자.
  20. 제19항에 있어서,
    상기 입출력 패드와 상기 파워 패드 중 적어도 어느 하나는 상기 전기적 패드와 동일하거나 큰 크기를 갖는 반도체 소자.
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