JP4754105B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、配線基板への実装効率を高め、高密度実装を可能にし、信頼性の高い基板実装を実現できるチップ状の半導体装置およびその製造方法に関するものであり、特に半導体ウェハーレベルで製造し、かつ信頼性の高い半導体装置構造を実現できる半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、携帯機器の軽量小型化、高密度化にともない、リード端子を外部端子として有した半導体パッケージの高密度実装化が進む中、より高密度実装を図るため、チップ状の半導体装置を電子機器の配線基板等に実装する技術が開発されている。
【０００３】
以下、従来の半導体装置について図面を参照しながら説明する。
【０００４】
図６は従来の半導体装置を示す図であり、図６（ａ）は構成斜視図であり、図６（ｂ）は図６（ａ）のＡ−Ａ１箇所の断面図である。
【０００５】
図６に示すように従来の半導体装置は、一主面上の周辺領域に内部の半導体集積回路素子と接続した複数の電極パッド１を有した半導体チップ２と、各電極パッド１を除く半導体チップ２の主面領域上に形成された絶縁性の低弾性樹脂よりなる絶縁層３と、半導体チップ２の主面内であって、形成された絶縁層３上に各電極パッド１と接続した金属導体よりなる配線層４により再配線接続で２次元配置された複数のコンタクトパッド５と、それらコンタクトパッド５を除く半導体チップ２の主面上に形成され、電極パッド１，配線層４を保護したソルダーレジストなどの絶縁性樹脂層６と、コンタクトパッド５上に各々設けられた半田ボールなどの突起電極７より構成されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体装置において、半導体チップサイズで半導体装置を構成することができるものの、半導体チップの素子領域、すなわち能動領域上に再配線することでコンタクトパッドを形成するものであり、素子領域に対するダメージが懸念されていた。
【０００７】
また半導体装置を実装基板に搭載する際も素子領域に対するダメージが懸念されていた。
【０００８】
さらに従来の半導体装置構造では、基板実装時は電極（突起電極）面を下にして実装するため、実装後は半導体装置の電極面が隠れてしまい、半導体装置に対してダイレクトで電気的な検査ができないという問題もあった。
【０００９】
本発明は前記従来の課題を解決するものであり、半導体ウェハーレベルで半導体装置を製造でき、かつ半導体チップサイズの半導体装置を信頼性よく実現できる半導体装置およびその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
前記従来の課題を解決するために本発明の半導体装置は、その表面に複数の半導体素子と複数の電極パッドとを有した半導体チップと、前記半導体チップの裏面側から設けられ、前記半導体チップの各電極パッドの底部に到達し、各電極パッドに連続した溝部と、前記溝部に設けられ、前記電極パッドの底部と電気的に接続した導体層と、前記導体層の一端を露出させ、前記溝部を充填した絶縁樹脂と、前記導体層と電気的に接続し、前記半導体チップの裏面領域に絶縁層を介して形成された導体配線層とよりなる半導体装置である。
【００１１】
また具体的には、半導体チップの表面側は絶縁性樹脂で被覆されている半導体装置である。
【００１２】
また、半導体チップの裏面側は導体配線層の一部を除いて、絶縁性樹脂で被覆されている半導体装置である。
【００１３】
また、導体配線層は、半導体チップの裏面領域上でパターン形成され、外部端子用の端子パッドを有している半導体装置である。
【００１４】
また、端子パッドはエリアアレイ状に配置されている半導体装置である。
【００１５】
また、電極パッドは半導体チップの中央部に設けられている半導体装置である。
【００１６】
さらに、溝部に設けられ、電極パッドの底部と電気的に接続した導体層は、前記溝部の内壁に対して導電材がメッキされることで導体層をなしている半導体装置である。
【００１７】
本発明の半導体装置の製造方法は、表面に複数の半導体素子と電極パッドとを有した半導体チップがその面内に複数個形成された半導体ウェハーに対して、各半導体チップの裏面側から各電極パッドの底部に到達するよう切削により各電極パッドに連続した溝部を形成する工程と、前記半導体ウェハーの各半導体チップの溝部に対して、前記電極パッドの底部と電気的に接続した導体層を形成する工程と、前記導体層に接続させ、前記半導体ウェハーの各半導体チップの裏面に導体配線層を形成する工程と、前記導体層の一端を露出させ、前記溝部を絶縁樹脂で充填封止する工程と、前記半導体ウェハーの各半導体チップ単位で分割する工程とよりなる半導体装置の製造方法である。
【００１８】
具体的には、半導体ウェハーの各半導体チップの溝部に対して、電極パッドの底部と電気的に接続した導体層を形成する工程では、溝部の内壁に対して導電材をメッキする半導体装置の製造方法である。
【００１９】
また、半導体チップの裏面側から各電極パッドの底部に到達するよう溝部を形成する工程では、ダイシングにより半導体チップ基材を切削することで溝部を形成する半導体装置の製造方法である。
【００２０】
また、導体層に接続させ、半導体ウェハーの各半導体チップの裏面に導体配線層を形成する工程では、導体配線層により半導体チップの裏面領域上でパターン形成するとともに、外部端子用の端子パッドを形成する半導体装置の製造方法である。
【００２１】
また、半導体ウェハーの各半導体チップ単位で分割する工程の前に、前記半導体ウェハーの表面を絶縁性樹脂で被覆する工程を有する半導体装置の製造方法である。
【００２２】
また、半導体ウェハーの各半導体チップ単位で分割する工程の前に、前記半導体ウェハーの裏面を絶縁性樹脂で被覆する工程を有する半導体装置の製造方法である。
【００２３】
また、導体層に接続させ、半導体ウェハーの各半導体チップの裏面に導体配線層を形成する工程では、半導体ウェハー裏面上に絶縁層を形成した後、前記絶縁層上に導体配線層を形成する半導体装置の製造方法である。
【００２４】
前記構成の通り、本発明の半導体装置は、半導体チップの裏面側に表面の電極パッの底面を露出させた連続した溝部を有し、その溝部で電気的な接続の導体層を形成し、チップ裏面側で再配線することで半導体チップの素子領域に影響のない配線パターンをチップ裏面側に有しているものである。したがって、本発明の半導体装置を実装基板に搭載する際には、素子領域に対するダメージの心配がなくなる。
【００２５】
また本発明の半導体装置の製造方法においては、半導体ウェハー状態で各半導体チップの裏面側に再配線でパターン形成するため、パターン形成時の素子領域へのダメージを防止できるものである。しかも各半導体チップの電極パッドの底面に達する溝部はウェハー工程で使用するダイシングで形成するものであるため、効率的な製造方法である。
【００２６】
【発明の実施の形態】
以下、本発明の半導体装置およびその製造方法の一実施形態について、図面を参照しながら説明する。
【００２７】
まず本実施形態の半導体装置について説明する。
【００２８】
図１は本実施形態の半導体装置を示す図である。図１において、図１（ａ）は平面図であり、図１（ｂ）は底面図、図１（ｃ）は図１（ｂ）でのＢ−Ｂ１箇所の断面図である。
【００２９】
図１に示すように、本実施形態の半導体装置としては、リアルチップサイズパッケージ（ＲＣＳＰ）であり、表面に複数の半導体素子（アクティヴ領域）と電極パッド８とを有した半導体チップ９と、その半導体チップ９の裏面側に形成され、半導体チップの電極パッド８の底部に到達した貫通しない溝部１０と、溝部１０に設けられ、チップの電極パッド８の底部と電気的に接続した導体層１１と、その導体層１１と電気的に接続し、半導体チップ９の裏面領域に絶縁層（図示せず）を介して形成された導体配線層１２とよりなる半導体装置である。そして導体配線層１２は、半導体チップの裏面領域上でパターン形成され、外部端子用の端子パッド１３を有しているものである。また溝部１０内には絶縁樹脂１４が充填されて、半導体チップ９の固定と保護と絶縁化とを行っているものであり、チップ内の溝部１０の形成によって生じるチップ自体の脆弱化を防止するものである。
【００３０】
また溝部１０に設けられた導体層１１は、その溝部１０の各電極パッドに対応する内壁に対して導電材がメッキされて導体層１１を形成しているものである。
また溝部１０は、各電極パッド８に連続して形成された１連の溝部１０であり、切削により形成されたものである。
【００３１】
なお、本実施形態の半導体装置では半導体チップ９の裏面の導体配線層１２は絶縁層を介して形成されているので、各電極パッド８と接続した導体配線層１２どうしの短絡を防止し、また基板実装時の半田クリームによる短絡を防止するものである。
【００３２】
また本実施形態の半導体装置では、図示するように端子パッド１３はエリアアレイ状に配置されているものであり、表面の電極パッド８を溝部１０を通して裏面に引き回して、再配線しているものである。
【００３３】
本実施形態では表面の電極パッド８がチップの中央領域に列をなして形成されたメモリー系の半導体チップを用いて半導体装置を構成しているが、電極パッドが半導体チップの周縁部に設けられているロジック系チップであってもよい。
【００３４】
次に図２は本実施形態の半導体装置に対して、保護パッケージング手段を施した構成を示す半導体装置の図である。図２において、図２（ａ）は底面図、図２（ｂ）は図２（ａ）のＣ−Ｃ１箇所の断面図であり、基本構成は図１に示した構成と同様である。なお図２において、一部、破線で示した構成は内部構成を透過して示したものである。
【００３５】
図２に示す半導体装置は、図１の半導体装置構成に対して半導体チップ９の表面の電極パッド８を被覆するように絶縁性樹脂１５を形成しているものである。そしてさらに半導体チップ９の裏面側に対しても導体配線層１２の一部、すなわち端子パッド１３を除いて、絶縁性樹脂１５で被覆しているものである。また基板実装のために、端子パッド１３上に半田ボールなどのボール電極１６を形成した構造である。なお、半導体チップ９の表面側を絶縁性樹脂１５で被覆する際、実装後の電気的検査のために電極パッド８の部分を開口させてチップ表面のみを被覆してもよい。
【００３６】
図２に示す半導体装置は基板実装時の外部から印加される衝撃を防止し、基板実装に適した構造である。
【００３７】
以上、本実施形態の半導体装置では、半導体チップ９の裏面側に表面の電極パッド８の底面に達した溝部１０を有し、その溝部１０で電気的な接続の導体配線層１２を形成し、チップ裏面側で再配線することで半導体チップ９の素子領域に影響のない配線パターンをチップ裏面側に設けているものであり、半導体装置を実装基板に搭載する際には、素子領域に対するダメージの心配がなくなる。また本実施形態の半導体装置は基板実装後であっても、表面側の電極パッド８を露出しさせておくことにより、基板実装した後、半導体装置に対してダイレクトで探針を接触させて電気的な検査が可能である。
【００３８】
次に本実施形態の半導体装置の製造方法について図面を参照しながら説明する。図３，図４は本実施形態の半導体装置の製造方法を示す主要な工程の断面図である。
【００３９】
まず図３（ａ）に示すように、表面に複数の半導体素子（図示せず）と電極パッド８とを有した半導体チップ９がその面内に複数個形成された半導体ウェハー１７を用意する。
【００４０】
そして図３（ｂ）に示すように、半導体ウェハー１７に対して、各半導体チップ９の裏面側から各電極パッド８の底部に到達するよう連続した溝部１０をダイシングブレードでチップ基材を切削して形成する。この工程では半導体ウェハー１７の表面側をダイシングシート等の保護部材１８でマスクして行い、ダイシングによる切削の調整はブレード幅の設定、切り込み深さの設定により適切に電極パッド８の底面を溝部１０内に露出させることができる。なお、溝部１０の形成では貫通しないよう配慮して切削する。また半導体ウェハー１７の裏面側からの電極パッド８の認識は赤外線認識により可能である。
【００４１】
次に図３（ｃ）に示すように、保護部材１８で半導体ウェハー１７の表面側をマスクした状態のまま、各半導体チップ９の溝部１０に対して、電極パッド８の底部と電気的に接続した導体層１１を形成する。本実施形態では溝部１０の内壁面に対して金（Ａｕ），銅（Ｃｕ），ニッケル（Ｎｉ）などの導電材をメッキすることにより導体層１１を形成する。そして溝部１０の導体層１１に接続させ、各半導体チップ９の裏面に導体配線層１２をチップ裏面領域内でパターン形成するとともに、導体配線層１２の端部に端子パッド１３を形成する。またこの工程において、半導体チップ９の裏面に導体配線層を引き回して形成する前に、半導体ウェハー１６裏面上に絶縁層を形成し、その形成した絶縁層上に導体配線層１２を形成するものである。これにより導体配線層１２どうしの独立したパターンを形成し、短絡を防止できる。
【００４２】
次に図３（ｄ）に示すように、導体配線層によりチップ裏面に配線パターンを再配線した半導体ウェハー１７に形成した溝部１０に対して絶縁樹脂１４を充填して封止する。絶縁樹脂１４の充填により、各半導体チップ９の固定と保護と絶縁化とを行っているものであり、チップ内の溝部１０の形成によって生じるチップ自体の脆弱化を防止するものである。
【００４３】
そして図４に示すように、各半導体チップ単位でダイシングにより分割することにより、半導体チップ９の裏面側に表面の電極パッド８と接続した溝部１０を有し、その溝部１０で電気的な接続の導体配線層１２が形成され、チップ裏面側で再配線された配線パターンを有した半導体装置の個片を得るものである。なお、このチップ分割工程の前に、半導体ウェハーの表面、裏面の各必要領域を絶縁性樹脂で被覆する工程を設けてパッケージングしてもよい。またチップ単位に分割する際、半導体ウェハーの表面側、裏面側のいずれでもよい。
【００４４】
次に本実施形態の半導体装置の実装形態について説明する。図５は本実施形態の半導体装置の基板実装を示す断面図である。
【００４５】
図５に示すように本実施形態の半導体装置は図１，図２に示した半導体装置の構成と同様であるが、半導体チップ９の裏面側のボール電極１６を実装基板１９の配線電極２０上に接合した状態である。そして半導体チップ９の表面側が上側に位置しており、表面の電極パッド８が絶縁性樹脂１５で被覆されていない構造であるため、実装後であっても電極パッド８に対して探針２１を接触させ、半導体装置に対してダイレクトで電気的な検査が可能なものである。
【００４６】
以上、本実施形態の半導体装置は、半導体チップの裏面側に表面の電極パッドに到達した連続した溝部を有し、その溝部で電気的な接続の導体配線層を形成し、チップ裏面側で再配線することで半導体チップの素子領域に影響のない配線パターンをチップ裏面側に設けているものであり、半導体装置を実装基板に搭載する際にも素子領域に対するダメージの心配がない半導体装置である。
【００４７】
【発明の効果】
本発明の半導体装置は、半導体チップの裏面側に表面の電極パッドと接続した溝部を有し、その溝部で電気的な接続の導体層を形成し、チップ裏面側で再配線することで半導体チップの素子領域に影響のない配線パターンをチップ裏面側に有しているものである。したがって、本発明の半導体装置を実装基板に搭載する際には、素子領域に対するダメージを防止して実装できるものである。
【００４８】
また本発明の半導体装置の製造方法においては、半導体ウェハー状態で各半導体チップの裏面側に再配線でパターン形成するため、パターン形成時の素子領域へのダメージを防止できるものである。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置を示す図
【図２】本発明の一実施形態の半導体装置を示す図
【図３】本発明の一実施形態の半導体装置の製造方法を示す断面図
【図４】本発明の一実施形態の半導体装置の製造方法を示す断面図
【図５】本発明の一実施形態の半導体装置の実装状態を示す断面図
【図６】従来の半導体装置を示す図
【符号の説明】
１ 電極パッド
２ 半導体チップ
３ 絶縁層
４ 配線層
５ コンタクトパッド
６ 絶縁性樹脂層
７ 突起電極
８ 電極パッド
９ 半導体チップ
１０ 溝部
１１ 導体層
１２ 導体配線層
１３ 端子パッド
１４ 絶縁樹脂
１５ 絶縁性樹脂
１６ ボール電極
１７ 半導体ウェハー
１８ 保護部材
１９ 実装基板
２０ 配線電極
２１ 探針
【発明の属する技術分野】
本発明は、配線基板への実装効率を高め、高密度実装を可能にし、信頼性の高い基板実装を実現できるチップ状の半導体装置およびその製造方法に関するものであり、特に半導体ウェハーレベルで製造し、かつ信頼性の高い半導体装置構造を実現できる半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、携帯機器の軽量小型化、高密度化にともない、リード端子を外部端子として有した半導体パッケージの高密度実装化が進む中、より高密度実装を図るため、チップ状の半導体装置を電子機器の配線基板等に実装する技術が開発されている。
【０００３】
以下、従来の半導体装置について図面を参照しながら説明する。
【０００４】
図６は従来の半導体装置を示す図であり、図６（ａ）は構成斜視図であり、図６（ｂ）は図６（ａ）のＡ−Ａ１箇所の断面図である。
【０００５】
図６に示すように従来の半導体装置は、一主面上の周辺領域に内部の半導体集積回路素子と接続した複数の電極パッド１を有した半導体チップ２と、各電極パッド１を除く半導体チップ２の主面領域上に形成された絶縁性の低弾性樹脂よりなる絶縁層３と、半導体チップ２の主面内であって、形成された絶縁層３上に各電極パッド１と接続した金属導体よりなる配線層４により再配線接続で２次元配置された複数のコンタクトパッド５と、それらコンタクトパッド５を除く半導体チップ２の主面上に形成され、電極パッド１，配線層４を保護したソルダーレジストなどの絶縁性樹脂層６と、コンタクトパッド５上に各々設けられた半田ボールなどの突起電極７より構成されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体装置において、半導体チップサイズで半導体装置を構成することができるものの、半導体チップの素子領域、すなわち能動領域上に再配線することでコンタクトパッドを形成するものであり、素子領域に対するダメージが懸念されていた。
【０００７】
また半導体装置を実装基板に搭載する際も素子領域に対するダメージが懸念されていた。
【０００８】
さらに従来の半導体装置構造では、基板実装時は電極（突起電極）面を下にして実装するため、実装後は半導体装置の電極面が隠れてしまい、半導体装置に対してダイレクトで電気的な検査ができないという問題もあった。
【０００９】
本発明は前記従来の課題を解決するものであり、半導体ウェハーレベルで半導体装置を製造でき、かつ半導体チップサイズの半導体装置を信頼性よく実現できる半導体装置およびその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
前記従来の課題を解決するために本発明の半導体装置は、その表面に複数の半導体素子と複数の電極パッドとを有した半導体チップと、前記半導体チップの裏面側から設けられ、前記半導体チップの各電極パッドの底部に到達し、各電極パッドに連続した溝部と、前記溝部に設けられ、前記電極パッドの底部と電気的に接続した導体層と、前記導体層の一端を露出させ、前記溝部を充填した絶縁樹脂と、前記導体層と電気的に接続し、前記半導体チップの裏面領域に絶縁層を介して形成された導体配線層とよりなる半導体装置である。
【００１１】
また具体的には、半導体チップの表面側は絶縁性樹脂で被覆されている半導体装置である。
【００１２】
また、半導体チップの裏面側は導体配線層の一部を除いて、絶縁性樹脂で被覆されている半導体装置である。
【００１３】
また、導体配線層は、半導体チップの裏面領域上でパターン形成され、外部端子用の端子パッドを有している半導体装置である。
【００１４】
また、端子パッドはエリアアレイ状に配置されている半導体装置である。
【００１５】
また、電極パッドは半導体チップの中央部に設けられている半導体装置である。
【００１６】
さらに、溝部に設けられ、電極パッドの底部と電気的に接続した導体層は、前記溝部の内壁に対して導電材がメッキされることで導体層をなしている半導体装置である。
【００１７】
本発明の半導体装置の製造方法は、表面に複数の半導体素子と電極パッドとを有した半導体チップがその面内に複数個形成された半導体ウェハーに対して、各半導体チップの裏面側から各電極パッドの底部に到達するよう切削により各電極パッドに連続した溝部を形成する工程と、前記半導体ウェハーの各半導体チップの溝部に対して、前記電極パッドの底部と電気的に接続した導体層を形成する工程と、前記導体層に接続させ、前記半導体ウェハーの各半導体チップの裏面に導体配線層を形成する工程と、前記導体層の一端を露出させ、前記溝部を絶縁樹脂で充填封止する工程と、前記半導体ウェハーの各半導体チップ単位で分割する工程とよりなる半導体装置の製造方法である。
【００１８】
具体的には、半導体ウェハーの各半導体チップの溝部に対して、電極パッドの底部と電気的に接続した導体層を形成する工程では、溝部の内壁に対して導電材をメッキする半導体装置の製造方法である。
【００１９】
また、半導体チップの裏面側から各電極パッドの底部に到達するよう溝部を形成する工程では、ダイシングにより半導体チップ基材を切削することで溝部を形成する半導体装置の製造方法である。
【００２０】
また、導体層に接続させ、半導体ウェハーの各半導体チップの裏面に導体配線層を形成する工程では、導体配線層により半導体チップの裏面領域上でパターン形成するとともに、外部端子用の端子パッドを形成する半導体装置の製造方法である。
【００２１】
また、半導体ウェハーの各半導体チップ単位で分割する工程の前に、前記半導体ウェハーの表面を絶縁性樹脂で被覆する工程を有する半導体装置の製造方法である。
【００２２】
また、半導体ウェハーの各半導体チップ単位で分割する工程の前に、前記半導体ウェハーの裏面を絶縁性樹脂で被覆する工程を有する半導体装置の製造方法である。
【００２３】
また、導体層に接続させ、半導体ウェハーの各半導体チップの裏面に導体配線層を形成する工程では、半導体ウェハー裏面上に絶縁層を形成した後、前記絶縁層上に導体配線層を形成する半導体装置の製造方法である。
【００２４】
前記構成の通り、本発明の半導体装置は、半導体チップの裏面側に表面の電極パッの底面を露出させた連続した溝部を有し、その溝部で電気的な接続の導体層を形成し、チップ裏面側で再配線することで半導体チップの素子領域に影響のない配線パターンをチップ裏面側に有しているものである。したがって、本発明の半導体装置を実装基板に搭載する際には、素子領域に対するダメージの心配がなくなる。
【００２５】
また本発明の半導体装置の製造方法においては、半導体ウェハー状態で各半導体チップの裏面側に再配線でパターン形成するため、パターン形成時の素子領域へのダメージを防止できるものである。しかも各半導体チップの電極パッドの底面に達する溝部はウェハー工程で使用するダイシングで形成するものであるため、効率的な製造方法である。
【００２６】
【発明の実施の形態】
以下、本発明の半導体装置およびその製造方法の一実施形態について、図面を参照しながら説明する。
【００２７】
まず本実施形態の半導体装置について説明する。
【００２８】
図１は本実施形態の半導体装置を示す図である。図１において、図１（ａ）は平面図であり、図１（ｂ）は底面図、図１（ｃ）は図１（ｂ）でのＢ−Ｂ１箇所の断面図である。
【００２９】
図１に示すように、本実施形態の半導体装置としては、リアルチップサイズパッケージ（ＲＣＳＰ）であり、表面に複数の半導体素子（アクティヴ領域）と電極パッド８とを有した半導体チップ９と、その半導体チップ９の裏面側に形成され、半導体チップの電極パッド８の底部に到達した貫通しない溝部１０と、溝部１０に設けられ、チップの電極パッド８の底部と電気的に接続した導体層１１と、その導体層１１と電気的に接続し、半導体チップ９の裏面領域に絶縁層（図示せず）を介して形成された導体配線層１２とよりなる半導体装置である。そして導体配線層１２は、半導体チップの裏面領域上でパターン形成され、外部端子用の端子パッド１３を有しているものである。また溝部１０内には絶縁樹脂１４が充填されて、半導体チップ９の固定と保護と絶縁化とを行っているものであり、チップ内の溝部１０の形成によって生じるチップ自体の脆弱化を防止するものである。
【００３０】
また溝部１０に設けられた導体層１１は、その溝部１０の各電極パッドに対応する内壁に対して導電材がメッキされて導体層１１を形成しているものである。
また溝部１０は、各電極パッド８に連続して形成された１連の溝部１０であり、切削により形成されたものである。
【００３１】
なお、本実施形態の半導体装置では半導体チップ９の裏面の導体配線層１２は絶縁層を介して形成されているので、各電極パッド８と接続した導体配線層１２どうしの短絡を防止し、また基板実装時の半田クリームによる短絡を防止するものである。
【００３２】
また本実施形態の半導体装置では、図示するように端子パッド１３はエリアアレイ状に配置されているものであり、表面の電極パッド８を溝部１０を通して裏面に引き回して、再配線しているものである。
【００３３】
本実施形態では表面の電極パッド８がチップの中央領域に列をなして形成されたメモリー系の半導体チップを用いて半導体装置を構成しているが、電極パッドが半導体チップの周縁部に設けられているロジック系チップであってもよい。
【００３４】
次に図２は本実施形態の半導体装置に対して、保護パッケージング手段を施した構成を示す半導体装置の図である。図２において、図２（ａ）は底面図、図２（ｂ）は図２（ａ）のＣ−Ｃ１箇所の断面図であり、基本構成は図１に示した構成と同様である。なお図２において、一部、破線で示した構成は内部構成を透過して示したものである。
【００３５】
図２に示す半導体装置は、図１の半導体装置構成に対して半導体チップ９の表面の電極パッド８を被覆するように絶縁性樹脂１５を形成しているものである。そしてさらに半導体チップ９の裏面側に対しても導体配線層１２の一部、すなわち端子パッド１３を除いて、絶縁性樹脂１５で被覆しているものである。また基板実装のために、端子パッド１３上に半田ボールなどのボール電極１６を形成した構造である。なお、半導体チップ９の表面側を絶縁性樹脂１５で被覆する際、実装後の電気的検査のために電極パッド８の部分を開口させてチップ表面のみを被覆してもよい。
【００３６】
図２に示す半導体装置は基板実装時の外部から印加される衝撃を防止し、基板実装に適した構造である。
【００３７】
以上、本実施形態の半導体装置では、半導体チップ９の裏面側に表面の電極パッド８の底面に達した溝部１０を有し、その溝部１０で電気的な接続の導体配線層１２を形成し、チップ裏面側で再配線することで半導体チップ９の素子領域に影響のない配線パターンをチップ裏面側に設けているものであり、半導体装置を実装基板に搭載する際には、素子領域に対するダメージの心配がなくなる。また本実施形態の半導体装置は基板実装後であっても、表面側の電極パッド８を露出しさせておくことにより、基板実装した後、半導体装置に対してダイレクトで探針を接触させて電気的な検査が可能である。
【００３８】
次に本実施形態の半導体装置の製造方法について図面を参照しながら説明する。図３，図４は本実施形態の半導体装置の製造方法を示す主要な工程の断面図である。
【００３９】
まず図３（ａ）に示すように、表面に複数の半導体素子（図示せず）と電極パッド８とを有した半導体チップ９がその面内に複数個形成された半導体ウェハー１７を用意する。
【００４０】
そして図３（ｂ）に示すように、半導体ウェハー１７に対して、各半導体チップ９の裏面側から各電極パッド８の底部に到達するよう連続した溝部１０をダイシングブレードでチップ基材を切削して形成する。この工程では半導体ウェハー１７の表面側をダイシングシート等の保護部材１８でマスクして行い、ダイシングによる切削の調整はブレード幅の設定、切り込み深さの設定により適切に電極パッド８の底面を溝部１０内に露出させることができる。なお、溝部１０の形成では貫通しないよう配慮して切削する。また半導体ウェハー１７の裏面側からの電極パッド８の認識は赤外線認識により可能である。
【００４１】
次に図３（ｃ）に示すように、保護部材１８で半導体ウェハー１７の表面側をマスクした状態のまま、各半導体チップ９の溝部１０に対して、電極パッド８の底部と電気的に接続した導体層１１を形成する。本実施形態では溝部１０の内壁面に対して金（Ａｕ），銅（Ｃｕ），ニッケル（Ｎｉ）などの導電材をメッキすることにより導体層１１を形成する。そして溝部１０の導体層１１に接続させ、各半導体チップ９の裏面に導体配線層１２をチップ裏面領域内でパターン形成するとともに、導体配線層１２の端部に端子パッド１３を形成する。またこの工程において、半導体チップ９の裏面に導体配線層を引き回して形成する前に、半導体ウェハー１６裏面上に絶縁層を形成し、その形成した絶縁層上に導体配線層１２を形成するものである。これにより導体配線層１２どうしの独立したパターンを形成し、短絡を防止できる。
【００４２】
次に図３（ｄ）に示すように、導体配線層によりチップ裏面に配線パターンを再配線した半導体ウェハー１７に形成した溝部１０に対して絶縁樹脂１４を充填して封止する。絶縁樹脂１４の充填により、各半導体チップ９の固定と保護と絶縁化とを行っているものであり、チップ内の溝部１０の形成によって生じるチップ自体の脆弱化を防止するものである。
【００４３】
そして図４に示すように、各半導体チップ単位でダイシングにより分割することにより、半導体チップ９の裏面側に表面の電極パッド８と接続した溝部１０を有し、その溝部１０で電気的な接続の導体配線層１２が形成され、チップ裏面側で再配線された配線パターンを有した半導体装置の個片を得るものである。なお、このチップ分割工程の前に、半導体ウェハーの表面、裏面の各必要領域を絶縁性樹脂で被覆する工程を設けてパッケージングしてもよい。またチップ単位に分割する際、半導体ウェハーの表面側、裏面側のいずれでもよい。
【００４４】
次に本実施形態の半導体装置の実装形態について説明する。図５は本実施形態の半導体装置の基板実装を示す断面図である。
【００４５】
図５に示すように本実施形態の半導体装置は図１，図２に示した半導体装置の構成と同様であるが、半導体チップ９の裏面側のボール電極１６を実装基板１９の配線電極２０上に接合した状態である。そして半導体チップ９の表面側が上側に位置しており、表面の電極パッド８が絶縁性樹脂１５で被覆されていない構造であるため、実装後であっても電極パッド８に対して探針２１を接触させ、半導体装置に対してダイレクトで電気的な検査が可能なものである。
【００４６】
以上、本実施形態の半導体装置は、半導体チップの裏面側に表面の電極パッドに到達した連続した溝部を有し、その溝部で電気的な接続の導体配線層を形成し、チップ裏面側で再配線することで半導体チップの素子領域に影響のない配線パターンをチップ裏面側に設けているものであり、半導体装置を実装基板に搭載する際にも素子領域に対するダメージの心配がない半導体装置である。
【００４７】
【発明の効果】
本発明の半導体装置は、半導体チップの裏面側に表面の電極パッドと接続した溝部を有し、その溝部で電気的な接続の導体層を形成し、チップ裏面側で再配線することで半導体チップの素子領域に影響のない配線パターンをチップ裏面側に有しているものである。したがって、本発明の半導体装置を実装基板に搭載する際には、素子領域に対するダメージを防止して実装できるものである。
【００４８】
また本発明の半導体装置の製造方法においては、半導体ウェハー状態で各半導体チップの裏面側に再配線でパターン形成するため、パターン形成時の素子領域へのダメージを防止できるものである。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置を示す図
【図２】本発明の一実施形態の半導体装置を示す図
【図３】本発明の一実施形態の半導体装置の製造方法を示す断面図
【図４】本発明の一実施形態の半導体装置の製造方法を示す断面図
【図５】本発明の一実施形態の半導体装置の実装状態を示す断面図
【図６】従来の半導体装置を示す図
【符号の説明】
１ 電極パッド
２ 半導体チップ
３ 絶縁層
４ 配線層
５ コンタクトパッド
６ 絶縁性樹脂層
７ 突起電極
８ 電極パッド
９ 半導体チップ
１０ 溝部
１１ 導体層
１２ 導体配線層
１３ 端子パッド
１４ 絶縁樹脂
１５ 絶縁性樹脂
１６ ボール電極
１７ 半導体ウェハー
１８ 保護部材
１９ 実装基板
２０ 配線電極
２１ 探針
Claims (10)
- その表面に複数の半導体素子と複数の電極パッドとを有した半導体チップと、
前記半導体チップの裏面側から設けられ、前記半導体チップの前記各電極パッドの底部に到達し、前記複数の電極パッドに亘るように連続した溝部と、
前記溝部に設けられ、前記電極パッドの底部と電気的に接続した導体層と、
前記導体層の一端を露出させ、前記溝部を充填した絶縁樹脂と、
前記導体層と電気的に接続し、前記半導体チップの裏面領域に絶縁層を介して形成された導体配線層とよりなり、
前記導体層は、前記溝部の内壁に形成されたメッキ層からなり、
前記導体配線層は、前記半導体チップの裏面領域上に形成された外部端子用の端子パッドを有していることを特徴とする半導体装置。 - 前記半導体チップの表面側は絶縁性樹脂で被覆されていることを特徴とする請求項１に記載の半導体装置。
- 前記半導体チップの裏面側は前記導体配線層の一部を除いて、絶縁性樹脂で被覆されていることを特徴とする請求項１に記載の半導体装置。
- 前記端子パッドはエリアアレイ状に配置されていることを特徴とする請求項１に記載の半導体装置。
- 前記電極パッドは前記半導体チップの中央部に設けられていることを特徴とする請求項１に記載の半導体装置。
- 表面に複数の半導体素子と電極パッドとを有した半導体チップがその面内に複数個形成された半導体ウェハーに対して、前記各半導体チップの裏面側から前記各電極パッドの底部に到達するよう前記複数の電極パッドに亘るように連続した溝部を形成する工程と、
前記半導体ウェハーの前記各半導体チップの前記溝部に対して、前記電極パッドの底部と電気的に接続した導体層を形成する工程と、
前記導体層に接続させ、前記半導体ウェハーの前記各半導体チップの裏面に導体配線層を形成する工程と、
前記導体層の一端を露出させ、前記溝部を絶縁樹脂で充填封止する工程と、
前記半導体ウェハーの前記各半導体チップ単位で分割する工程とよりなり、
前記溝部に対して、前記電極パッドの底部と電気的に接続した前記導体層を形成する工程では、前記溝部の内壁に対して導電材をメッキし、
前記導体層に接続させ、前記半導体ウェハーの前記各半導体チップの裏面に前記導体配線層を形成する工程では、前記導体配線層により前記半導体チップの裏面領域上でパターン形成するとともに、外部端子用の端子パッドを形成することを特徴とする半導体装置の製造方法。 - 前記半導体チップの裏面側から前記各電極パッドの底部に到達するよう前記溝部を形成する工程では、ダイシングにより半導体チップ基材を切削することで前記溝部を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記半導体ウェハーの前記各半導体チップ単位で分割する工程の前に、前記半導体ウェハーの表面を絶縁性樹脂で被覆する工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記半導体ウェハーの前記各半導体チップ単位で分割する工程の前に、前記半導体ウェハーの裏面を絶縁性樹脂で被覆する工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記導体層に接続させ、前記半導体ウェハーの前記各半導体チップの裏面に前記導体配線層を形成する工程では、前記半導体ウェハー裏面上に絶縁層を形成した後、前記絶縁層上に前記導体配線層を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001203023A JP4754105B2 (ja) | 2001-07-04 | 2001-07-04 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001203023A JP4754105B2 (ja) | 2001-07-04 | 2001-07-04 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003017620A JP2003017620A (ja) | 2003-01-17 |
| JP4754105B2 true JP4754105B2 (ja) | 2011-08-24 |
Family
ID=19039729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001203023A Expired - Lifetime JP4754105B2 (ja) | 2001-07-04 | 2001-07-04 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4754105B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4850392B2 (ja) * | 2004-02-17 | 2012-01-11 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JP4745007B2 (ja) * | 2005-09-29 | 2011-08-10 | 三洋電機株式会社 | 半導体装置及びその製造方法 |
| JP6544160B2 (ja) | 2015-09-09 | 2019-07-17 | 三菱電機株式会社 | 半導体装置 |
| KR102456667B1 (ko) | 2015-09-17 | 2022-10-20 | 삼성전자주식회사 | 재배선 패드를 갖는 반도체 소자 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4547728B2 (ja) * | 1999-03-29 | 2010-09-22 | ソニー株式会社 | 半導体装置及びその製造方法 |
| JP3287408B2 (ja) * | 1999-06-16 | 2002-06-04 | 日本電気株式会社 | 半導体装置および半導体基板貫通導体の形成方法 |
| JP2001085526A (ja) * | 1999-09-10 | 2001-03-30 | Hitachi Ltd | 半導体装置の製造方法および半導体装置 |
| JP4376388B2 (ja) * | 1999-12-13 | 2009-12-02 | パナソニック株式会社 | 半導体装置 |
-
2001
- 2001-07-04 JP JP2001203023A patent/JP4754105B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003017620A (ja) | 2003-01-17 |
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| A621 | Written request for application examination |
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|
| RD01 | Notification of change of attorney |
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|
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|
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|
| RD03 | Notification of appointment of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
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|
| A131 | Notification of reasons for refusal |
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|
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| R150 | Certificate of patent or registration of utility model |
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