KR20110114238A - 관통 실리콘 비아를 포함하는 인덕터, 이의 제조 방법 및 이를 포함하는 적층 칩 패키지 - Google Patents
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Abstract
인덕터는 복수의 관통 실리콘 비아들, 복수의 제1 전도성 패턴들 및 복수의 제2 전도성 패턴들을 포함한다. 복수의 관통 실리콘 비아들은 기판을 관통하여 형성된다. 복수의 제1 전도성 패턴들은 복수의 관통 실리콘 비아들 중 적어도 두 개가 전기적으로 연결되도록 기판의 일면에 형성된다. 복수의 제2 전도성 패턴들은 복수의 관통 실리콘 비아들 중 적어도 두 개가 전기적으로 연결되도록 기판의 타면에 형성된다. 복수의 관통 실리콘 비아들, 복수의 제1 전도성 패턴들 및 복수의 제2 전도성 패턴들은 하나의 코일 구조를 형성하고, 복수의 제1 전도성 패턴들은 기판의 일면에 형성되는 금속층 내에 포함되며, 복수의 제2 전도성 패턴들은 기판의 타면에 형성되는 재배선층 내에 포함된다.
Description
본 발명은 인덕터에 관한 것으로, 보다 상세하게는 관통 실리콘 비아를 포함하는 인덕터, 이의 제조 방법 및 이를 포함하는 적층 칩 패키지에 관한 것이다.
인덕터(inductor)는 저항, 커패시터 등과 함께 전자회로를 구성하는 중요한 수동 소자 중 하나이다. 일반적으로 인덕터는 구리 또는 알루미늄 등의 금속을 나사 모양으로 여러 번 감은 코일(coil) 구조를 가지며, 전류의 변화량에 비례하여 전압을 유도함으로써 전류의 급격한 변화를 억제하는 기능을 한다.
한편, 반도체 칩의 소형화 및 경량화가 요구됨에 따라, 최근에는 3차원 적층 칩 패키지가 연구되고 있으며, 특히 칩 사이를 직접 관통하여 전기적 신호를 전송하는 관통 실리콘 비아(through silicon via) 기술이 사용되고 있다. 또한 예를 들어 CMOS 공정과 같은 반도체 소자의 공정의 미세화가 더욱 가속화 됨에 따라, 반도체 칩에서 수동 소자인 인덕터가 차지하는 면적의 비중이 점점 높아지고 있다.
도 1은 종래의 반도체 칩에서 사용되는 평면(planar)형 온-실리콘(on-silicon) 인덕터의 일 예를 나타내는 사시도이다.
도 1을 참조하면, 종래의 인덕터(10)는 기판(20) 및 기판(20) 상에 형성된 코일 구조의 도전체(30)을 포함한다. 종래의 인덕터(10)는 평면 구조를 가지기 때문에, 인덕터의 용량(인덕턴스, inductance) 대비 상기 반도체 칩에서 차지하는 면적의 비중이 높다. 또한 종래의 인덕터(10)는 Q 팩터(Quality Factor)를 높이기 위해 인덕터(10)의 하부의 금속층들을 이용할 수 없기 때문에, 반도체 칩을 설계하는데 있어서 자원의 낭비가 발생한다. 게다가, 종래의 인덕터(10)는 외부로 방출되는 자기장의 양이 많기 때문에, 인덕터(10)의 주변에 배치된 금속 또는 능동 소자들과 자기적 커플링(magnetic coupling)을 일으킬 가능성이 높다. 미세한 신호를 다루는 RF 회로 또는 높은 전력을 다루는 스위칭 전력원(switching power supply)과 같이 인덕터를 필수적으로 포함하는 회로에서, 상기와 같은 자기적 커플링으로 인해 반도체 칩의 성능 열화가 발생될 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 관통 실리콘 비아를 이용한 온-실리콘(on-silicon) 인덕터를 제공하는 것이다.
본 발명의 다른 목적은 상기의 인덕터를 제조하는 방법 및 상기의 인덕터를 포함하는 적층 칩 패키지를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 인덕터는 복수의 관통 실리콘 비아(through silicon via)들, 복수의 제1 전도성 패턴들 및 복수의 제2 전도성 패턴들을 포함한다. 상기 복수의 관통 실리콘 비아들은 기판을 관통하여 형성된다. 상기 복수의 제1 전도성 패턴들은 상기 복수의 관통 실리콘 비아들 중 적어도 두 개가 전기적으로 연결되도록 상기 기판의 일면에 형성된다. 상기 복수의 제2 전도성 패턴들은 상기 복수의 관통 실리콘 비아들 중 적어도 두 개가 전기적으로 연결되도록 상기 기판의 타면에 형성된다. 상기 복수의 관통 실리콘 비아들, 상기 복수의 제1 전도성 패턴들 및 상기 복수의 제2 전도성 패턴들은 하나의 코일 구조를 형성하고, 상기 복수의 제1 전도성 패턴들은 상기 기판의 일면에 형성되는 금속층 내에 포함되며, 상기 복수의 제2 전도성 패턴들은 상기 기판의 타면에 형성되는 재배선층(Redistribution layer) 내에 포함된다.
상기 기판은 반도체 칩을 구현하기 위한 기판이며, 상기 복수의 관통 실리콘 비아들은 레이저 공정을 통해 상기 기판에 복수의 관통 홀들이 생성되고 상기 복수의 관통 홀들에 전도성 물질이 충전되어 형성될 수 있다.
일 실시예에서, 상기 코일 구조는 솔레노이드(solenoid) 구조일 수 있다. 이 경우, 상기 복수의 관통 실리콘 비아들은 제1열 및 제2열로 배치되어 형성될 수 있다. 상기 복수의 제1 전도성 패턴들 각각은 상기 제1열에 포함된 제1 관통 실리콘 비아, 및 상기 제1 관통 실리콘 비아와 인접하고 상기 제2열에 포함된 제2 관통 실리콘 비아를 각각 연결할 수 있다. 상기 복수의 제2 전도성 패턴들 각각은 상기 제1 관통 실리콘 비아, 및 상기 제1 관통 실리콘 비아와 인접하고 상기 복수의 제1 전도성 패턴들에 의해 상기 제1 관통 실리콘 비아와 연결되지 않으며 상기 제2열에 포함된 제3 관통 실리콘 비아를 각각 연결하여 상기 솔레노이드 구조를 형성할 수 있다.
일 실시예에서, 상기 코일 구조는 토로이드(toroid) 구조일 수 있다. 이 경우, 상기 복수의 관통 실리콘 비아들은 상기 기판 상의 기준 축으로부터 제1 거리의 제1 원주 상에 형성된 복수의 내부 관통 실리콘 비아들; 및 상기 기준 축으로부터 상기 제1 거리보다 긴 제2 거리의 제2 원주 상에 형성된 복수의 외부 관통 실리콘 비아들을 포함할 수 있다. 상기 복수의 제1 전도성 패턴들 각각은 상기 내부 관통 실리콘 비아들에 포함된 제1 관통 실리콘 비아, 및 상기 제1 관통 실리콘 비아와 인접하고 상기 외부 관통 실리콘 비아들에 포함된 적어도 하나의 제2 관통 실리콘 비아들을 각각 연결할 수 있다. 상기 복수의 제2 전도성 패턴들 각각은 상기 제1 관통 실리콘 비아, 및 상기 제1 관통 실리콘 비아와 인접하고 중 상기 복수의 제1 전도성 패턴들에 의해 상기 제1 관통 실리콘 비아와 연결되지 않으며 상기 외부 관통 실리콘 비아들에 포함된 적어도 하나의 제3 관통 실리콘 비아들을 각각 연결하여 상기 토로이드 구조를 형성할 수 있다. 또한 상기 외부 관통 실리콘 비아들의 개수에 기초하여 상기 인덕터의 인덕턴스(inductance) 및 Q 팩터(quality factor)가 결정될 수 있다.
상기 금속층은 재배선층 또는 CMOS 공정의 금속층일 수 있으며, 상기 인덕터는 상기 코일 구조의 양단에 형성되는 전극부를 더 포함할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 인덕터의 제조 방법에서는, 기판을 관통하는 복수의 관통 실리콘 비아들을 형성하고, 상기 복수의 관통 실리콘 비아들 중 적어도 두 개가 전기적으로 연결되도록 상기 기판의 일면에 복수의 제1 전도성 패턴들을 형성하며, 상기 복수의 관통 실리콘 비아들 중 적어도 두 개가 전기적으로 연결되도록 상기 기판의 타면에 복수의 제2 전도성 패턴들을 형성한다. 상기 복수의 관통 실리콘 비아들, 상기 복수의 제1 전도성 패턴들 및 상기 복수의 제2 전도성 패턴들은 하나의 코일 구조를 형성하고, 상기 복수의 제1 전도성 패턴들은 상기 기판의 일면에 형성되는 금속층 내에 포함되며, 상기 복수의 제2 전도성 패턴들은 상기 기판의 타면에 형성되는 재배선층 내에 포함된다.
상기 기판은 반도체 칩을 구현하기 위한 기판이며, 상기 복수의 관통 실리콘 비아들을 형성함에 있어서, 레이저 공정을 통해 상기 기판에 복수의 관통 홀들을 생성하고, 상기 복수의 관통 홀들에 전도성 물질을 충전할 수 있다.
일 실시예에서, 상기 코일 구조는 솔레노이드 구조 또는 토로이드 구조일 수 있다.
상술한 본 발명의 또 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 적층 칩 패키지는 베이스 기판 및 인덕터를 포함한다. 상기 베이스 기판에는 소자들이 형성된다. 상기 인덕터는 상기 베이스 기판 상에 적층되고 상기 소자들과 전기적으로 연결된다. 상기 인덕터는 복수의 관통 실리콘 비아들, 복수의 제1 전도성 패턴들 및 복수의 제2 전도성 패턴들을 포함한다. 상기 복수의 관통 실리콘 비아들은 인덕터 기판을 관통하여 형성된다. 상기 복수의 제1 전도성 패턴들은 상기 복수의 관통 실리콘 비아들 중 적어도 두 개가 전기적으로 연결되도록 상기 인덕터 기판의 일면에 형성된다. 상기 복수의 제2 전도성 패턴들은 상기 복수의 관통 실리콘 비아들 중 적어도 두 개가 전기적으로 연결되도록 상기 인덕터 기판의 타면에 형성된다. 상기 복수의 관통 실리콘 비아들, 상기 복수의 제1 전도성 패턴들 및 상기 복수의 제2 전도성 패턴들은 하나의 코일 구조를 형성하고, 상기 복수의 제1 전도성 패턴들은 상기 인덕터 기판의 일면에 형성되는 금속층 내에 포함되며, 상기 복수의 제2 전도성 패턴들은 상기 기판의 타면에 형성되는 재배선층 내에 포함된다.
상기 인덕터 기판은 반도체 칩을 구현하기 위한 기판이며, 상기 복수의 관통 실리콘 비아들은 레이저 공정을 통해 상기 인덕터 기판에 복수의 관통 홀들이 생성되고 상기 복수의 관통 홀들에 전도성 물질이 충전되어 형성될 수 있다.
일 실시예에서, 상기 인덕터는 상기 베이스 기판 상에 적층되어 상기 소자들과 전기적으로 연결되도록 상기 코일 구조의 양단에 형성되는 전극부를 더 포함할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 인덕터, 인덕터의 제조 방법 및 적층 칩 패키지는, 관통 실리콘 비아를 이용하여 3차원 구조를 가지고 CMOS 공정의 금속층 및 재배선층을 이용하여 전도성 패턴이 형성된 인덕터를 제공함으로써, 반도체 기판에서 인덕터가 차지하는 면적의 비중을 감소시킬 수 있으며 제조 비용이 감소되고 추가적인 공정을 필요로 하지 않는다. 또한 솔레노이드 또는 토로이드 구조를 적용하여 인덕터 외부로 방출되는 자기장의 양을 감소시킴으로써 주변 소자들과의 자기적 커플링을 방지하고 전체 회로의 성능을 향상시킬 수 있다.
도 1은 종래의 반도체 칩에서 사용되는 평면(planar)형 인덕터의 일 예를 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 관통 실리콘 비아(through silicon via)를 이용한 인덕터의 일 예를 나타내는 사시도이다.
도 3은 도 2의 인덕터를 나타내는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 관통 실리콘 비아를 이용한 인덕터의 다른 예를 나타내는 사시도이다.
도 5는 도 4의 인덕터를 나타내는 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 관통 실리콘 비아를 이용한 인덕터를 나타내는 사시도이다.
도 7은 본 발명의 일 실시예에 따른 관통 실리콘 비아를 이용한 인덕터를 포함하는 적층 칩 패키지를 나타내는 단면도이다.
도 8은 도 1의 종래의 인덕터의 주파수 변화에 따른 인덕턴스를 나타내는 그래프이다.
도 9는 도 1의 종래의 인덕터의 주파수 변화에 따른 Q 팩터를 나타내는 그래프이다.
도 10은 본 발명의 일 실시예에 따른 도 2의 인덕터의 주파수 변화에 따른 인덕턴스를 나타내는 그래프이다.
도 11은 본 발명의 일 실시예에 따른 도 2의 인덕터의 주파수 변화에 따른 Q 팩터를 나타내는 그래프이다.
도 12는 도 1의 종래의 인덕터의 자기장 방출 정도를 나타내는 단면도이다.
도 13은 도 1의 종래의 인덕터의 자기장 방출 정도를 나타내는 사시도이다.
도 14는 본 발명의 일 실시예에 따른 도 2의 인덕터의 자기장 방출 정도를 나타내는 단면도이다.
도 15는 본 발명의 일 실시예에 따른 도 2의 인덕터의 자기장 방출 정도를 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 관통 실리콘 비아(through silicon via)를 이용한 인덕터의 일 예를 나타내는 사시도이다.
도 3은 도 2의 인덕터를 나타내는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 관통 실리콘 비아를 이용한 인덕터의 다른 예를 나타내는 사시도이다.
도 5는 도 4의 인덕터를 나타내는 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 관통 실리콘 비아를 이용한 인덕터를 나타내는 사시도이다.
도 7은 본 발명의 일 실시예에 따른 관통 실리콘 비아를 이용한 인덕터를 포함하는 적층 칩 패키지를 나타내는 단면도이다.
도 8은 도 1의 종래의 인덕터의 주파수 변화에 따른 인덕턴스를 나타내는 그래프이다.
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도 10은 본 발명의 일 실시예에 따른 도 2의 인덕터의 주파수 변화에 따른 인덕턴스를 나타내는 그래프이다.
도 11은 본 발명의 일 실시예에 따른 도 2의 인덕터의 주파수 변화에 따른 Q 팩터를 나타내는 그래프이다.
도 12는 도 1의 종래의 인덕터의 자기장 방출 정도를 나타내는 단면도이다.
도 13은 도 1의 종래의 인덕터의 자기장 방출 정도를 나타내는 사시도이다.
도 14는 본 발명의 일 실시예에 따른 도 2의 인덕터의 자기장 방출 정도를 나타내는 단면도이다.
도 15는 본 발명의 일 실시예에 따른 도 2의 인덕터의 자기장 방출 정도를 나타내는 사시도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
도 2는 본 발명의 일 실시예에 따른 관통 실리콘 비아(through silicon via)를 이용한 인덕터(100)의 일 예를 나타내는 사시도이고, 도 3은 도 2의 인덕터(100)를 나타내는 단면도이다.
도 2 및 도 3을 참조하면, 인덕터(100)는 기판(120), 복수의 관통 실리콘 비아들(131, 133), 복수의 제1 전도성 패턴들(140), 복수의 제2 전도성 패턴들(150) 및 전극부(161, 162)를 포함한다. 복수의 관통 실리콘 비아들(131, 133), 복수의 제1 전도성 패턴들(140) 및 복수의 제2 전도성 패턴들(150)은 전기적으로 연결되어 하나의 코일 구조(110)를 형성한다. 도 2는 코일 구조(110)가 솔레노이드(solenoid) 구조인 경우를 나타낸다.
기판(120)은 예를 들어 실리콘 재질인 반도체 기판일 수 있고, 도 3에 도시된 것처럼 기판(120)의 일면에는 금속층(101)이 형성되고, 기판(120)의 타면에는 재배선층(Redistribution layer, 103)이 형성된다. 일 실시예에서, 기판(120)은 CMOS 공정을 통해 인덕터(100)를 포함하는 반도체 칩을 구현하기 위해 사용될 수 있다. 즉, 본 발명의 일 실시예에 따른 인덕터(100)는 패키지 레벨이나 보드 레벨이 아닌 칩 레벨에서 구현될 수 있다. 또한 금속층(101)은 CMOS 공정의 금속층일 수 있다.
상세하게 도시하지는 않았지만, 재배선층(103)은 기판에 형성된 소자들의 전기적 연결을 위한 배선층으로서, 기판(120) 상의 알루미늄 패드에 일 단부가 접촉되고 타 단부 상에 솔더볼 또는 본딩 와이어(bonding wire)가 형성된 층을 나타내며, 재배선층(103)의 상기 타 단부는 상기 알루미늄 패드에 비해 듬성듬성 배치되어, 상기 솔더볼 또는 상기 본딩 와이어의 얼라인 마진을 향상시킬 수 있다. 재배선층(103)은 복수의 금속층들을 포함할 수 있으며, 재배선층(103) 또는 금속층(101)은 구리, 알루미늄, 금 등의 금속으로 형성될 수 있다.
복수의 관통 실리콘 비아들(131, 133)은 기판(120)을 관통하여 형성된다. 복수의 관통 실리콘 비아들(131, 133)은 2열로 배치되어 형성될 수 있다. 즉, 복수의 관통 실리콘 비아들(131, 133)은 제1열에 포함된 관통 실리콘 비아들(131) 및 제2열에 포함된 관통 실리콘 비아들(133)을 포함하여 구성될 수 있다. 상기 제1열과 상기 제2열은 서로 평행하게 배치될 수 있다.
일 실시예에서, 복수의 관통 실리콘 비아들(131, 133)은 레이저를 이용하여 형성될 수 있다. 구체적으로, 레이저 공정을 통해 기판(120)에 복수의 관통 홀들이 생성되고, 상기 복수의 관통 홀들에 전도성 물질이 충전되어 복수의 관통 실리콘 비아들(131, 133)이 형성될 수 있다. 화학적 식각 공정을 이용하여 관통 홀들을 생성하는 경우 관통 실리콘 비아들의 깊이는 약 수 ㎛이지만, 상기와 같이 레이저 공정을 이용하여 관통 실리콘 비아들(131, 133)을 형성하는 경우 관통 실리콘 비아들(131, 133)의 깊이는 약 50~500㎛ 정도가 되며, 따라서 화학적 식각 공정을 이용하는 경우에 비해 인덕턴스가 훨씬 큰 인덕터(100)를 제조할 수 있다.
일 실시예에서, 관통 실리콘 비아들(131, 133)의 둘레에는 기판(120)과의 직접적인 전기적 접촉을 막기 위해 이산화규소(SiO2)막이 각각 형성될 수 있다. 또한 관통 실리콘 비아(131, 133)들과 상기 이산화규소막들 사이에는 관통 실리콘 비아(131, 133)들과 상기 이산화규소막 사이의 밀착력을 증가시키기 위해 탄탈막이 각각 형성될 수 있다.
복수의 제1 전도성 패턴들(140)은 복수의 관통 실리콘 비아들(131, 133) 중 두 개가 전기적으로 연결되도록 기판(120)의 일면에 형성되고, 복수의 제2 전도성 패턴들(150)은 복수의 관통 실리콘 비아들(131, 133) 중 두 개가 전기적으로 연결되도록 기판(120)의 타면에 형성된다.
일 실시예에서, 복수의 제1 전도성 패턴들(140) 각각은 상기 제1열에 포함된 제1 관통 실리콘 비아, 및 상기 제1 관통 실리콘 비아와 인접하고 상기 제2열에 포함된 제2 관통 실리콘 비아를 각각 연결할 수 있다. 복수의 제2 전도성 패턴들(150) 각각은 상기 제1 관통 실리콘 비아, 및 상기 제1 관통 실리콘 비아와 인접하고 복수의 제1 전도성 패턴들(140)에 의해 상기 제1 관통 실리콘 비아와 연결되지 않으며 상기 제2열에 포함된 제3 관통 실리콘 비아를 각각 연결할 수 있다. 즉, 복수의 제1 전도성 패턴들(140)은 복수의 관통 실리콘 비아들(131, 133) 중 서로 다른 열에 배치되며 인접한 두 개의 관통 실리콘 비아들을 각각 연결하며, 복수의 제2 전도성 패턴들(150)은 복수의 관통 실리콘 비아들(131, 133) 중 서로 다른 열에 배치되고 복수의 제1 전도성 패턴들(140)에 의해 연결되지 않으며 인접한 두 개의 관통 실리콘 비아들을 각각 연결할 수 있다.
예를 들어 도 2에 도시된 것처럼, 상기 제1열에 포함된 제1 관통 실리콘 비아(131a), 및 제1 관통 실리콘 비아(131a)와 인접하고 상기 제2열에 포함된 제2 관통 실리콘 비아(133b)는, 기판(120)의 상면에 형성된 복수의 제1 전도성 패턴들(140) 중 첫 번째 패턴(140a)을 통해 연결될 수 있다. 제1 관통 실리콘 비아(131a), 및 제1 관통 실리콘 비아(131a)와 인접하고 제1 전도성 패턴(140a)에 의해 제1 관통 실리콘 비아(131a)와 연결되지 않으며 상기 제2열에 포함된 제3 관통 실리콘 비아(133a)는, 기판(120)의 하면에 형성된 복수의 제2 전도성 패턴들(150) 중 첫 번째 패턴(150a)을 통해 연결될 수 있다. 상기 제1 및 제2열에 포함된 나머지 관통 실리콘 비아들 또한 나머지 전도성 패턴들을 통해 유사한 형태로 연결될 수 있다.
즉, 제1 및 제2 전도성 패턴들(140, 150)은 직선 형태를 가질 수 있고, 상기 기판(120)의 상면에 형성된 복수의 제1 전도성 패턴들(140)은 제1 관통 실리콘 비아들(131) 및 상기 제1 관통 실리콘 비아들(131)과 대각선으로 마주보는 제2 관통 실리콘 비아들(133)을 각각 연결하며, 상기 기판(120)의 하면에 형성된 복수의 제2 전도성 패턴들(150)은 제1 관통 실리콘 비아들(131) 및 상기 제1 관통 실리콘 비아들(131)과 바로 마주보는 제2 관통 실리콘 비아들(133)을 각각 연결할 수 있다. 복수의 관통 실리콘 비아들(131, 133) 및 제1 및 제2 전도성 패턴들(140, 150)이 상기 설명된 것과 같이 전기적으로 연결됨에 따라, 코일 구조(110)는 사각형의 단면을 가지는 솔레노이드 구조를 가질 수 있다.
한편, 도 2 및 도 3에서는 12개의 관통 실리콘 비아들(131, 133) 및 이를 전기적으로 연결하는 5개의 제1 전도성 패턴들(140) 및 6개의 제2 전도성 패턴들(150)을 이용하여 코일 구조(110)를 구현하였지만, 실시예에 따라서 상기 코일 구조는 임의의 개수의 관통 실리콘 비아들 및 전도성 패턴들을 이용하여 구현될 수 있다. 또한 실시예에 따라서, 관통 실리콘 비아들(131, 133)은 세 개 이상의 열로 배치되어 형성될 수도 있으며, 이 경우 코일 구조(110)는 서로 다른 크기의 단면적을 가지는 솔레노이드 구조를 가질 수 있다.
제1 전도성 패턴들(140)은 금속층(101) 내에 포함되며, 제2 전도성 패턴들(150)은 재배선층(103) 내에 포함된다. 실시예에 따라서, 복수의 제1 전도성 패턴들(140) 및 금속층(101)은 동시에 또는 순차적으로 형성될 수 있고, 복수의 제2 전도성 패턴(150)들 및 재배선층(103)은 동시에 또는 순차적으로 형성될 수 있다. 즉, 기판(120)에 형성된 서로 다른 소자들 간에 배선을 형성함과 동시에 또는 순차적으로 제1 및 제2 전도성 패턴들(140, 150)을 형성하여 인덕터(100)를 제조할 수 있다. 실시예에 따라서, 금속층(101) 및 재배선층(103)은 도 3에 도시된 것처럼 복수의 층들을 각각 포함하여 형성되며 상기 복수의 층들 일부에 제1 및 제2 전도성 패턴들(140, 150)을 각각 포함할 수도 있고, 단일 층으로 형성되어 상기 단일 층에 제1 및 제2 전도성 패턴들(140, 150)을 각각 포함할 수도 있다.
일 실시예에서, 제1 및 제2 전도성 패턴들(140, 150)의 두께는 약 5~20㎛일 수 있다. 예를 들어, 제1 및 제2 전도성 패턴들(140, 150)이 포함된 재배선층(103) 또는 금속층(101)이 상기 설명한 것처럼 단일 층으로 형성된 경우, 재배선층(103) 또는 금속층(101)의 두께는 약 5~20㎛일 수 있다. 제1 및 제2 전도성 패턴들(140, 150)의 두께가 5㎛ 미만인 경우에는 종래의 인덕터와 비교하였을 때 인덕터(100)의 Q 팩터(quality factor)가 많이 낮아질 수 있고, 제1 및 제2 전도성 패턴들(140, 150)의 두께가 20㎛을 초과하는 경우에는 제조 공정 상의 부담이 증가하는 문제가 발생할 수 있다.
전극부(161, 162)는 제1 전극(161) 및 제2 전극(162)을 포함할 수 있다. 제1 전극(161)은 기판(120)의 상면에 형성되며 상기 제2열에 포함된 관통 실리콘 비아들(133) 중 첫 번째 관통 실리콘 비아(133a)와 전기적으로 연결된다. 제2 전극(162)은 기판(120)의 상면에 형성되며 상기 제1열에 포함된 관통 실리콘 비아들(131) 중 마지막 관통 실리콘 비아(131n)와 전기적으로 연결된다. 도시하지는 않았지만, 인덕터(100)는 전극부(161, 162) 및 금속층(101)에 형성된 연결부를 통해 기판(120)에 형성된 다른 소자들, 예를 들어 능동 소자들과 전기적으로 연결될 수 있다.
도 1에 도시된 종래의 인덕터(10)와 달리, 본 발명의 일 실시예에 따른 온-실리콘(on-silicon) 인덕터(100)는 3차원 적으로 구현되어, 종래의 인덕터(10)와 비교할 때 반도체 칩에서 차지하는 면적의 비중이 상대적으로 감소한다. 예를 들어 동일한 성능을 가지도록 구현된 경우, 종래의 인덕터(10)는 289㎛ㅧ 330.76㎛의 면적을 차지하지만, 본 발명의 일 실시예에 따른 인덕터(100)는 130㎛ㅧ 250㎛의 면적을 차지할 수 있다. 즉, 본 발명의 일 실시예에 따른 인덕터(100)는 종래 기술과 대비하여 약 67%의 면적 감소 효과를 가질 수 있다.
도 4는 본 발명의 일 실시예에 따른 관통 실리콘 비아를 이용한 인덕터(200)의 다른 예를 나타내는 사시도이고, 도 5는 도 4의 인덕터(200)를 나타내는 단면도이다.
도 4 및 도 5를 참조하면, 인덕터(200)는 기판(220), 복수의 관통 실리콘 비아들(231, 233), 복수의 제1 전도성 패턴들(240), 복수의 제2 전도성 패턴들(250) 및 전극부(261, 262)를 포함한다. 복수의 관통 실리콘 비아들(231, 233), 복수의 제1 전도성 패턴들(240) 및 복수의 제2 전도성 패턴들(250)은 전기적으로 연결되어 하나의 코일 구조(210)를 형성한다.
도 4 및 도 5에 도시된 인덕터(200)는 전극부(261, 262)가 칩 범프(chip bump)의 형태로 구현된 것을 제외하면 도 2 및 도 3의 인덕터(100)와 실질적으로 동일한 구조를 가지므로 중복되는 설명은 생략하도록 한다.
기판(220)은 예를 들어 실리콘 재질인 반도체 기판일 수 있고, 도 5에 도시된 것처럼 기판(220)의 일면에는 금속층(201)이 형성되고, 기판(220)의 타면에는 재배선층(203)이 형성된다. 일 실시예에서, 금속층(201)은 재배선층일 수 있다.
복수의 관통 실리콘 비아들(231, 233)은 기판(220)을 관통하여 형성된다. 복수의 관통 실리콘 비아들(231, 233)은 2열로 배치되어 형성될 수 있다. 복수의 제1 전도성 패턴들(240)은 복수의 관통 실리콘 비아들(231, 233) 중 두 개가 전기적으로 연결되도록 기판(220)의 일면에 형성되고, 복수의 제2 전도성 패턴들(250)은 복수의 관통 실리콘 비아들(231, 233) 중 두 개가 전기적으로 연결되도록 기판(220)의 타면에 형성된다. 제1 전도성 패턴들(240)은 금속층(201) 내에 포함되며, 제2 전도성 패턴들(250)은 재배선층(203) 내에 포함된다.
예를 들어, 상기 제1열에 포함된 제1 관통 실리콘 비아(231a), 및 제1 관통 실리콘 비아(231a)와 인접하고 상기 제2열에 포함된 제2 관통 실리콘 비아(233a)는, 기판(220)의 상면에 형성된 복수의 제1 전도성 패턴들(240) 중 첫 번째 패턴(240a)을 통해 연결될 수 있다. 제1 관통 실리콘 비아(231a), 및 제1 관통 실리콘 비아(231a)와 인접하고 제1 전도성 패턴(240a)에 의해 제1 관통 실리콘 비아(231a)와 연결되지 않으며 상기 제2열에 포함된 제3 관통 실리콘 비아(233b)는, 기판(220)의 하면에 형성된 복수의 제2 전도성 패턴들(250) 중 첫 번째 패턴(250a)을 통해 연결될 수 있다. 상기 제1 및 제2열에 포함된 나머지 관통 실리콘 비아들 또한 나머지 전도성 패턴들을 통해 유사한 형태로 연결될 수 있다. 복수의 관통 실리콘 비아들(231, 233) 및 제1 및 제2 전도성 패턴들(240, 250)이 상기 설명된 것과 같이 전기적으로 연결됨에 따라, 코일 구조(210)는 사각형의 단면을 가지는 솔레노이드 구조를 가질 수 있다.
전극부(261, 262)는 제1 칩 범프(261) 및 제2 칩 범프(262)를 포함할 수 있다. 제1 및 제2 칩 범프(261, 262)는 기판(220)의 하면에 형성된 재배선층(203)의 하면에 형성되거나, 일부분은 재배선층(203)에 포함되고 나머지 부분은 재배선층(203)의 외부에 노출될 수 있다. 제1 칩 범프(261)는 상기 제2열에 포함된 관통 실리콘 비아들(233) 중 첫 번째 관통 실리콘 비아(233a)와 전기적으로 연결된다. 제2 칩 범프(262)는 상기 제1열에 포함된 관통 실리콘 비아들(231) 중 마지막 관통 실리콘 비아(231n)와 전기적으로 연결된다. 도 7을 참조하여 보다 상세히 설명하겠지만, 인덕터(200)는 예를 들어 능동 소자들과 같은 다른 소자들이 형성되어 있는 또 다른 기판 상에 적층되며, 전극부(261, 262)를 통해 상기 다른 소자들과 전기적으로 연결될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 관통 실리콘 비아를 이용한 인덕터(300)를 나타내는 사시도이다.
도 6을 참조하면, 인덕터(300)는 기판(320), 복수의 관통 실리콘 비아들(331, 333), 복수의 제1 전도성 패턴들(340), 복수의 제2 전도성 패턴들(350) 및 전극부(361, 362)를 포함한다. 복수의 관통 실리콘 비아들(331, 333), 복수의 제1 전도성 패턴들(340) 및 복수의 제2 전도성 패턴들(350)은 전기적으로 연결되어 하나의 코일 구조(310)를 형성한다. 도 6은 코일 구조(310)가 토로이드(toroid) 구조인 경우를 나타낸다.
기판(320)은 예를 들어 실리콘 재질인 반도체 기판일 수 있고, 기판(320)의 일면에는 금속층이 형성되고, 기판(320)의 타면에는 재배선층이 형성된다. 일 실시예에서, 상기 금속층은 CMOS 공정의 금속층 또는 재배선층일 수 있다. 기판(320)은 도 2 및 도 4의 기판(120, 220)과 실질적으로 동일한 구조를 가지므로 상세한 설명은 생략하도록 한다.
복수의 관통 실리콘 비아들(331, 333)은 기판(320)을 관통하여 형성된다. 복수의 관통 실리콘 비아들(331, 333)은 기판(320) 상의 기준축(301)을 기준으로 하여 일정 거리만큼 이격되어 형성될 수 있다. 예를 들어, 복수의 내부 관통 실리콘 비아들(331)은 기준축(301)으로부터 제1 거리의 제1 원주상에 형성될 수 있다. 복수의 외부 관통 실리콘 비아들(333)은 기준축(301)으로부터 제2 거리의 제2 원주상에 형성될 수 있다. 상기 제2 거리는 상기 제1 거리보다 길 수 있다. 즉, 내부 관통 실리콘 비아들(331) 및 외부 관통 실리콘 비아들(333)은 각각 원형들로 배치될 수 있으며, 상기 원형들은 기준축(301)을 기준으로 상기 제1 거리 및 상기 제2 거리만큼의 반지름을 가지는 동심원 형태일 수 있다.
복수의 제1 전도성 패턴들(340)은 복수의 관통 실리콘 비아들(331, 333) 중 적어도 두 개가 전기적으로 연결되도록 기판(320)의 일면에 형성되고, 복수의 제2 전도성 패턴들(350)은 복수의 관통 실리콘 비아들(331, 333) 중 적어도 두 개가 전기적으로 연결되도록 기판(320)의 타면에 형성된다.
일 실시예에서, 복수의 제1 전도성 패턴들(340)은 내부 관통 실리콘 비아들(331) 중 하나 및 상기 내부 관통 실리콘 비아들(331) 중 하나와 인접한 외부 관통 실리콘 비아들(333) 중 적어도 하나를 각각 연결하며, 복수의 제2 전도성 패턴들(350)은 내부 관통 실리콘 비아들(331) 중 하나 및 복수의 제1 전도성 패턴들(350)에 의해 연결되지 않으며 상기 내부 관통 실리콘 비아들(331) 중 하나와 인접한 외부 관통 실리콘 비아들(333) 중 적어도 하나를 각각 연결할 수 있다.
예를 들어 도 6에 도시된 것처럼, 제1 내부 관통 실리콘 비아(331a), 및 제1 내부 관통 실리콘 비아(331a)와 인접한 제1 외부 관통 실리콘 비아(333a)는, 기판(320)의 상면에 형성된 복수의 제1 전도성 패턴들(340) 중 첫 번째 패턴(340a)을 통해 연결될 수 있다. 마지막 내부 관통 실리콘 비아(331n), 및 마지막 내부 관통 실리콘 비아(331n)와 인접한 마지막 외부 관통 실리콘 비아(333n)는, 기판(320)의 하면에 형성된 복수의 제2 전도성 패턴들(350) 중 마지막 패턴(350n)을 통해 연결될 수 있다.
또한, 제1 내부 관통 실리콘 비아(331a), 및 제1 내부 관통 실리콘 비아(331a)와 인접하고 제1 전도성 패턴(340a)에 의해 연결되지 않는 제2 및 제3 외부 관통 실리콘 비아들(333b, 333c)은, 기판(320)의 하면에 형성된 복수의 제2 전도성 패턴들(350) 중 첫 번째 패턴(350a)을 통해 연결될 수 있다. 제2 내부 관통 실리콘 비아(331b), 및 제2 내부 관통 실리콘 비아(331b)와 인접한 제2 및 제3 외부 관통 실리콘 비아들(333b, 333c)은, 기판(320)의 상면에 형성된 복수의 제1 전도성 패턴들(340) 중 두 번째 패턴(340b)을 통해 연결될 수 있다. 상기 내부 및 외부 관통 실리콘 비아들에 포함된 나머지 관통 실리콘 비아들 또한 나머지 전도성 패턴들을 통해 유사한 형태로 연결될 수 있다.
즉, 제1 및 제2 전도성 패턴들(340, 350) 중 첫 번째 또는 마지막 패턴은 직선 형태를 가지며, 그 밖의 전도성 패턴들은 V자 형태를 가질 수 있다. 상기 직선 형태의 전도성 패턴들은 하나의 내부 관통 실리콘 비아와 하나의 외부 관통 실리콘 비아를 각각 연결하며, 상기 V자 형태의 전도성 패턴들은 하나의 내부 관통 실리콘 비아와 두 개의 외부 관통 실리콘 비아를 각각 연결할 수 있다. 복수의 관통 실리콘 비아들(331, 333) 및 제1 및 제2 전도성 패턴들(340, 350)이 상기 설명된 것과 같이 전기적으로 연결됨에 따라, 코일 구조(310)는 사각형의 단면을 가지는 토로이드 구조를 가질 수 있다.
한편, 도 6에서는 6개의 내부 관통 실리콘 비아들(331), 12개의 외부 관통 실리콘 비아들 및 이를 전기적으로 연결하는 각각 6개의 제1 및 제2 전도성 패턴들(340, 350)을 이용하여 코일 구조(310)를 구현하였지만, 실시예에 따라서 상기 코일 구조는 임의의 개수의 관통 실리콘 비아들 및 전도성 패턴들을 이용하여 구현될 수 있다. 또한 실시예에 따라서, 관통 실리콘 비아들(331, 333)은 세 개 이상의 동심원 형태로 배치되어 형성될 수도 있으며, 이 경우 코일 구조(310)는 서로 다른 크기의 단면적을 가지는 토로이드 구조를 가질 수 있다.
일 실시예에서, 제1 전도성 패턴들(340)은 상기 금속층 내에 포함되며, 제2 전도성 패턴들(350)은 상기 재배선층 내에 포함된다. 실시예에 따라서, 복수의 제1 전도성 패턴들(340) 및 상기 금속층은 동시에 또는 순차적으로 형성될 수 있고, 복수의 제2 전도성 패턴(350)들 및 상기 재배선층은 동시에 또는 순차적으로 형성될 수 있다. 또한 제1 및 제2 전도성 패턴들(340, 350)의 두께는 약 5~20㎛일 수 있다.
일 실시예에서, 외부 관통 실리콘 비아들(350)의 개수에 기초하여 인덕터(300)의 인덕턴스 및 Q 팩터가 결정될 수 있다. 예를 들어, 외부 관통 실리콘 비아들(350)의 개수가 증가하는 경우, 인덕터(300)의 상기 인덕턴스는 감소하고 상기 Q 팩터는 증가할 수 있다. 따라서 인덕터(300)를 포함하는 반도체 칩을 디자인하는데 있어서, 외부 관통 실리콘 비아들(350)의 개수를 적절하게 조절하여 원하는 인덕턴스 및 Q 팩터를 가지는 인덕터를 설계, 제작할 수 있다.
전극부(361, 362)는 제1 전극(361) 및 제2 전극(362)을 포함할 수 있다. 제1 및 제2 전극(361, 362)은 기판(320)의 상면에 각각 형성되며 외부 관통 실리콘 비아들(333a, 333n)과 각각 전기적으로 연결된다. 인덕터(300)는 전극부(361, 362) 및 상기 금속층에 형성된 연결부를 통해 기판(320)에 형성된 다른 소자들, 예를 들어 능동 소자들과 전기적으로 연결될 수 있다. 다른 실시예에서, 전극부(361, 362)는 도 4에 도시된 것과 같이 칩 범프의 형태로 기판(320)의 하면에 형성될 수도 있다. 이 경우, 인덕터(300)는 다른 소자들이 형성되어 있는 또 다른 기판 상에 적층되며, 전극부(361, 362)를 통해 상기 다른 소자들과 전기적으로 연결될 수 있다.
도 7은 본 발명의 일 실시예에 따른 관통 실리콘 비아를 이용한 인덕터(1200)를 포함하는 적층 칩 패키지(1000)를 나타내는 단면도이다.
도 7을 참조하면, 적층 칩 패키지(1000)는 소자들(1120)이 형성된 베이스 기판(1100) 및 인덕터(1200)를 포함한다.
베이스 기판(1100)은 예를 들어 실리콘 재질인 반도체 기판일 수 있고, 베이스 기판(1100)의 일면에는 소자들(1120)과 인덕터(1200)의 전기적 연결을 위한 전도성 패턴들(1110)이 형성된다. 예를 들어 소자들(1120)은 능동 소자들일 수 있다.
인덕터(1200)는 인덕터 기판(1220), 복수의 관통 실리콘 비아들(1230), 복수의 제1 전도성 패턴들(1240), 복수의 제2 전도성 패턴들(1250) 및 전극부(1260)를 포함하며, 베이스 기판(1100) 상에 적층된다. 복수의 관통 실리콘 비아들(1230), 복수의 제1 전도성 패턴들(1240) 및 복수의 제2 전도성 패턴들(1250)은 전기적으로 연결되어 예를 들어 솔레노이드 구조와 같은 하나의 코일 구조를 형성할 수 있다. 전극부(1260)는 칩 범프의 형태로 구현될 수 있다. 인덕터(1200)는 도 4 및 도 5의 인덕터(200)와 실질적으로 동일한 구성을 가지므로 상세한 설명은 생략하도록 한다.
솔더링(soldering) 공정 또는 본딩(bonding) 공정 등을 통해 인덕터(1200)의 전극부(1260) 및 베이스 기판(1100)의 전도성 패턴들(1110)이 전기적으로 연결되고 인덕터(1200)와 베이스 기판(1100)이 패키징됨으로써, 인덕터(1200)는 소자들(1120)과 함께 회로 또는 칩의 일부로 동작할 수 있다.
도 8은 도 1의 종래의 인덕터(10)의 주파수 변화에 따른 인덕턴스를 나타내는 그래프이고, 도 9는 도 1의 종래의 인덕터(10)의 주파수 변화에 따른 Q 팩터를 나타내는 그래프이다. 도 10은 본 발명의 일 실시예에 따른 도 2의 인덕터(100)의 주파수 변화에 따른 인덕턴스를 나타내는 그래프이고, 도 11은 본 발명의 일 실시예에 따른 도 2의 인덕터(100)의 주파수 변화에 따른 Q 팩터를 나타내는 그래프이다.
종래의 인덕터(10)는 289㎛ㅧ 330.76㎛의 면적을 차지하도록 구현되었고, 본 발명의 일 실시예에 따른 인덕터(100)는 130㎛ㅧ 250㎛의 면적을 차지하도록 구현되었다. 도 8 내지 도 11을 참조하면, 종래의 인덕터(10)와 본 발명의 일 실시예에 따른 인덕터(100)는 주파수 변화에 따른 인덕턴스와 Q 팩터의 값이 유사하게 나타남을 알 수 있다. 즉, 종래의 인덕터(10)와 본 발명의 일 실시예에 따른 인덕터(100)는 유사한 동작 특성을 가진다. 따라서 본 발명의 일 실시예에 따른 인덕터(100)는 종래의 인덕터(10)와 유사한 동작 특성을 가지면서도 약 67%의 면적 감소 효과를 가질 수 있다.
도 12는 도 1의 종래의 인덕터(10)의 자기장 방출 정도를 나타내는 단면도이고, 도 13은 도 1의 종래의 인덕터(10)의 자기장 방출 정도를 나타내는 사시도이다. 도 14는 본 발명의 일 실시예에 따른 도 2의 인덕터(100)의 자기장 방출 정도를 나타내는 단면도이고, 도 15는 본 발명의 일 실시예에 따른 도 2의 인덕터(100)의 자기장 방출 정도를 나타내는 사시도이다. 도 12 및 도 14는 동일한 스케일을 가지며, 도 13 및 도 15는 동일한 스케일을 가진다.
도 12 및 도 13을 참조하면, 종래의 인덕터(10)는 2차원 코일 구조를 가지고 있기 때문에, 상기 코일 구조의 외부로 방출되는 자기장의 양이 상대적으로 많으며, 특히 상기 자기장은 상기 코일 구조의 상하에 상대적으로 크게 형성된다. 상기 인덕터 주변에 형성된 상기 자기장은 상기 인덕터에 인접하여 배치된 금속 또는 소자들과 자기적 커플링(magnetic coupling)을 발생시키며, 전체 회로의 성능 열화를 가져온다.
도 14 및 도 15를 참조하면, 본 발명의 일 실시예에 따른 인덕터(100)는 솔레노이드 형태의 3차원 코일 구조를 가지고 있기 때문에, 종래의 인덕터(10)와 비교하여 상기 코일 구조의 외부로 방출되는 자기장의 양이 상대적으로 적으며, 상기 코일 구조의 내부에 자기장이 형성된다. 즉, 솔레노이드 형태의 상기 코일 구조는 상기 자기장을 상기 코일 구조의 내부에 가두어 놓을 수 있기 때문에 주변 소자들과의 자기적 커플링을 방지할 수 있고 전체 회로의 성능 열화를 방지할 수 있다.
이하 도 2, 도 3 및 도 6을 참조하여 본 발명의 일 실시예에 따른 인덕터의 제조 방법을 설명한다.
먼저 기판을 관통하는 복수의 관통 실리콘 비아들이 형성된다. 일 실시예에서, 레이저 공정을 통해 상기 기판에 복수의 관통 홀들이 생성될 수 있고, 상기 복수의 관통 홀들에 전도성 물질을 충전하여 상기 복수의 관통 실리콘 비아들이 형성될 수 있다.
일 실시예에서, 도 2에 도시된 것처럼, 복수의 관통 실리콘 비아들(131, 133)은 2열로 배치되어 형성될 수 있다. 다른 실시예에서, 도 6에 도시된 것처럼, 복수의 관통 실리콘 비아들(331, 333)은 기준축(301)을 기준으로 제1 거리 또는 제2 거리의 원주상에 형성될 수 있으며, 이 경우 복수의 관통 실리콘 비아들(331, 333)은 기준축(301)을 기준으로 상기 제1 거리 및 상기 제2 거리만큼의 반지름을 가지는 동심원 형태일 수 있다.
다음에 상기 복수의 관통 실리콘 비아들 중 적어도 두 개가 전기적으로 연결되도록 상기 기판의 일면에 복수의 제1 전도성 패턴들이 형성된다. 예를 들어, 도 2에 도시된 것처럼, 제1 전도성 패턴들(140)은 기판(120)의 상면에 형성되며, 서로 다른 열에 배치되며 인접한 두 개의 관통 실리콘 비아들을 각각 연결할 수 있다. 다른 예에서, 도 6에 도시된 것처럼, 제1 전도성 패턴들(340)은 기판(320)의 상면에 형성되며, 내부 관통 실리콘 비아들(331) 중 하나 및 이와 인접한 외부 관통 실리콘 비아들(333) 중 적어도 하나를 각각 연결할 수 있다.
다음에 상기 복수의 관통 실리콘 비아들 중 적어도 두 개가 전기적으로 연결되도록 상기 기판의 타면에 복수의 제2 전도성 패턴들이 형성된다. 상기 복수의 관통 실리콘 비아들, 상기 제1 및 제2 전도성 패턴들은 전기적으로 연결되어 하나의 코일 구조를 형성하며, 상기 코일 구조는 도 2에 도시된 것처럼 솔레노이드 구조일 수도 있고, 도 6에 도시된 것처럼 토로이드 구조일 수도 있다.
상기 복수의 제1 전도성 패턴들은 상기 기판의 일면에 형성된 금속층에 포함되고, 상기 복수의 제2 전도성 패턴들은 상기 기판의 타면에 형성된 재배선층에 포함된다. 실시예에 따라서, 상기 복수의 제1 전도성 패턴들 및 상기 금속층은 동시에 또는 순차적으로 형성될 수 있고, 상기 복수의 제2 전도성 패턴들 및 상기 재배선층은 동시에 또는 순차적으로 형성될 수 있다.
본 발명에 따르면, 관통 실리콘 비아를 이용한 3차원 구조를 가지고 CMOS 공정의 금속층 및 재배선층을 이용한 전도성 패턴을 형성하여, 제조 비용이 감소되고 추가적인 공정 없이 집적도가 향상되며 외부로 방출되는 자기장의 양을 감소시킨 인덕터를 제공함으로써, RF 회로, 스위칭 전력원 등과 같은 전자 회로 및 이를 포함하는 반도체 칩, 전자 시스템 등에 적용될 수 있으며, 전체 회로 또는 시스템의 성능을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (16)
- 기판을 관통하여 형성된 복수의 관통 실리콘 비아(through silicon via)들;
상기 복수의 관통 실리콘 비아들 중 적어도 두 개가 전기적으로 연결되도록 상기 기판의 일면에 형성된 복수의 제1 전도성 패턴들; 및
상기 복수의 관통 실리콘 비아들 중 적어도 두 개가 전기적으로 연결되도록 상기 기판의 타면에 형성된 복수의 제2 전도성 패턴들을 포함하고,
상기 복수의 관통 실리콘 비아들, 상기 복수의 제1 전도성 패턴들 및 상기 복수의 제2 전도성 패턴들은 하나의 코일 구조를 형성하고, 상기 복수의 제1 전도성 패턴들은 상기 기판의 일면에 형성되는 금속층 내에 포함되며, 상기 복수의 제2 전도성 패턴들은 상기 기판의 타면에 형성되는 재배선층(Redistribution layer) 내에 포함되는 인덕터. - 제1항에 있어서, 상기 기판은 반도체 칩을 구현하기 위한 기판이며, 상기 복수의 관통 실리콘 비아들은 레이저 공정을 통해 상기 기판에 복수의 관통 홀들이 생성되고 상기 복수의 관통 홀들에 전도성 물질이 충전되어 형성되는 것을 특징으로 하는 인덕터.
- 제1항에 있어서, 상기 코일 구조는 솔레노이드(solenoid) 구조인 것을 특징으로 하는 인덕터.
- 제3항에 있어서,
상기 복수의 관통 실리콘 비아들은 제1열 및 제2열로 배치되어 형성되고,
상기 복수의 제1 전도성 패턴들 각각은 상기 제1열에 포함된 제1 관통 실리콘 비아, 및 상기 제1 관통 실리콘 비아와 인접하고 상기 제2열에 포함된 제2 관통 실리콘 비아를 각각 연결하며,
상기 복수의 제2 전도성 패턴들 각각은 상기 제1 관통 실리콘 비아, 및 상기 제1 관통 실리콘 비아와 인접하고 상기 복수의 제1 전도성 패턴들에 의해 상기 제1 관통 실리콘 비아와 연결되지 않으며 상기 제2열에 포함된 제3 관통 실리콘 비아를 각각 연결하여 상기 솔레노이드 구조를 형성하는 것을 특징으로 하는 인덕터. - 제1항에 있어서, 상기 코일 구조는 토로이드(toroid) 구조인 것을 특징으로 하는 인덕터.
- 제5항에 있어서,
상기 복수의 관통 실리콘 비아들은,
상기 기판 상의 기준 축으로부터 제1 거리의 제1 원주 상에 형성된 복수의 내부 관통 실리콘 비아들; 및
상기 기준 축으로부터 상기 제1 거리보다 긴 제2 거리의 제2 원주 상에 형성된 복수의 외부 관통 실리콘 비아들을 포함하고,
상기 복수의 제1 전도성 패턴들 각각은 상기 내부 관통 실리콘 비아들에 포함된 제1 관통 실리콘 비아, 및 상기 제1 관통 실리콘 비아와 인접하고 상기 외부 관통 실리콘 비아들에 포함된 적어도 하나의 제2 관통 실리콘 비아들을 각각 연결하며,
상기 복수의 제2 전도성 패턴들 각각은 상기 제1 관통 실리콘 비아, 및 상기 제1 관통 실리콘 비아와 인접하고 중 상기 복수의 제1 전도성 패턴들에 의해 상기 제1 관통 실리콘 비아와 연결되지 않으며 상기 외부 관통 실리콘 비아들에 포함된 적어도 하나의 제3 관통 실리콘 비아들을 각각 연결하여 상기 토로이드 구조를 형성하는 것을 특징으로 하는 인덕터. - 제6항에 있어서, 상기 외부 관통 실리콘 비아들의 개수에 기초하여 인덕턴스(inductance) 및 Q 팩터(quality factor)가 결정되는 것을 특징으로 하는 인덕터.
- 제1항에 있어서, 상기 금속층은 재배선층 또는 CMOS 공정의 금속층인 것을 특징으로 하는 인덕터.
- 제1항에 있어서, 상기 코일 구조의 양단에 형성되는 전극부를 더 포함하는 것을 특징으로 하는 인덕터.
- 기판을 관통하는 복수의 관통 실리콘 비아(through silicon via)들을 형성하는 단계;
상기 복수의 관통 실리콘 비아들 중 적어도 두 개가 전기적으로 연결되도록 상기 기판의 일면에 복수의 제1 전도성 패턴들을 형성하는 단계; 및
상기 복수의 관통 실리콘 비아들 중 적어도 두 개가 전기적으로 연결되도록 상기 기판의 타면에 복수의 제2 전도성 패턴들을 형성하는 단계를 포함하고,
상기 복수의 관통 실리콘 비아들, 상기 복수의 제1 전도성 패턴들 및 상기 복수의 제2 전도성 패턴들은 하나의 코일 구조를 형성하고, 상기 복수의 제1 전도성 패턴들은 상기 기판의 일면에 형성되는 금속층 내에 포함되며, 상기 복수의 제2 전도성 패턴들은 상기 기판의 타면에 형성되는 재배선층(Redistribution layer) 내에 포함되는 인덕터의 제조 방법. - 제10항에 있어서,
상기 기판은 반도체 칩을 구현하기 위한 기판이며,
상기 복수의 관통 실리콘 비아들을 형성하는 단계는,
레이저 공정을 통해 상기 기판에 복수의 관통 홀들을 생성하는 단계; 및
상기 복수의 관통 홀들에 전도성 물질을 충전하는 단계를 포함하는 것을 특징으로 하는 인덕터의 제조 방법. - 제10항에 있어서, 상기 코일 구조는 솔레노이드(solenoid) 구조인 것을 특징으로 하는 인덕터의 제조 방법.
- 제10항에 있어서, 상기 코일 구조는 토로이드(toroid) 구조인 것을 특징으로 하는 인덕터의 제조 방법.
- 소자들이 형성된 베이스 기판; 및
상기 베이스 기판 상에 적층되고 상기 소자들과 전기적으로 연결되는 인덕터를 포함하고, 상기 인덕터는,
인덕터 기판을 관통하여 형성된 복수의 관통 실리콘 비아(through silicon via)들;
상기 복수의 관통 실리콘 비아들 중 적어도 두 개가 전기적으로 연결되도록 상기 인덕터 기판의 일면에 형성된 복수의 제1 전도성 패턴들; 및
상기 복수의 관통 실리콘 비아들 중 적어도 두 개가 전기적으로 연결되도록 상기 인덕터 기판의 타면에 형성된 복수의 제2 전도성 패턴들을 포함하고,
상기 복수의 관통 실리콘 비아들, 상기 복수의 제1 전도성 패턴들 및 상기 복수의 제2 전도성 패턴들은 하나의 코일 구조를 형성하고, 상기 복수의 제1 전도성 패턴들은 상기 인덕터 기판의 일면에 형성되는 금속층 내에 포함되며, 상기 복수의 제2 전도성 패턴들은 상기 인덕터 기판의 타면에 형성되는 재배선층(Redistribution layer) 내에 포함되는 적층 칩 패키지. - 제14항에 있어서, 상기 인덕터 기판은 반도체 칩을 구현하기 위한 기판이며, 상기 복수의 관통 실리콘 비아들은 레이저 공정을 통해 상기 인덕터 기판에 복수의 관통 홀들이 생성되고 상기 복수의 관통 홀들에 전도성 물질이 충전되어 형성되는 것을 특징으로 하는 적층 칩 패키지.
- 제14항에 있어서, 상기 인덕터는 상기 베이스 기판 상에 적층되어 상기 소자들과 전기적으로 연결되도록 상기 코일 구조의 양단에 형성되는 전극부를 더 포함하는 것을 특징으로 하는 적층 칩 패키지.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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