CN101145574A

CN101145574A - 耐高电压元件及其制造方法

Info

Publication number: CN101145574A
Application number: CNA2006101272367A
Authority: CN
Inventors: 方振宇; 杨盛渊; 陈维忠
Original assignee: Advanced Analog Technology Inc
Current assignee: Advanced Analog Technology Inc
Priority date: 2006-09-14
Filing date: 2006-09-14
Publication date: 2008-03-19

Abstract

本发明揭示一种耐高电压元件，其包含一半导体衬底及一栅极。所述半导体衬底包含一具有第一导电型的第一掺杂区域、一具有第二导电型的第二掺杂区域、一具有第二导电型的第三掺杂区域、一包围所述第三掺杂区域且具有第二导电型的第四掺杂区域以及一包围所述第三掺杂区域且具有第二导电型的第五掺杂区域。所述栅极紧邻设置在两个间隙壁之间且分隔所述第二掺杂区域及所述第三掺杂区域，用以控制所述第二掺杂区域及所述第三掺杂区域的导通。所述耐高电压元件利用所述第五掺杂区域包围所述第三掺杂区域，以强化对于所述第三掺杂区域的包覆性，改善所述第三掺杂区域底部的离子浓度均匀性以减少其漏电流。

Description

耐高电压元件及其制造方法

技术领域

本发明涉及一种耐高电压元件及其制造方法，尤其指一种关于耐高电压金属氧化半导体晶体管(High Voltage Metal-Oxide-Semiconductor Transistor：HVMOS transistor)及其制造方法，所述耐高电压金属氧化半导体晶体管特别适用于静电放电(ElectrostaticDischarge ESD)的防护电路。

背景技术

在集成电路(IC)的制造与使用中，经常会遇上ESD的问题。随着对高运算速度和无线宽带通信产品IC的需求日益增加，加上目前IC工艺正快速地进入80纳米甚至65纳米以下，IC的内部元件都非常微小，所以很容易受到瞬间静电放电所破坏。因此，ESD对IC的质量有极大的影响，且随着IC工艺不断的精进，ESD问题的重要性也与日俱增。

图1例示一常规的ESD保护电路3。所述ESD保护电路3设置在一待保护的内部电路31及一焊垫(bonding pad)32之间且所述焊垫32连接一用于后续封装工艺的输出输入引脚(I/O pin)(图未示)。所述ESD保护电路3包含一输入端36、一电压源(例30V)37、一接地端38、一第一HVNMOS(High voltage N-type MOS)晶体管34、一第二HVNMOS晶体管35及一HVPMOS(High voltage P-type MOS)晶体管33。所述输入端36电连接于所述焊垫32及所述内部电路31。所述第一HVNMOS晶体管34设置于所述输入端36与所述接地端38之间。所述HVPMOS晶体管33设置于所述电压源37与所述输入端36之间；所述第二HVNMOS晶体管35设置于所述电压源37与所述接地端38之间且电连接所述HVPMOS晶体管33。对于图1的每一个HVMOS晶体管33、34或35，其源极、本体(body)及漏极形成一寄生双极性接面晶体管(parasitic bipolarjunction transistor)。所述寄生双极性接面晶体管的阈值电压(threshold voltage)小于所述内部电路31中栅极的崩溃电压(breakdown voltage)。因此当静电放电脉冲(即ESD发生)进入所述内部电路31之前，所述寄生双极性接面晶体管将先导通以避免过量的电压或电流浪涌(current surge)破坏所述内部电路31。一来自所述焊垫32的输入电压经由所述ESD保护电路3的输入端36进入所述内部电路31。当所述输入电压大于位于HVPMOS晶体管33和所述HVNMOS晶体管34及35内部的寄生双极性接面晶体管的阈值电压时，所述晶体管33、34及35将导通(turn on)并将因所述输入电压所引起的大电流传导至所述接地端38，藉此消除在输入端36产生的高电压。

图2是一种应用于图1的ESD保护电路3中的HVNMOS晶体管1的结构剖面示意图。所述HVNMOS晶体管1包含一半导体衬底(substrate)16、一设置于所述半导体衬底16上的P型阱15、一位于所述P型阱15表面的栅极10、两个紧邻所述栅极10两侧的间隙壁(spacer)11、一重掺杂源极(heavily doped source)12、一重掺杂漏极(heavily doped drain)13及一包围所述重掺杂漏极13的轻掺杂漏极(lightly doped drain)14。在本实施中，所述轻掺杂漏极14是一N型掺杂漏极(N-type Doped Drain：NDD)。其中所述重掺杂漏极13及所述轻掺杂漏极14形成一双扩散漏极(Double Diffusion Drains)。所述双扩散漏极的设计可以提高所述HVNMOS晶体管1的崩溃电压，同时也可解决热载流子(hot carrier)问题。然而，图2所示的HVMOS晶体管却显示如图3(a)及3(b)所示的漏电流问题。图3(a)是显示图2的HVNMOS晶体管1在不同的栅极电压(VG)下，I_ds与VDS(源极与漏极间的电位差)的特性曲线图。其中曲线A1～A7是栅极电压分别为0、2、4、6、8、10及12V时的I_ds-VDS特性曲线。图3(b)是所述HVNMOS晶体管1在不同的VDS下，本体电流I_sub与栅极电压(VG)的特性曲线图。其中曲线B1～B6是VDS分别为0、16、17、18、19及20V时的I_sub-VG特性曲线。由图3(a)可知，当VDS大于12V且栅极电压VG大于10V时，I_ds明显上升：另外由图3(b)可知，当VDS大于16V且栅极电压VG大于10V时，本体电流I_sub明显上升。注意，图3(a)及3(b)是使用栅极长度1.8μm，宽度50μm的HVMOS晶体管所测得的数据。另外，参考图7的曲线F，其是图2的所述HVNMOS晶体管1在关闭时(VG＝0V)，本体电流I_sub与VDS的特性曲线。曲线F表示所述HVNMOS晶体管1即使是在关闭状态(VG＝0V)，当VDS大于12V后，本体电流I_sub即明显增加。造成如图3(a)及3(b)的漏电流问题是因为在形成图2的双扩散漏极结构时，形成所述重掺杂漏极13所使用的植入能量及剂量均与形成所述轻掺杂漏极14相比较大，且经所述热退火工艺时其扩散程度较强，造成所述重掺杂漏极13底部NB(参图2)的离子浓度不均匀，即所述轻掺杂漏极14对于所述底部NB被的包覆性(coverage)不佳，使得所述HVNMOS晶体管1承受VDS大于12V时有下列情形发生：(1)热载流子效应(hot carrier effect)导致本体电流I_sub偏高而造成漏电流(参图3(a)及3(b))：及(2)所述HVNMOS晶体管1即使在关闭情形下，在其漏极侧有明显的漏电流(参图7的曲线F)。当类似所述HVNMOS晶体管1使用在ESD保护电路时，因为所述底部NB的离子浓度均匀性不佳，当一静电放电脉冲发生时，将首先在所述底部NB造成破坏，进而导致ESD保护电路失效。

发明内容

本发明的目的是提供一种耐高电压元件，通过增加一具有第二导电型的轻掺杂的第五掺杂区域以包围一具有第二导电型的重掺杂的第三掺杂区域，以强化对于所述第三掺杂区域的包覆性。藉此改善所述第三掺杂区域底部的离子浓度均匀性以减少其漏电流。

本发明的另一目的是提供一种耐高电压元件的制造方法，利用原有定义一阱区域的光掩模(photomask)，在定义所述阱区域时同时定义一第五掺杂区域；利用所述第五掺杂区域包围一稍后形成的重掺杂第三掺杂区域，以强化对于所述第三掺杂区域的包覆性，藉此改善所述第三掺杂区域底部的离子浓度均匀性以减少其漏电流。

为达到上述目的，本发明揭示一种耐高电压元件，其包含一半导体衬底及一栅极。所述半导体衬底包含一具有第一导电型的第一掺杂区域、一具有第二导电型的第二掺杂区域、一具有第二导电型的第三掺杂区域、一包围所述第三掺杂区域且具有第二导电型的第四掺杂区域以及一包围所述第三掺杂区域且具有第二导电型的第五掺杂区域。所述栅极两侧设有两个间隙壁(spacer)且设置于所述第二掺杂区域及所述第三掺杂区域间的半导体衬底表面，用以控制所述第二掺杂区域及所述第三掺杂区域的导通。

上述的耐高电压元件可利用以下步骤制造：(1)在一半导体衬底上形成一具有第一导电型的第一掺杂区域；(2)在所述第一掺杂区域中形成一具有第二导电型的第五掺杂区域；(3)在所述第一掺杂区域表面形成一栅极及两个设置于所述栅极两侧的间隙壁；(4)形成一具有第二导电型的第四掺杂区域；以及(5)形成一具有第二导电型的第二掺杂区域及一具有第二导电型的第三掺杂区域，其中所述第三掺杂区域被所述第四掺杂区域及所述第五掺杂区域所包围。

本发明利用原有定义一阱区域的光掩模在定义所述阱区域时，同时定义一第五掺杂区域，通过所述第五掺杂区域包围所述第三掺杂区域，使得本发明的耐高电压元件在不增加成本及工艺步骤的下有效减少漏电流，因此可有效改善ESD保护电路的性能。此外，所述第五掺杂区域因为没有包围所述第四掺杂区域的侧边，即没有包覆所述第四掺杂区域与其邻近的栅极底部的界面区域，因此并不会影响所述耐高电压元件原有的电气特性。

附图说明

图1例示一常规的ESD保护电路；

图2是例示一种应用于图1的ESD保护电路中的HVNMOS晶体管的结构剖面示意图；

图3(a)是图2中HVNMOS晶体管的I_ds与VDS特性曲线图；

图3(b)是图2中HVNMOS晶体管的本体电流I_sub与栅极电压VG的特性曲线图；

图4是本发明耐高电压元件的结构剖面示意图；

图5(a)-5(d)是本发明耐高电压元件的制造方法示意图；

图6(a)是本发明的耐高电压元件的I_ds与VDS特性曲线图；

图6(b)是本发明的耐高电压元件的本体电流I_sub与栅极电压VG的特性曲线图；以及

图7是耐高电压元件关闭时的本体电流与VDS的特性曲线图。

具体实施方式

图4是本发明耐高电压元件2的结构剖面示意图。所述耐高电压元件2包含一半导体衬底27及一紧邻设置在两个间隙壁21之间的栅极20。所述半导体衬底27包含一P型阱区域26、一N型第二掺杂区域22、一N型第三掺杂区域23、一包围所述N型第三掺杂区域23的N型第四掺杂区域24及一包围所述N型第三掺杂区域23的N型第五掺杂区域25。其中栅极20用以控制所述N型第二掺杂区域22及所述N型第三掺杂区域23间的导通。所述N型第四掺杂区域24的长度L2大于所述N型第五掺杂区域25的长度L1，且所述N型第五掺杂区域25的深度D1大于所述N型第四掺杂区域24的深度D2。因此，所述N型第五掺杂区域25可完全包围所述N型第三掺杂区域2，但不会包覆所述N型第四掺杂区域24与其邻近的栅极20底部的界面区域。此外，所述N型第三掺杂区域23及所述N型第四掺杂区域24形成一双扩散漏极。

图5(a)-5(d)是图4本发明的耐高电压元件2的制造方法流程示意图。首先在半导体衬底27上形成P型(P-type)阱区域26(参图5(a))。接着在所述P型阱区域26中形成一N型第五掺杂区域25(参图5(b))。所述N型第五掺杂区域25的形成是使用光掩模来定义所述N型第五掺杂区域25的预定离子植入区域，接着再进行一离子植入工艺及一热扩散工艺而形成。之后，在所述P型阱区域26表面形成栅极20及两个设置在所述栅极20两侧的间隙壁21。接着，以所述栅极20及所述间隙壁21作为一离子植入掩模(implant mask)，利用一自对准掺杂工艺(self-aligned process)形成N型第四掺杂区域24(参图5(c))。所述N型第四掺杂区域24及所述N型第五掺杂区域25具有相同的掺杂浓度。之后，进行另一道掺杂工艺而形成N型第二掺杂区域22及N型第三掺杂区域23(参看图5(d))。所述N型第二掺杂区域22及所述N型第三掺杂区域23具有相同的掺杂浓度(约10¹⁵/cm²)且其掺杂浓度大于所述N型第四掺杂区域24的掺杂浓度(约10¹²/cm²)。本发明的耐高电压元件制造方法因为形成所述N型第五掺杂区域25的步骤是在形成栅极20之前(参图5(b)及5(c))，因此所述栅极20通道可以有效地控制以达到所述耐高电压元件2在设计时的预期电气特性。

图6(a)是本发明的耐高电压元件2在不同的栅极电压(VG)下，I_ds与VDS的特性曲线图。其中曲线C1～C7是栅极电压(VG)分别为0、2、4、6、8、10及12V时的I_ds-VDS特性曲线。与图3(a)相比较，可知图6(a)中曲线C6及C7的I_ds在VDS大于12V，并没有明显的增加。图6(b)是图4的耐高电压元件2在不同的VDS下，本体电流I_sub与栅极电压(VG)的特性曲线图。其中曲线D1～D6是VDS分别为0、16、17、18、19及20V时的I_sub-VG特性曲线。与图3(b)的曲线B1～B6相比较，可知图6(b)中的曲线D1～D6仅有一个突起(hump)，即在VG大于7V之后并没有本体电流I_sub产生。注意，图6(a)及6(b)是使用栅极长度1.8μm，宽度50μm的HVMOS晶体管所测得的数据。

图7是在耐高电压元件关闭时(VG＝0V)的本体电流I_sub与VDS的特性曲线图，其中曲线E及F分代表本发明的耐高电压元件2及常规的HVNMOS晶体管1的本体电流I_sub与VDS的特性曲线。由图7可知，本发明的耐高电压元件在承受VDS大于12V时，其本体电流I_sub几乎没有增加；即使VDS增加至24V时，其本体电流I_sub仅增加至80nA。然而常规的HVNMOS晶体管1在承受VDS大于12V时，其本体电流I_sub已明显增加且当VDS增加至24V时，其本体电流I_sub已大幅增加至480nA。

综上所述，本发明的耐高电压元件，与常规的耐高电压元件相比较，具有以下优点：在关闭时(VG＝OV)可以承受较高的VDS且具有较小的漏电流(或本体电流)、本体电流没有双突起(double hump)的现象(参看图3(b)及6(b))，在高电压操作时(VG大于8V)，无本体电流偏高的现象及具有较平坦的饱和电流I_ds(参看图3(a)及6(a))。其主要是因为本发明所形成的第五掺杂区域对第三掺杂区域具有良好的包覆性，同时改善了第三掺杂区域底部的离子浓度均匀性，可有效减少漏电流。此外，本发明的耐高电压元件的制造方法中并无增加任何工艺步骤或增加光掩模数目，因此并不会增加成本，且通过上述本发明的优点，在设计耐高压元件时可将其栅极宽度缩小进而减少其面积；同时也可增加操作电压及电流。

本发明的技术内容及技术特点已揭示如上，然而所属领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修改，例如，将图2中的HVNMOS晶体管结构修改成HVPMOS晶体管结构。因此，本发明的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修改，并为所附的权利要求书所涵盖。

Claims

1.一种耐高电压元件，其特征在于包含：

一半导体衬底，其包含；

一具有第一导电型的第一掺杂区域；

一具有第二导电型的第二掺杂区域；

一具有第二导电型的第三掺杂区域；

一具有第二导电型的第四掺杂区域；及

一具有第二导电型的第五掺杂区域，与所述第四掺杂区域有重叠部分，且所述重叠部分包围所述第三掺杂区域；以及

一栅极，设置在所述第二掺杂区域与所述第三掺杂区域间的所述半导体衬底表面上，用以控制所述第二掺杂区域与所述第三掺杂区域间的导通。

2.如权利要求1所述的耐高电压元件，其特征在于所述第四掺杂区域的长度大于所述第五掺杂区域的长度。

3.如权利要求1所述的耐高电压元件，其特征在于所述第五掺杂区域的深度大于所述第四掺杂区域的深度。

4.如权利要求1所述的耐高电压元件，其特征在于所述第三掺杂区域及所述第四掺杂区域形成一双扩散漏极。

5.如权利要求1所述的耐高电压元件，其特征在于所述第四掺杂区域与所述第五掺杂区域具有相同的掺杂浓度。

6.如权利要求1所述的耐高电压元件，其特征在于所述第二掺杂区域与所述第三掺杂区域具有相同的掺杂浓度。

7.如权利要求1所述的耐高电压元件，其特征在于所述第三掺杂区域的掺杂浓度大于所述第四掺杂区域的掺杂浓度。

8.如权利要求1所述的耐高电压元件，其特征在于所述第五掺杂区域先于所述栅极而形成。

9.一种耐高电压元件的制造方法，其特征在于包含以下步骤：

在一半导体衬底上形成一具有第一导电型的第一掺杂区域；

在所述第一掺杂区域中形成一具有第二导电型的第五掺杂区域；

在所述第一掺杂区域表面形成一栅极；

形成一具有第二导电型的第四掺杂区域，其与所述第五掺杂区域有重叠部分；以及

形成一具有第二导电型的第二掺杂区域及一具有第二导电型的第三掺杂区域在所述栅极两侧，其中所述第三掺杂区域被所述第四掺杂区域及所述第五掺杂区域的重叠部分所包围。

10.如权利要求9所述的耐高电压元件的制造方法，其特征在于所述第五掺杂区域利用离子植入工艺及热扩散工艺所形成。

11.如权利要求9所述的耐高电压元件的制造方法，其特征在于所述栅极的一侧缘与所述第四掺杂区域的一侧缘相邻。

12.如权利要求9所述的耐高电压元件的制造方法，其特征在于所述第四掺杂区域利用所述栅极为掩模而以自对准离子植入工艺所形成。

13.如权利要求9所述的耐高电压元件的制造方法，其特征在于所述第四掺杂区域的长度大于所述第五掺杂区域的长度。

14.如权利要求9所述的耐高电压元件的制造方法，其特征在于所述第四掺杂区域的深度小于所述第五掺杂区域的深度。

15.如权利要求9所述的耐高电压元件的制造方法，其特征在于所述第三掺杂区域与所述第四掺杂区域形成一双扩散漏极。

16.如权利要求9所述的耐高电压元件的制造方法，其特征在于所述第四掺杂区域与所述第五掺杂区域具有相同的掺杂浓度。

17.如权利要求9所述的耐高电压元件的制造方法，其特征在于所述第二掺杂区域与所述第三掺杂区域具有相同的掺杂浓度。

18.如权利要求9所述的耐高电压元件的制造方法，其特征在于所述第三掺杂区域的掺杂浓度大于所述第四掺杂区域的掺杂浓度。