TWI582940B - 積體電路及其具自我靜電保護的輸出緩衝器佈局結構 - Google Patents

Description

積體電路及其具自我靜電保護的輸出緩衝器佈局結構

本發明係關於一種積體電路的輸出緩衝器，尤指一種具自我靜電保護的輸出緩衝器的佈局結構。

一般來說，使用MOS製程的積體電路(Integrated Circuit；IC)，其MOS元件容易因受到靜電高壓放電而損壞。如圖9所示，該積體電路50的一內部積體電路單元51會透過複數輸出緩衝器511(output buffer)分別連接複數輸出接墊52(output pad)，且各該輸出緩衝器係由MOS元件組成，即包含有PMOS元件(PMOS1~PMOSn)及NMOS元件(NMOS1~NMOSn)(如圖10所示)。由於該輸出緩衝器511用以連接至該輸出接墊52，當靜電對該輸出接墊52高壓放電時，其MOS元件最容易被靜電的高壓放電損壞；因此，目前積體電路50於電路佈局時，各該輸出緩衝器511會外接一靜電防護電路512，當該輸出接墊52接觸靜電源時，可快速將靜電高壓放電電荷自電源的高、低電位端VDD、VSS渲洩掉，避免損壞該輸出緩衝器511的PMOS元件(PMOS1~PMOSn)或NMOS元件(NMOS1~NMOSn)。

惟不同積體電路50的使用環境不同，如電源管理積體電路50用於電源電路上，其輸出緩衝器51的PMOS元件或NMOS元件的佈局尺寸需變大，如圖11所示，各PMOS元件或NMOS元件均包含複數個MOS元件M1~Mn， 以可輸出更大的輸出電流。如此一來，各該輸出緩衝器511再加上其靜電防護電路512的佈局面積將會過大，且靜電防護電路不易保護輸出緩衝器電路元件，造成該內部積體電路單元51的佈局和增加抗靜電的難度，因此有必要提出改善方案。

有鑑於上述一般積體電路的輸出緩衝器因增加靜電防護電路作為靜電保護手段，而佔用過大的電路佈局面積的技術缺點，本發明係提供一種積體電路及其具自我靜電保護的輸出緩衝器的佈局結構，令該積體電路的各該輸出緩衝器具有自我靜電保護，免除靜電防護電路的設置。

欲達上述目的所使用的主要技術手段係令該積體電路包含一內部積體電路單元、複數輸出接墊及複數具自我靜電保護的輸出緩衝器；其中該複數輸出緩衝器係分別連接至該複數輸出接墊與該內部積體電路單元之間，且各該輸出緩衝器的佈局結構包含有：一標準金氧半(MOS)元件區域，係包含有複數第一MOS元件，各該第一MOS元件的閘極區係共同連接至該內部積體電路；其中該複數第一MOS元件係至少包含複數並聯的第一NMOS元件；以及一靜電防護增強型MOS元件區域，係包含有複數第二MOS元件，各該第二MOS元件的閘極區係共同連接至該內部積體電路；其中該複數第二MOS元件係至少包含複數並聯的第二NMOS元件；其中各該第二MOS元件源極區的雜質摻雜區近該多晶矽區的一側與該多晶矽區的一相對側之間保持一間隙。

由上述可知，由於輸出緩衝器係由複數MOS元件構成，本發明係輸出緩衝器的複數MOS元件拆分成第一及第二MOS元件，其中各該第一MOS元件維持原製程標準的佈局結構，但改變各該第二MOS元件的佈局結構， 使其源極區串聯雜散電阻提高，讓靜電電流自MOS元件更底層的路徑宣洩，以增強靜電耐受度(ESD tolerance)；因此，本發明的輸出緩衝器可不必額外設置靜電防護電路，本發明的積體電路可節省靜電防護電路的佈局空間。

欲達上述目的所使用的主要技術手段係令該具自我靜電保護的輸出緩衝器佈局結構包含有：一標準金屬氧化物半導體元件區域，係包含有複數第一MOS元件；其中該複數第一MOS元件係至少包含複數並聯的第一NMOS元件；以及一靜電防護增強型MOS元件區域，係包含有複數第二MOS元件；其中該複數第二MOS元件係至少包含複數並聯的第二NMOS元件；其中各該第二MOS元件源極區的雜質摻雜區近其多晶矽區的一側與該多晶矽區的一相對側之間保持一間隙。

由上述可知，由於該輸出緩衝器係由複數MOS元件構成，本發明係輸出緩衝器的複數MOS元件拆分成第一及第二MOS元件，其中各該第一MOS元件維持原製程標準的佈局結構，但改變各該第二MOS元件的佈局結構，使其源極區串聯雜散電阻提高，讓靜電電流自MOS元件更底層的路徑宣洩，以增強靜電耐受度，而具有自我靜電防護功效。

10‧‧‧積體電路

100‧‧‧基板

101‧‧‧P型阱

102‧‧‧多晶矽區

103、103a‧‧‧雜質摻雜區

104、104a‧‧‧雜質摻雜區

105‧‧‧接觸層

107‧‧‧金屬矽化物層

108‧‧‧輕摻雜區

109‧‧‧金屬矽化物擴散層分隔罩

101’‧‧‧N型阱

11‧‧‧內部積體電路單元

111‧‧‧輸出緩衝器

111a、111a’‧‧‧PMOS佈局範圍

111b‧‧‧NMOS佈局範圍

12‧‧‧輸入輸出環

121‧‧‧輸出接墊121

50‧‧‧積體電路

51‧‧‧內部積體電路單元

511‧‧‧輸出緩衝器

512‧‧‧靜電防護電路

52‧‧‧輸出接墊

圖1：一包含本發明輸出緩衝器的積體電路的一佈局示意圖。

圖2：本發明單一輸出緩衝器的一電路圖。

圖3：本發明單一輸出緩衝器的一佈局示意圖。

圖4A：本發明輸出緩衝器的第一較佳實施例的一侷部電路佈局示意圖。

圖4B：本發明輸出緩衝器的另一侷部電路佈局示意圖。

圖5A：圖4A的一侷部縱剖結構圖。

圖5B：圖5A的侷部放大圖。

圖5C：圖4A的另一侷部縱剖結構圖。

圖6A：本發明輸出緩衝器的第二較佳實施例的一侷部電路佈局示意圖。

圖6B：圖6A中BB區域的放大圖。

圖7：圖6的一侷部縱剖結構圖。

圖8：圖6的另一侷部縱剖結構圖。

圖9：既有一積體電路的一佈局示意圖。

圖10：圖9積體電路中的一輸出緩衝器的一電路圖。

圖11：圖10輸出緩衝器的一侷部電路佈局示意圖。

本發明係針對積體電路各輸出接墊所連接一輸出緩衝器進行改良，特別是針對電源管理積體電路的大尺寸輸出緩衝器，使該輸出接墊可直接連接該輸出緩衝器而不必設置一靜電防護電路，並具自我靜電保護功能。以下以數個實施例詳加說明之。

首先請參閱圖1所示，係為本發明一積體電路10的佈局示意圖，該積體電路10係包含有一內部積體電路單元11及一輸入輸出環12，該輸入輸出環12係可圍繞於該內部積體電路單元11四周，但不以此為限，本實施例的該輸入輸出環12係包含有一高電位接墊VDD、一低電位接墊VSS、複數輸入接墊I/P及複數輸出接墊121等。該積體電路10進一步包含有複數輸出緩衝器111，以連接於該內部積體電路單元11與該對應的輸出接墊121之間。

請配合參閱圖2所示，各該輸出緩衝器111係連接至一對應的輸出接墊121，並主要由MOS元件構成；於本實施例，各該輸出緩衝器111包含有 複數並聯的第一PMOS元件MP1、複數並聯的第一NMOS元件MN1及複數並聯的第二NMOS元件MN2；於本實施例，各該輸出緩衝器111係進一步包含複數並聯的第二PMOS元件MP2，且該第二PMOS元件MP2係並聯至該第一PMOS元件MP1，而該第二NMOS元件MN2係並聯至該第一NMOS元件MN1。該複數並聯的第一及第二PMOS元件MP1、MP2的閘極G係共同連接至該內部積體電路11，其源極S係共同連接至該高電位接墊VDD；又該複數並聯的第一及第二NMOS元件MN1、MN2的閘極G係共同連接至該內部積體電路11，其源極S係共同連接至該低電位接墊VSS或系統電源接地端，其汲極D係共同連接至該複數第一及第二PMOS元件MP1、MP2的汲極D，再共同連接至對應的該輸出接墊121。

請配合圖3所示，係為單一輸出緩衝器111於該積體電路10上的一佈局範圍A的佈局結構，該佈局範圍A係包含有一PMOS佈局範圍111a及一NMOS佈局範圍111b；其中該PMOS佈局範圍111a可包含有單一標準MOS元件區域Ap1，或可包含有標準MOS元件區域Ap1及一靜電防護增強型MOS元件區域Ap2；其中，該標準MOS元件區域Ap1係形成有該複數第一PMOS元件MP1，該靜電防護增強型MOS元件區域Ap2則形成有上述該第二PMOS元件MP2。其中該NMOS佈局範圍111b包含有一標準MOS元件區域An1及一靜電防護增強型MOS元件區域An2，該標準MOS元件區域An1係形成有該複數第一NMOS元件MN1，該靜電防護增強型MOS元件區域An2則形成有上述該第二NMOS元件MN2。

再請配合參閱4A所示，係為該PMOS佈局範圍111a或該NMOS佈局範圍111b的其中一種多指型佈局結構，其中該靜電防護增強型MOS元件區域Ap2、An2係位於該PMOS或NMOS佈局範圍111a、111b中間位置，其餘為該標準MOS元件區域Ap1、An1。再如圖4B所示，該PMOS或NMOS佈局範圍 111a’、111b’的另一種多指型佈局結構，即包含有三個靜電防護增強型MOS元件區域Ap2/An2，係分別位於該PMOS或NMOS佈局範圍111a、111b中間及二側位置，其餘為該標準MOS元件區域Ap1、An1；此外，該PMOS或NMOS佈局範圍111a’、111b’也可只包含有二個靜電防護增強型MOS元件區域Ap2/An2，係分別位於該PMOS或NMOS佈局範圍111a’、111b’的二側位置。由於靜電容易損壞該多指型佈局結構的中間或二側PMOS或NMOS元件，本發明將靜電防護增強型MOS元件區域Ap2/An2係對應於容易受靜電損壞的位置，可有效排除靜電。該多指型佈局結構係包含有並排的複數個多晶矽區(Poly)作為MOS元件的閘極區(GATE)，各多晶矽區的二側分別形成有二雜質摻雜區，作為MOS元件的汲極區(DRAIN)及源極區(SOURCE)，以構成PMOS及NMOS元件；其中兩相鄰PMOS元件或兩相鄰NMOS元件係共用一汲極區及一源極區，惟該標準MOS元件區域Ap1/An1中的第一PMOS元件MP1及第一NMOS元件MN1與該靜電防護增強型MOS元件區域Ap2/An2中的第二PMOS元件MP2及第二NMOS元件MN2並不相同，以下進一步說明之。

請參閱圖5A及圖5B所示，係為圖4A所示的該NMOS佈局範圍111b的剖面結構，該積體電路10係使用一P型基板100，於對應該NMOS佈局範圍111b形成有一P型阱101，該P型阱101對應該標準MOS元件區域的汲極區、及源極區分別形成有N型極性的雜質摻雜區103、104，各雜質摻雜區103、104上再形成有接觸層105；該多晶矽區102則形成於此二個N型極性的雜質摻雜區103、104之間，以構成該第一NMOS元件MN1。又該P型阱101對應圖4A所示的該靜電防護增強型MOS元件區域An2的汲極區形成有N型極性的雜質摻雜區103a，而對應源極區亦形成有N型極性的雜質摻雜區104a，各N型極性的雜質摻雜區103a、104a上再形成有接觸層105；該多晶矽區102則形成於此二個N型極性的雜質摻雜區103a、104a之間，以構成該第二NMOS元件MN2。該第二 NMOS元件MN2與該第一NMOS元件MN1差別在於：該第二NMOS元件MN2的源極區的雜質摻雜區104a近該多晶矽區102的一側與該多晶矽區102的一相對側之間保持一間隙d3，以產生一阻值較大的源極區串聯雜散電阻Rs，且該第二NMOS元件MN2的汲極區之雜質摻雜區103a寬度W2較第一NMOS元件MN1的汲極區之雜質摻雜區103寬度W1寬(W2>W1)，故第二NMOS元件MN2於觸發導通時可抵抗較大靜電電流，並產生一阻值較大的汲極區串聯雜散電阻Rd。如以標準製程所提供的佈局規則來說，該第二NMOS元件MN2的汲極區之接觸層105一側與最近多晶矽區102的一長側距離D2會大於該第一NMOS元件MN1的汲極區之接觸層105一側與最近多晶矽區102的一長側距離D1。此外，本發明可進一步依積體電路設計需求，令該第二NMOS元件的源極區之接觸層一側與最近多晶矽區的一側距離大於該第一NMOS元件的源極區之接觸層一側與最近多晶矽區的一側距離。

再請配合參閱圖6A及7所示，係為圖4A所示的該NMOS佈局範圍111b的另一個剖面結構，係採用0.35um以下的具有金屬矽化物擴散層分隔製程(Silicided-Diffusion Blocking Process)成形該第一及第二NMOS元件MN1、MN2。與圖5A差異在於，在形成該接觸層105之前，各該第一NMOS元件MN1的二個N型極性的雜質摻雜區103、1.04、各該第二NMOS元件MN2中對應源極區的N型極性的雜質摻雜區104a，以及各該第二NMOS元件MN2中對應汲極區的接觸層105位置的N型極性的雜質摻雜區103a上進一步形成有一金屬矽化物層107，再於各該金屬矽化物層107上形成該接觸層105。如此，各該第一NMOS元件MN1的汲極區及源極區的串聯雜散電阻Rd及Rs可有效變小，其操作速度得以提升。由於該第二NMOS元件MN2的汲極區並未被全面覆蓋金屬矽化物層107，即各該第二MOS元件MN2之該汲極區的雜質摻雜區103a上的金屬矽化物層107一側至該多晶矽區102一側之間未有金屬矽化物層，故不因串聯雜散電阻 Rd及Rs變小而造成靜電防護耐受度減弱。如以標準製程所提供的佈局規則來說，在進行各該第二NMOS元件MN2的電路佈局時，如圖6B所示，幾項使用該金屬矽化物擴散層分隔製程的金屬矽化物擴散層分隔罩(Silicided-Diffusion Blocking Mask)的佈局參數可調整出適當的靜電防護耐受度，包含有：該第二NMOS元件MN2的汲極區之接觸層105的一側與該金屬矽化物擴散層分隔罩109最近的一長側距離參數B1、該金屬矽化物擴散層分隔罩109一短側與該P型阱101最近一側之間距參數B2，以及該金屬矽化物擴散層分隔罩一外長側與第二NMOS元件MN2的多晶矽區102重疊的距離B3(overlap rule)，此一重疊距離是免於製程中對準偏移的預留距離。

請配合參閱圖8，係本發明高壓輸出緩衝器111的第一及第二NMOS元件MN1、MN2的結構，由於使用於高壓環境，故相較圖5A所示的第一及第二NMOS元件MN1、MN2，進一步於各該第一及第二NMOS元件MN1、MN2的汲極區的N型極性的雜質摻雜區103、103a周邊形成有一N型極性的雜質輕摻雜區108，其雜質濃度較N型極性的雜質摻雜區103、103a雜質濃度低，防止受高壓電場而崩潰。

以上圖5A、圖5B、圖7及圖8已說明第一及第二NMOS元件結構，而本領域具通常知識者可由第一及第二NMOS元件MN1、MN2結構，瞭解本發明該PMOS佈局範圍111a的第一及第二PMOS元件MP1、MP2結構，在此不再詳述；惟主要差異如圖5C所示，於該P型基板100上對應該PMOS佈局範圍形成有一N型阱101’，再於該N型阱101’中形成多指型架的第一及第二PMOS元件MP1、MP2的多晶矽區102、汲極區與源極的P+雜質的雜質摻雜區103、104、103a、104a。

綜上所述，因應用於如電源管理積體電路的輸出緩衝器尺寸相較其它處理數位訊號的輸出緩衝器體積較大，是由複數MOS元件構成，本發明 係輸出緩衝器的複數MOS元件拆分成第一及第二MOS元件，其中各該第一MOS元件維持原製程標準的佈局結構，但改變各該第二MOS元件的佈局結構，以增強靜電耐受度(ESD tolerance)，即主要於源極區的雜質摻雜區近該多晶矽區的一側與該多晶矽區的一相對側之間保持一間隙，以產生一阻值較大的源極區串聯雜散電阻，讓靜電電流自MOS元件更底層的路徑宣洩，加強其靜電防護能力，由於第二MOS元件的源極係連接至高或低電位接墊，故也不影響其正常運作時的電路特性；因此，本發明的輸出緩衝器可不必額外設置靜電防護電路，本發明的積體電路可節省靜電防護電路的佈局空間。

100‧‧‧基板

101‧‧‧P型阱

102‧‧‧多晶矽區

103、103a‧‧‧雜質摻雜區

104、104a‧‧‧雜質摻雜區

105‧‧‧接觸層

Claims (20)

1. 一種積體電路，包括一內部積體電路單元、複數輸出接墊及複數具自我靜電保護的輸出緩衝器；其中該複數輸出緩衝器係分別連接至該複數輸出接墊與該內部積體電路單元之間，且各該輸出緩衝器的佈局結構包含有：一標準金氧半(MOS)元件區域，係包含有複數第一MOS元件，各該第一MOS元件的閘極區係共同連接至該內部積體電路；其中該複數第一MOS元件係至少包含複數並聯的第一NMOS元件；以及一靜電防護增強型MOS元件區域，係包含有複數第二MOS元件，各該第二MOS元件的閘極區係共同連接至該內部積體電路；其中該複數第二MOS元件係至少包含複數並聯的第二NMOS元件；其中各該第二MOS元件源極區的雜質摻雜區近其多晶矽區的一側與該多晶矽區的一相對側之間保持一間隙。
2. 如請求項1所述之積體電路，各該第二MOS元件汲極區的接觸層一側與其多晶矽區最近的一長側之間距大於各該第一MOS元件之汲極區的接觸層一側與其多晶矽區最近的一長側之間距。
3. 如請求項2所述之積體電路，其中：各該第一MOS元件的汲極區與源極區的雜質摻雜區上分別形成有一金屬矽化物層，該汲極區與源極區的接觸層係分別形成於對應的金屬矽化物層上；以及各該第二MOS元件的源極區的雜質摻雜區上形成有一金屬矽化物層，而其汲極區的雜質摻雜區上對應該接觸層位置形成有一金屬矽化物層，該汲極區與源極區的接觸層係分別形成於對應的金屬矽化物層上；其中各該第二MOS元件之該汲極區的雜質摻雜區上的金屬矽化物層一側至該多晶矽區一側之間未有金屬矽化物層。
4. 如請求項3所述之積體電路，各該第二MOS元件的源極接觸層一側與其多晶矽區最近的一長側之間距大於各該第一MOS元件之源極接觸層一側與其多晶矽區最近的一長側之間距。
5. 如請求項1至4中任一項所述之積體電路，其中：該標準MOS元件區域的該複數第一MOS元件，係進一步包含有複數並聯的第一PMOS元件；以及該靜電防護增強型MOS元件區域的該複數第二MOS元件，係進一步包含有複數並聯的第二PMOS元件。
6. 如請求項5所述之積體電路，該複數第一PMOS元件係與該複數第二PMOS元件並聯，並構成一多指型PMOS佈局結構；其中各該第一及第二PMOS元件汲極區的雜質摻雜區的雜質極性為P型。
7. 如請求項5所述之積體電路，該複數第一NMOS元件係與該複數第二NMOS元件並聯，並構成一多指型NMOS佈局結構；其中各該第一及第二NMOS元件汲極區的雜質摻雜區的雜質極性為N型。
8. 如請求項6所述之積體電路，該複數第一NMOS元件係與該複數第二NMOS元件並聯，並構成一多指型NMOS佈局結構；其中各該第一及第二NMOS元件汲極區的雜質摻雜區的雜質極性為N型。
9. 如請求項8所述之積體電路，其中：該複數第二PMOS元件位在該多指型PMOS佈局結構的中間位置或二側位置；以及該複數第二NMOS元件位在該多指型NMOS佈局結構的中間位置或二側位置。
10. 如請求項9所述之積體電路，其中： 各該第二PMOS元件汲極區的P型雜質摻雜區周邊分別有一P型極性的雜質輕摻雜區，其雜質濃度較P型極性的雜質摻雜區雜質濃度低；以及各該第二NMOS元件汲極區的N型雜質摻雜區周邊分別有一N型極性的雜質輕摻雜區，其雜質濃度較N型極性的雜質摻雜區雜質濃度低。
11. 一種具自我靜電保護的輸出緩衝器佈局結構，包括：一標準金屬氧化物半導體元件區域，係包含有複數第一MOS元件；其中該複數第一MOS元件係至少包含複數並聯的第一NMOS元件；以及一靜電防護增強型MOS元件區域，係包含有複數第二MOS元件；其中該複數第二MOS元件係至少包含複數並聯的第二NMOS元件；其中各該第二MOS元件源極區的雜質摻雜區近其多晶矽區的一側與該多晶矽區的一相對側之間保持一間隙。
12. 如請求項11所述之輸出緩衝器佈局結構，各該第二MOS元件汲極區的接觸層一側與其多晶矽區最近的一長側之間距大於各該第一MOS元件之汲極區的接觸層一側與其多晶矽區最近的一長側之間距。
13. 如請求項12所述之輸出緩衝器佈局結構，其中：各該第一MOS元件的汲極區與源極區的雜質摻雜區上分別形成有一金屬矽化物層，該汲極區與源極區的接觸層係分別形成於對應的金屬矽化物層上；以及各該第二MOS元件的源極區的雜質摻雜區上形成有一金屬矽化物層，而其汲極區的雜質摻雜區上對應該接觸層位置形成有一金屬矽化物層，該汲極區與源極區的接觸層係分別形成於對應的金屬矽化物層上；其中各該第二MOS元件之該汲極區的雜質摻雜區上的金屬矽化物層一側至該多晶矽區一側之間未有金屬矽化物層。
14. 如請求項13所述之輸出緩衝器佈局結構，各該第二MOS元件的源極接觸層一側與其多晶矽區最近的一長側之間距大於各該第一MOS元件之源極接觸層一側與其多晶矽區最近的一長側之間距。
15. 如請求項11至14中任一項所述之輸出緩衝器佈局結構，其中：該標準MOS元件區域的該複數第一MOS元件，係進一步包含有複數並聯的第一PMOS元件；以及該靜電防護增強型MOS元件區域的該複數第二MOS元件，係進一步包含有複數並聯的第二PMOS元件。
16. 如請求項15所述之輸出緩衝器佈局結構，該複數第一PMOS元件係與該複數第二PMOS元件並聯，並構成一多指型PMOS佈局結構；其中各該第一及第二PMOS元件汲極區的雜質摻雜區的雜質極性為P型。
17. 如請求項15所述之輸出緩衝器佈局結構，該複數第一NMOS元件係與該複數第二NMOS元件並聯，並構成一多指型NMOS佈局結構；其中各該第一及第二NMOS元件汲極區的雜質摻雜區的雜質極性為N型。
18. 如請求項16所述之輸出緩衝器佈局結構，該複數第一NMOS元件係與該複數第二NMOS元件並聯，並構成一多指型NMOS佈局結構；其中各該第一及第二NMOS元件汲極區的雜質摻雜區的雜質極性為N型。
19. 如請求項18所述之輸出緩衝器佈局結構，其中：該複數第二PMOS元件位在該多指型PMOS佈局結構的中間位置或二側位置；以及該複數第二NMOS元件位在該多指型NMOS佈局結構的中間位置或二側位置。
20. 如請求項19所述之輸出緩衝器佈局結構，其中： 各該第二PMOS元件汲極區的P型雜質摻雜區周邊分別有一P型極性的雜質輕摻雜區，其雜質濃度較P型極性的雜質摻雜區雜質濃度低；以及各該第二NMOS元件汲極區的N型雜質摻雜區周邊分別有一N型極性的雜質輕摻雜區，其雜質濃度較N型極性的雜質摻雜區雜質濃度低。