KR0170457B1 - Mosfet를 포함한 반도체 장치의 제조방법 - Google Patents

Mosfet를 포함한 반도체 장치의 제조방법 Download PDF

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세끼사와 다다시
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Abstract

MOSFET를 포함한 반도체 장치의 제조방법은 반도체 기판의 소자 형성 영역상에 내산화막 패턴을 형성하고 , 반도체 기판상에 내산화막 패턴으로 피복되지 않은 영역을 선택적으로 산화하여 분리용 산화막을 형성하며, 분리용 산화막과 내산화막을 통하여 반도체 기판내에 불순물을 소정의 가속에너지로 주입하여 내산화막 아래에 한계전압 제어영역과 분리용 산화막 아래에 채널정지영역을 형성하는 단계를 포함한다. 채널정지영역과 한계전압 제어영역은 단일 이온주입공정에 의해 형성될 수가 있다.

Description

MOSFET를 포함한 반도체장치의 제조방법
제1a도 내지 제1i도는 본 발명의 실시예에 의한 반도체 장치의 제조방법을 설명하기 위한 반도체 기판의 단면도.
제2도는 산화막과 질화막중에 붕소이온의 범위를 도시한 그래프도.
제3a도와 제3b도는 제1a도-제1i도에 도시된 실시예의 반도체 장치에서의 불순물 농도분포를 도시한 그래프도.
제4a도 내지 제4d도는 본 발명의 다른 실시예에 의한 반도체 장치의 제조방법을 설명하기 위한 반도체 기판의 단면도.
제5a도 내지 제5c도는 종래 기술에 의한 반도체 장치의 제조방법을 설명하기 위한 반도체 기판의 단면도 및 반도체 기판내의 불순물 농도 분포를 도시한 그래프도.
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 MOSFET를 포함한 반도체 장치의 제조방법에 관한 것이다.
MOSFET는 일반적으로 1도전형의 반도체 영역상에 게이트 산화막을 개재하여 게이트 전극을 형성하고 게이트 전극의 대향측상에 반도체 영역내에 1도전형에 반대측의 다른 도전형의 드레인과 소스영역을 형성함으로써 제조된다.
게이트 전극 아래의 반도체 영역(채널영역)의 도전형을 반전시키는데 필요한 게이트 전압(한계전압)은 채널영역의 불순물 농도에 의존한다. 반도체 영역 전체의 불순물 농도를 증가하지 않고 적합한 한계전압전압을 얻기 위하여는, 채널영역으로된 표면부분에 불순물을 도핑 (doping)하는 채널 도핑을 행한다.
반도체 소자사이의 전기적 분리는 통상 두꺼운 필드 산화막을 형성하는 것에 의해 달성된다. 그러나, 불순물, 특히 P형 불순물의 농도가 작은 경우에, 두꺼운 필드 산화막을 접하는 P형 반도체영역의 표면은 산화막중의 양전하에 의해 n형으로 반전되어 의도하지 않는 채널이 형성된다. 이러한 채널의 형성을 방지하기 위하여는 , 산화막 아래에 불순물 농도를 증대시킨 채널정지 영역을 형성한다.
CMOS 집적회로에 있어서는, P형 웰(well)중에 n형 영역을 형성하고 n형 웰중에 P형 영역을 형성한다. P형 웰과 n형 웰사이의 경계면을 따라 PnPn구조가 형성되어 래치-엎(latch-up)의 위험성이 있다.
래치-엎을 방지하는 효과적인 웰구조로서 레트로그레이드(retrograde)웰 구조가 공지되어 있다.
레트로그레이드 웰은 반도체 기판의 표면에서 멀리 떨어진 영역에서보다 높은 불순물 농도를 보이는 불순물 농도 분포를 갖는다. 이러한 불순물 농도 분포는 기생소자의 영향을 저감시키는데 유효하다.
레트로그레이드 웰은 통상 다음의 공정에 의해 형성된다. 먼저, LOCOS 산화에 의하여 반도체 소자영역을 전기적으로 분리시킨후, 웰을 형성하기 위한 불순물이 통상의 마스크보다 두꺼운 레지스트마스크를 이온 주입 마스크로서 사용하여 높은 에너지로 주입된다. 그 다음에, 동일한 마스크를 사용하여 채널 정지 영역 및 한계 전압 제어 영역을 형성하기 위한 불순물이 주입된다.
높은 에너지로 주입된 불순물은 반도체 기판 표면에서 약간 깊은 위치에 분포피크를 갖는다. 그러므로, 불순물 농도는 피크위치에서 표면쪽으로 저감한다.
채널 정지용 불순물은 소자분리용의 두꺼운 필드 산화막 아래에 주입하는 필요성이 있다. 그러므로, 채널 정지 불순물은 비교적 높은 에너지로 주입되고, 또한 불순물도 소자형성 영역내에 비교적 깊은 위치로 주입된다. 표면영역에서의 불순물 농도가 저감되어 소망의 한계전압을 실현시키기가 어렵다. 채널정지영역과 한계전압 제어 영역에서의 최적의 불순물 농도를 얻기 위하여는, 다른 가속 에너지로 불순물 이온을 주입하는 것이 필요하게 된다.
제5a도 내지 제5c도는 종래 기술에 의한 CMOS 집적 회로내의 MOSFET의 구조를 개략적으로 도시한 것이다.
제5a도를 참조하면, n형 Si기판 51의 표면에 두꺼운 산화막 63이 형성되어 있다. 필드 산화막 63은 깊은 P형 웰 52를 형성하는 소자 형성영역을 둘러싼다. P형 웰 52는 레트로그레이드 웰이다.
필드산화막 63아래에 잠기도록, 높은 불순물 농도의 P형 채널 정지영역 53이 형성되어 있다. 채널 정지영역 53이 레트로그레이트 웰 52를 형성하는데 사용된 것과 동일한 마스크를 사용함으로써 형성되므로, 채널 정지영역의 횡방향 형상은 레트로그레이드 웰52와 동일하다.
동일한 마스크를 사용함으로써, 한계전압 제어영역 54가 보다 얕은 위치에 형성된다. P형 웰 52, 채널 정지영역 53, 및 한계전압 제어영역 54는 다른 가속전압으로 이온을 주입함으로써 형성된다.
예를 들면, 웰 영역 52는 가속전압 400keV로 도즈(dose)량 4×1013cm-2붕소를 주입함으로써 형성되고, 채널정지영역 53은 가속전압 80keV로 도즈량 2×1012cm-2의 붕소를 주입함으로써 형성되며, 한계전압 제어영역 54는 가속전압 30keV로 도즈량 4×1012cm-2의 붕소를 주입함으로써 형성된다. 필드산화막 63의 두께는 예를 들어, 250nm이다.
채널 영역상에는 게이트 산화막 56을 개재하여 다결정 Si 게이트 전극 57를 형성한다. LDD(lightly doped drain)구조를 구성하는 가볍게 도프된 n형 영역 59를 이온주입에 의해 형성한다.
그후에, 게이트 전극58의 측벽에 측벽산화영역 58을 반응성 이온에칭(RIE)에 의한 산화막의 침전으로 형성하고 나서, n형 불순물 이온을 주입하여 소스/드레인영역 60을 형성한다.
제5b도와 제5c도는 웰영역 52, 채널정지영역 53, 및 한계 전압 제어영역 54를 형성하기 위해 3회의 이온을 주입함으로써 얻어진 불순물 농도 분포를 도시한 것이다. 제5b도는 채널영역에서의 불순물 농도 분포를 도시한 것이다.
채널영역에 있어서는 , 3회의 이온주입을 행한다. 그 결과, 레트로그레이드 웰52의 표면 근처에 약간 넓고 깊은 영역내에 불순물 농도가 높은 영역이 형성된다.
소자 형성영역에 있어서, 소스/드레인 영역 60은 제5b도에 도시된 바와 같이 불순물 농도가 비교적 높은 이 영역내에 형성된다. 그 결과, 소스/드레인 영역에서의 기생용량이 크게된다.
제5c도는 필드산화막 63아래에 불순물 농도 분포를 도시한 것이다. 필드 산화막 63의 바로 아래에 불순물 농도가 높은 채널 정지영역 53을 형성시키는 것이 필요하다. 채널 정지영역 53은 이온이 필드 산화막 63을 관통시키게 하는데 충분한 가속에너지와 필요한 불순물 농도를 제공하는데 충분한 도즈량으로 이온을 주입함으로써 형성된다.
주입된 불순물 이온은 필드산화막 63에 의해 감속된다. 그러므로, 불순물 농도분포의 계곡이 제5b도에 도시된 것보다 얕은 위치에 형성된다.
본 발명의 목적은 채널 정지영역과 한계전압 제어영역을 단일의 이온 주입공정에 의하여 형성할 수 있는 반도체 장치의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 MOSFET의 기생용량을 저감할 수 있는 반도체 장치의 제조방법을 제공하는데 있다.
반도체 기판의 소자형성영역상에 내산화막을 형성하고, 소자 분리용의 두꺼운 산화막을 내산화막의 외측에 노출된 영역에 형성한다.
다음에 내산화막을 제거시키지 않고, 내산화막과 산화막을 관통시키는 가속 에너지로 불순물을 주입한다. 소자분리(필드) 산화막의 막두께, 내산화막의 막두께, 불순물 주입 에너지를 적당히 선택하는 것에 의하여 산화막의 아래의 영역과 소자형성영역에 적당한 불순물 농도분포를 형성할 수 가 있다.
소자형성영역이 내산화막으로 피복되는 조건하에 채널정지영역을 형성하기 위한 이온주입을 행한다. 그러므로, 내산화막을 통하여 소자형성영역내에 주입된 이온의 에너지가 감소되어 불순물이온이 얕은 영역내에 주입된다.
소자분리 필드산화막의 두께, 내산화막의 재료와 두께, 및 이온 주입의 가속에너지를 적당히 선택하는 것에 의하여, 채널정지영여과 한계전압 제어영역을 단일 이온 주입공정에 의하여 형성하는 것이 가능하게 된다.
소자형성영역에서의 깊은 위치에 불순물을 주입하지 않기 때문에 소스/드레인 영역의 기생용량을 저감시킬 수가 있다.
필드산화막 아래의 채널정지영역과 채널영역에서의 한계전압 제어영역을 단일의 이온주입공정에 의하여 형성하는 것이 가능하다.
제1a도-제1i도는 본발명의 실시예에 의한 CMOS 반도체 집적회로의 제조방법을 개략적으로 도시한 것이다.
제1a도에 도시된 바와 같이, 저항률 10Ωcm의 P형 실리콘 웨이퍼를 준비한다. 이 실리콘 웨이퍼를 850℃의 온도로 산화분위기에서 열산화하여 표면에 3nm두께의 열산화막 2를 형성한다.
다음에 CVD에 의해 열산화막 2상에 다결정 실리콘막 3을 약 50nm의 두께로 퇴적한다. 본 명세서에 있어서는, 다결정 실리콘' 용어는 비정질 실리콘도 포함한다는 것이다. 실제유사한 기능과 효과가 다결정 실리콘 대신에 비젖질 실리콘을 사용하여 달성될 수 있다.
그 다음에, CVD에의해 다결정 실리콘막 3상에 약 150nm두께의 Si3N4막 4를 형성한다.
제1b도에 도시된 바와 같이, Si3N4막상에 포토레지스트막을 스핀 도포하여 자외선으로 선택적으로 노광하고 현상제로 현상시켜서 소자형성영역을 피복하는 레지스트 패턴5를 형성한다.
에칭마스크로서 이 레지스트 패턴5를 사용하여, Si3N4막을 예를 들면 핫(hot)인산으로 에칭한다. 다음에, 희석 HF용액에 의해 레지스트 패턴5를 제거한다. 이와같이 형성된 Si3N4막 패턴은 산소원자 또는 산소함유 분자의 통과를 방지하거나 저지하는 내산화막으로서 기능한다.
제1c도에 도시된 바와 같이 , 실리콘 웨이퍼를 900℃의 온도에서 수증기 분위기 (O2+H2O)하에 노출시켜서 다결정 실리콘막3과 실리콘 웨이퍼1의 표면을 산화하여 Si3N4막으로 피복되지 않은 실리콘 표면에 약 200nm두께의 SiO2(필드산화막) 7를 형성한다. 다결정 실리콘은 단결정실리콘 보다 더 신속히 산화되므로, 작은새의 부리를 갖는 두꺼운 산화막을 용이하게 형성할 수 있다.
다음에, 제1d도에 도시된 바와 같이, 레지스트막을 실리콘 웨이퍼 표면에 도포하고, 노광현상하여 P형 웰 형성영역에만 대응하는 구역에 개구를 갖는 레지스트 패턴8을 형성한다. 이 레지스트 패턴의 두께는 예를 들면 2.5㎛이다.
이온 주입 마스크로서 이 레지스트 패턴을 사용하여, 붕소이온 9를 가속에너지 450keV에서 도즈량 4×1013cm-2로 주입한다. 이 고가속 에너지의 붕소 주입은 실리콘 웨이퍼에 깊은 위치에 도달하는 P형 웰11을 형성한다.
다음에, 제1e도에 도시된 바와 같이, 이온 주입 마스크로서 동일한 레지스트 패턴을 사용하여, 붕소 이온9를 가속에너지 40keV에서 도즈량 4×1013cm-2로 주입한다.
이 이온주이은 각각 단일 이온주입 영역12로서 필드산화막 7아래에 P형 웰11의 P형 불순물 농도가 증대된 채널 정지영역12a와 소자형성영역에서의 한계전압 제어영역 12b를 형성한다.
소자형성을 Si3N4막 4로 피복하므로 , 가속에너지 40keV의 붕소를 얕은 위치에 주입한다.
제2도는 산화막과 질화막을 통과하는 붕소이온의 범위를 가속에너지의 함수로서 도시한 그래프이다. 그래프에서 알수 있는 바와 같이, 실리콘 질화막은 실리콘 산화막보다 붕소이온의 저지능력이 높다.
실리콘 질화막중에 가속에너지 40keV의 붕소이온의 주입깊이는 약 0.10㎛ 실리콘 산화막중에서는 약0.13㎛이다.
두께 200nm의 필드산화막 7를 통과한 붕소이온량은 두께 150nm의 Si3N4막을 통과한 붕소이온량과 실제같다.
두께 50nm의 다결정 실리콘막3을 Si3N4막 4아래에 형성하므로, 주입된 붕소이온의 분포는 다결정막 3에서도 감소하고, 채널정지영역 12a에서보다 한계전압 제어영역 12b의 표면에서 낮은 붕소 농도를 가져, 깊이가 증가함에 따라 급속히 감소한다. 즉 채널 정지영역 12a는 채널영역 12b에서 보다 높은 표면 불순물 농도를 갖는다.
이와 같이, 충분한 붕소농도를 갖는 채널 정지영역 12a와 소망의 붕소농도를 갖는 한계전압 제어영역 12b를 단일 이온주입에 의하여 형성하는 것이 가능하다. P형 웰내에 이온주입을 이와같이 완결한다.
그 후에, 레지스트 마스크 8를 제거한다.
다음에 제1F도에 도시된 바와 같이, 레지스트막을 실리콘 웨이퍼상에 도포하고, 노광 현상하여 n형 웰 형성영역에만 대응하는 구역에서 개구를 갖는 레지스트 패턴 13을 형성한다.
이온주입 마스크로서 이 레지스트 패턴 13을 사용하여 인(P) 이온을 가속에너지 800keV에서 도즈량 4×1013cm-2로 주입하여 P형 웰11과 동일한 깊이의 n형 웰15를 형성한다. P형과 n형 웰11과 12는 도면에 도시된 바와같이 서로 인접될 수가 있다.
다음에 제1G도에 도시된 바와 같이, 이온주입 마스크로서 동일한 레지스트 패턴13을 사용하여 인(P)이온을 가속에너지 100keV에서도즈량 7×1013cm-2로 주입한다. 이 이온주입은 각각 단일 이온주입영역 16으로서 필드산화막 7아래에 채널정지영역 16a와 소자형성영역에서의 한계전압 제어영역 16b를 형성한다.
그후에, 레지스트 패턴 13, Si3N4막 4, 및 다결정 실리콘막 3을 제거하여 제1H도에 도시된 구조를 실현시킨다.
소자분리용의 두꺼운 산화막은 7은 실리콘 웨이퍼 1의 표면에 형성되어있고, 깊은 P형 웰과 n형 웰11과 15는 두꺼운 산화막 7에 의해 둘러 싸여져 형성되어 있다. 채널정지영역 12a와 16a 및 한계전압 제어 영역 12b와 16b는 필드 산화막 7아래와 소자형성영역의 표면에 형성되어있다. NMOS 트랜지스터는 P형 웰11에 형성되고 PMOS 트랜지스터는 n형 웰 15에 형성되어 CMOS 집적회로를 형성한다.
제1i도는 상술된 공정에 의해 제조된 MOSFET 구조의 예를 도시한 것이다. P형 웰11의 표면상에는 얇은 게이트 산화막 21를 개재하여 다결정 실리콘 게이트 전극 22가 형성되어 있다.
다결정 실리콘 게이트 22의 측벽은 측벽 산화물영역 23으로 피복되어 있다. LDD구조를 갖는 낮은 n형 불순물 농도의 소스/드레인 영역 24와 25는 측벽 산화물 영역 23 아래에 형성되어 있다.
고 불순물 농도의 소스/드레인 영역 27과 28은 측벽 산화물 영역 23의 외측에 형성되어 있다. 소스/드레인영역 27의 저면은 한계전압 제어영역 12b보다도 아래쪽으로 연장되어 불순물 농도가 웰 영역에 도달한다. 그 결과, 소스/드레인 영역 27과 28의 기생용량은 작다.
제1i도에 도시된 예에 있어서, P형 웰11에 형성된 NMOS 트랜지스터의 구조가 도시되어 있다. PMOS 트랜지스터를 동일한 구조의 n형 웰15에 형성한다. n형 웰15에서의 도전형은 P형 웰11에서의 도전형과 반대이다.
제3a도와 제3b도는 제1a도-제1i도에 도시된 실시예의 P형 월내에 불순물 농도분포를 도시한 그래프이다. 제3a도는 채널영역에서의 불순물 농도분포를 깊이 함수로서 도시한 그래프이고, 제3b도는 필드 산화막 아래의 불순물 농도 분포를 도시한 그래프이다. 횡축은 깊이를 선형 스케일로 표시하며, 종축은 불순물 농도를 대수 스케일로 표시한 것이다.
채널영역에서는 그 표면에서의 불순물 농도가 다소 높더라도, 깊이 증가에 따라 급격히 감소한다. 깊이가 더 증가함에 따라 점차 상승한다. 소스/드레인 영역의 저면이 불순물 농도분포의 계곡에 설정되면, 소스/드레인 영역의 기생용량은 작게된다.
소스/드레인 영역보다 깊은 영역은 불순물 농도가 점차 상승하는 레트로그레이드 웰을 구성한다. 그 결과, 래치-엎에 대한 내성이 높은 트랜지스터를 형성할 수가 있다.
필드 산화막 아래의 영역에서는, 필드산화막과 접하는 부분에서 불순물 농도가충분히 높게 설정되어, 반전된 채널형성을 유효하게 방지할 수가 있다.
상기 실시예에 있어서는, 실리콘 웨이퍼의 표면상에 다결정 실리콘층을 형성하고, 다결정 실리콘층상에 내산화막으로서 Si3N4막을 형성한다. 다결정 실리콘막은 단결정 실리콘 보다 높은 산화속도를 가지므로 새의 부리를 억제하면서 두꺼운 산화막을 형성하는 것이 용이하다. 이 실시 예에서의 다결정 실리콘막은 반드시 필요하지는 않다.
제4a도- 제4d도는 간략화한 다른 실시예의 반도체기판의 단면도이다.
제4a도에 도시된 바와 같이, n형의 실리콘 웨이퍼 31의 표면상에 열산화막 32를 형성하고 , 열산화막 32상에 Si3N4막 34를 퇴적한다.
제4b도에 도시된 바와 같이, Si3N4막 34상에 포토레지스트막을 도포하고, 노광현상하여 소자형성영역을 피복하는 레지스트 패턴35를 형성한다. 이 레지스트 패턴35를 에칭마스크로서 사용하여, 아래쪽의 Si3N4막 34를 에칭한다. 그후에, 레지스트 패턴35를 제거한다.
다음에, 제4c도에 도시된 바와같이, Si3N4막 34를 산화마스크로서 사용하여, 실리콘 웨이퍼 31의 표면을 소망의 두께로 열산화하여 필드 산화막 37를 형성한다.
그후에, 제4d도에 도시된 바와같이, P형웰 영역에 대응하는 구역에서 개구를 갖는 레지스트 패턴 38을 형성하여 이온을 주입한다.
P형 웰 영역 41를 형성하기 위하여는, 붕소이온을 고가속에너지로 주입하고나서 비교적 저가속에너지로 주입하여 채널정지영역 42a와 한계전압 제어영역 42b를 구성하는 단일 이온 주입영역 42를 형성한다.
Si3N4막 34와 필드산화막 37의 두께와 이온주입의 가속에너지를 적절히 제어하여, 채널정지영역 42a와 한계전압 제어영역 42b를 단일 이온주입에 의해 동시에 형성하는 것이 가능하다.
상기 실시예에 있어서는, 소자 형성영역상에 내산화마스크는 다결정 실리콘막과 질화막의 적층 또는 질화막만으로 형성된 것이다.
내산화마스크는 산화반응에 대한 마스크로서 사용하는 것이면, 다른 구조를 가질 수도 있다.
본 발명은 바람직한 실시예와 관련하여 설명되었지만, 본 발명은 이들 실시예에만 제한되지는 않는다. 각종의 변경, 개량, 조합등이 첨부된 특허청구의 범위의 범위로 부터 벗어남이 없이 이루어질 수 있다는 것은 당업자에게 명백하다.

Claims (14)

  1. 반도체기판의 소자형성영역상에 내산화막 패턴을 형성하고, 상기 반도체 기판상에 내산화막 패턴으로 피복되지 않은 영역을 선택적으로 산화하여 분리용 산화막을 형성하고, 상기분리용 산화막과 상기 내산화막을 통하여 상기 반도체 기판에 불순물 이온을 제1가속 에너지로 먼저 주입하여 상기 내산화막아래에 한계전압 제어 영역과 상기 분리용 산화막 아래에 채널정지영역을 형성하는 단계로 구성되는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 채널정지영역에서의 불순물 농도가 상기 한게전압 제어영역의 표면에서의 불순물 농도보다 높은 반도체 장치의 제조방법.
  3. 제1항에 있어서, 상기 반도체 기판이 다결정 반도체층으로 형성된 표면을 갖고, 상기 내산화막 패턴이 상기 다결정 반도체층상에 형성되며, 상기 분리용 산화막 형성단계가 상기 내산화막 패턴으로 피복되지 않은 상기 다결정층을 산화하는 반도체 장치의 제조방법
  4. 제1항에 있어서, 상기 한계전압 제어영역과 상기 채널정지영역을 형성하기 위해 이온을 주입하는 단계이전에, 상기 분리용 산화막과 상기 내산화막을 통하여 상기 제1가속에너지보다 더 높은 가속에너지로 반도체 기판내에 상기 불순물과 동일한 도전형의 제2불순물 이온을 주입하여 웰을 형성하는 단계로 더 구성되는 반도체장치의 제조방법.
  5. 제4항에 있어서, 상기 웰이 깊이 위치에서 상기 한계전압 제어영역쪽으로 깊이 감소로 감소하는 불순물 농도 분포를 갖는 반도체 장치의 제조방법.
  6. 제2항에 있어서, 상기 반도체 기판이 다결정 반도체층으로 형성된 표면층을 갖고, 상기 내산화막 패턴이 상기 다결정 반도체층상에 형성되며, 상기 분리용 산화막 형성단게가 상기 내산화막 패턴으로 피복되지 않은 상기 다결정층을 산화하는 반도체 장치의 제조방법.
  7. 제4항에 있어서, 상기 반도체 기판이 다결정 반도체층으로 형성된 표면층을 갖고, 상기 내산화막 패턴이 상기 다결정 반도체 층상에 형성되며, 상기 분리용 산화막 형성단계가 상기 내산화막 패턴으로 피복되지 않은 상기 다결정층을 산화하는 반도체장치의 제조방법.
  8. 제7항에 있어서, 상기 웰이 깊이 위치에서 상기 한계전압 제어영역쪽으로 깊이 감소로 감소하는 불순물 농도 분포를 갖는 반도체 장치의 제조방법.
  9. 제1항에 있어서, 상기 반도체 기판이 산화막으로 형성된 표면층이며, 상기 내산화 막 패턴이 상기 산화막상에 형성되는 반도체 장치의 제조방법.
  10. 제1항에 있어서, 상기 반도체 기판이 산화막과 다결정 반도체층으로 형성된 표면적층을 가지며, 상기 내산화막 패턴이 상기표면적층상에 형성되는 반도체 장치의 제조방법.
  11. 제1항에 있어서, 상기 불순물 이온주입단계에서 상기 불순물 이온이 제2도전형을 갖고 상기 분리용 산화막 형성단계후에 제2도전형 웰 영역을 규정하는 개구를 갖는 제1레지스트 마스크를 형성하고, 상기 제1레지스트 마스크를 사용하여, 상기 내산화막 패턴과 상기 분리용 산화막을 통하여 상기 반도체 기판내에 제2 도전형 이온을 주입하여서 제2도전형 웰을 형성하는 단계로 더 구성되는 반도체 장치의 제조방법.
  12. 제1 항에 있어서,상기 불순물 이온 주입단계에서 상기 불순물 이온이 제2 도전형을 갖고 상기 분리용 산화막 형성단계후에, 상기 제2도전형에 반대측에 있는 제1도전형의 트랜지스터를 형성하는 영역을 규정하는 개구를 갖는 제1레지스트 마스크를 형성하고, 상기 제1레지스트 마스크를 사용하여, 제2 도전형 이온을 고가속 에너지로 주입하여서 상기 제1 도전형 트랜지스터 형성영역에 제2도전형 웰을 형성하는 단계로 더 구성되며, 상기 제1 레지스트 마스크를 마스크로서 사용하여 , 상기 한계전압 제어영역과 상기 채널 정지영역을 형성하기 위한 이온주입단계가 상기 반도체 기판내에 상기 제2 도전형의 이온을 비교적 저가속 에너지로 주입하는 반도체 장치의 제조방법.
  13. 제12항에 있어서, 상기 제1레지스트 마스크를 제거하고, 제2도전형 트랜지스터를 형성하는 영역을 규정하는 개구를 갖는 제2 레지스트 마스크를 형성하고, 상기 제2 레지스트 마스크를 마스크로서 사용하여, 상기 반도체 기판내에 제1도전형의 이온을 고가속 에너지로 주입하여 상기 제2 도전형 트랜지스터 형성영역에 제1도전형 웰을 형성하는 반도체 장치의 제조방법.
  14. 상기 제2 레지스트 마스크를 마스크로서 사용하여, 상기 분리용 산화막과 상기 내산화막을 통하여 상기 제2도전형 트랜지스터 형성영역내에 상기 제1 도전형의 이온을 비교적 저가속 에너지로 주입하여 상기 내산화막 아래에 한계전압 제어영역과 상기 분리용 산화막 아래에 채널정지영역을 형성하는 반도체 장치의 제조 방법.
KR1019940027056A 1993-12-28 1994-10-22 Mosfet를 포함한 반도체 장치의 제조방법 KR0170457B1 (ko)

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